CN108877662B - 栅极驱动电路及其控制方法、显示装置 - Google Patents

栅极驱动电路及其控制方法、显示装置 Download PDF

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Abstract

本申请的一些实施例提供栅极驱动电路及其控制方法、显示装置，涉及显示技术领域，用于根据用户的需要对栅极驱动电路输出信号中有效信号的保持时间进行调整。栅极驱动电路包括多个级联的移位寄存器以及多个编码控制子电路；至少两个依次级联的移位寄存器构成一个移位寄存组。移位寄存组与编码控制子电路一一对应。移位寄存组中的所有移位寄存器均与该移位寄存组对应的编码控制子电路相连接。编码控制子电路被配置为接收编码信号，并在编码信号的控制下，根据与编码控制子电路相连接的移位寄存器输出的信号，将第一电压端或第二电压端的电压传输至驱动信号输出端。

Description

栅极驱动电路及其控制方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及栅极驱动电路及其控制方法、显示装置。
背景技术
TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示装置)或有机发光二极管(Organic Light Emitting Diode，OLED)显示装置作为一种平板显示装置，因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
上述TFT-LCD或OLED显示装置的栅线可以通过GOA(Gate Driver on Array，阵列基板行驱动)电路进行驱动。现有技术中，GOA电路输出信号中的有效信号(例如低电平或高电平)的保持时间通常无法改变，因此无法根据用户的需要灵活进行调整。
发明内容
本发明的实施例提供一种栅极驱动电路及其控制方法、显示装置，用于根据用户的需要对栅极驱动电路输出信号中有效信号的保持时间进行调整。
为达到上述目的，本发明的实施例采用如下技术方案：
本申请实施例的一方面，提供一种栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存器以及多个编码控制子电路；至少两个依次级联的所述移位寄存器构成一个移位寄存组；所述移位寄存组与所述编码控制子电路一一对应；所述移位寄存组中的所有所述移位寄存器均与该移位寄存组对应的所述编码控制子电路相连接；一级所述移位寄存器被配置为将接收到的信号传输至下一级移位寄存器以及与所述移位寄存器相连接的编码控制子电路；所述编码控制子电路还连接第一电压端、第二电压端、驱动信号输出端；所述编码控制子电路被配置为接收编码信号，并在所述编码信号的控制下，根据与所述编码控制子电路相连接的移位寄存器输出的信号，将所述第一电压端或所述第二电压端的电压传输至所述驱动信号输出端。
在本申请的一些实施例中，所述编码控制子电路包括选通子电路以及输出子电路；所述选通子电路连接所述移位寄存组，所述选通子电路被配置为接收编码信号，并在所述编码信号的控制下，将所述移位寄存组中至少一个移位寄存器输出的信号传输至输出子电路；所述输出子电路还连接所述第一电压端、第二电压端以及所述驱动信号输出端；所述输出子电路被配置为根据所述选通子电路输出的信号，将所述第一电压端或所述第二电压端的电压传输至所述驱动信号输出端。
在本申请的一些实施例中，每个所述移位寄存器具有第一输出端和第二输出端；所述选通子电路包括第一选通子电路、第二选通子电路；所述输出子电路包括第一输出子电路和第二输出子电路；所述第一选通子电路连接所述移位寄存组中各个移位寄存器的第一输出端，以及所述第一输出子电路；所述第一选通子电路被配置为根据所述编码信号，将所述移位寄存组中的至少一个移位寄存器的第一输出端输出的信号传输至第一输出子电路；所述第二选通子电路连接所述移位寄存组中各个移位寄存器的第二输出端，以及所述第二输出子电路；所述第二选通子电路被配置为根据所述编码信号，将所述移位寄存组中的至少一个移位寄存器的第二输出端输出的信号传输至第二输出子电路；所述第一输出子电路还连接第一电压端以及所述驱动信号输出端；所述第一输出子电路被配置为根据所述第一选通子电路输出的信号，将第一电压端的电压传输至所述驱动信号输出端；所述第二输出子电路还连接第二电压端以及所述驱动信号输出端；所述第二输出子电路被配置为根据所述第二选通子电路输出的信号，将第二电压端的电压传输至所述驱动信号输出端。
在本申请的一些实施例中，所述编码控制子电路还连接多条数据信号线，所述多条数据信号线被配置为分别接收一编码数据；所述多条数据信号线分别接收的所述编码数据依次排列构成并行的编码信号。
在本申请的一些实施例中，所述栅极驱动电路还包括串行转并行子电路；所述串行转并行子电路与所述多条数据信号线分别连接，所述串行转并行子电路被配置为接收串行的编码信号，将接所述串行的编码信号转换为所述并行的编码信号，并将所述并行的编码信号中的多个编码数据分别传输至所述多条数据信号线。
在本申请的一些实施例中，在每个所述移位寄存器具有第一输出端和第二输出端、所述选通子电路包括第一选通子电路、第二选通子电路、所述输出子电路包括第一输出子电路和第二输出子电路的情况下，所述移位寄存组包括依次级联的第一移位寄存器、第二移位寄存器、第三移位寄存器以及第四移位寄存器；所述多条数据信号线包括第一数据信号线、第二数据信号线、第三数据信号线、第四数据信号线、第五数据信号线、第六数据信号线、第七数据信号线以及第八数据信号线；所述第一选通子电路包括第一晶体管、第二晶体管、第三晶体管以及第四晶体管；所述第一晶体管的栅极连接所述第一数据信号线，第一极连接所述第一移位寄存器的第一输出端，第二极连接所述第一输出子电路；所述第二晶体管的栅极连接所述第二数据信号线，第一极连接所述第二移位寄存器的第一输出端，第二极连接所述第一输出子电路；所述第三晶体管的栅极连接所述第三数据信号线，第一极连接所述第三移位寄存器的第一输出端，第二极连接所述第一输出子电路；所述第四晶体管的栅极连接所述第四数据信号线，第一极连接所述第四移位寄存器的第一输出端，第二极连接所述第一输出子电路；所述第二选子电路包括第五晶体管、第六晶体管、第七晶体管以及第八晶体管；所述第五晶体管的栅极连接所述第五数据信号线，第一极连接所述第一移位寄存器的第二输出端，第二极连接所述第二输出子电路；所述第六晶体管的栅极连接所述第六数据信号线，第一极连接所述第二移位寄存器的第二输出端，第二极连接所述第二输出子电路；所述第七晶体管的栅极连接所述第七数据信号线，第一极连接所述第三移位寄存器的第二输出端，第二极连接所述第二输出子电路；所述第八晶体管的栅极连接所述第八数据信号线，第一极连接所述第四移位寄存器的第二输出端，第二极连接所述第二输出子电路。
在本申请的一些实施例中，所述第一输出子电路包括第一输出晶体管；所述第一输出晶体管的栅极连接所述第一选通子电路，第一极连接所述第一电压端，第二极连接所述驱动信号输出端；所述第二输出子电路包括第二输出晶体管；所述第二输出晶体管的栅极连接所述第二选通子电路，第一极连接所述第二电压端，第二极连接所述驱动信号输出端。
在本申请的一些实施例中，所述输出子电路还连接接地端；所述输出子电路还包括存储电容，所述存储电容的一端连接所述接地端，另一端连接所述驱动信号输出端。
在本申请的一些实施例中，所述栅极驱动电路的多个级联的移位寄存器中，第一级移位寄存器的信号输入端连接起始信号端；除了第一级移位寄存器以外，其余移位寄存器的信号输入端连接上一级移位寄存器的信号输出端；最后一级移位寄存器的复位信号端用于接收复位信号，或者连接所述起始信号端；除了最后一级以为寄存器以外，其余移位寄存器的复位信号端连接下一级移位寄存器的信号输出端。
在本申请的一些实施例中，所述栅极驱动电路的每一级移位寄存器具有第一时钟信号端和第二时钟信号端；相邻且级联的两个移位寄存器中，其中一个移位寄存器的所述第一时钟信号端连接第一***时钟信号端，第二时钟信号端连接第二***时钟信号端；另一个移位寄存器的所述第一时钟信号端连接第二***时钟信号端，第二时钟信号端连接第一***时钟信号端。
本申请的另一方面，提供一种显示装置，包括如上所述的任意一种栅极驱动电路。
在本申请的一些实施例中，所述显示装置为液晶显示装置，所述液晶显示装置具有多条栅线；多个编码控制子电路的驱动信号输出端依次与多条栅线一一相连。
在本申请的一些实施例中，所述显示装置为发光二极管显示装置，所述发光二极管显示装置具有多个亚像素，每个亚像素内设置有像素电路；所述像素电路具有第一扫描信号端和发光控制信号端；同一像素电路的所述第一扫描信号端和所述发光控制信号端与相邻两个所述编码控制子电路的驱动信号输出端分别连接。
在本申请的一些实施例中，所述显示装置为发光二极管显示装置，所述发光二极管显示装置具有多个亚像素，每个亚像素内设置有像素电路；所述像素电路具有第一扫描信号端、第二扫描信号端以及发光控制信号端；同一像素电路的所述第一扫描信号端、所述第二扫描信号端以及所述发光控制信号端与依次相邻的三个所述编码控制子电路的驱动信号输出端分别连接。
本申请的另一方面，提供一种对如上所述的任意一种栅极驱动电路的控制方法，所述方法包括：向第一级移位寄存器的信号输入端提供起始信号，每一级移位寄存器将接收到的信号传输至下一级移位寄存器以及与所述移位寄存器相连接的编码控制子电路；所述编码控制子电路接收编码信号；在所述编码信号的控制下，所述编码控制子电路根据与所述编码控制子电路相连接的移位寄存器输出的信号，将第一电压端或第二电压端的电压传输至驱动信号输出端。
综上所述，本申请一些实施例提供的栅极驱动电路，其通过多个级联的移位寄存器可以对一输入信号，例如输入至第一级移位寄存器输入端的起始信号进行逐级传输，并使得多个移位寄存组逐个向与各个移位寄存组相连接的编码控制子电路输出信号，在此情况下，多个编码控制子电路所连接的驱动信号输出端能够依次向位于显示区的信号线，例如栅线输出驱动信号。此外，上述编码控制子电路向驱动信号输出端提供的第一电压端的电压的持续时间，或者第二电压端的电压的持续时间可以由上述编码信号进行控制。而编码信号可以由用户根据需要自行设定。因此，上述栅极驱动电路能够根据需要，向显示区的信号线，例如栅线提供一有效信号(例如，高电平或低电平)的保持时长能够控制的驱动信号，该驱动信号可以作为栅极驱动信号使用。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请的一些实施例提供的一种栅极驱动电路的结构示意图；
图2为图1中编码控制子电路的一种结构示意图；
图3为图1中编码控制子电路的另一种结构示意图；
图4为图1中编码控制子电路的另一种结构示意图；
图5为本申请的一些实施例提供的另一种栅极驱动电路的结构示意图；
图6为本申请的一些实施例提供的一种信号控制时序图；
图7为本申请的一些实施例提供的一种显示装置的结构示意图；
图8为本申请的一些实施例提供的另一显示装置的结构示意图；
图9为本申请的一些实施例提供的另一种信号控制时序图；
图10为本申请的一些实施例提供的z栅极驱动电路的控制方法流程图。
附图标记：
10-编码控制子电路；101-选通子电路；1011-第一选通子电路；1012-第二选通子电路；102-输出子电路；1021-第一输出子电路；1022-第二输出子电路；20-移位寄存组；30-串行转并行子电路；100-亚像素。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本申请的一些实施例提供一种栅极驱动电路，该栅极驱动电路如图1所示，包括多个级联的移位寄存器(RS1、RS2、RS3……)。
多个(例如，n个，n≥2，n为正整数)级联的移位寄存器，RS1、RS2、RS3……RSn中，第一级移位寄存器RS1的信号输入端IN连接起始信号端STV。
除了第一级移位寄存器RS1以外，其余移位寄存器中，上一级移位寄存器的信号输出端OUT连接下一级移位寄存器的信号输入端IN。
最后一级移位寄存器RSn的复位信号端Rpu接收复位信号。该复位信号可以由单独的复位信号端提供。或者还可以将上述最后一级移位寄存器RSn的复位信号端Rpu与起始信号端STV相连接，以通过起始信号端STV提供上述复位信号。
除了最后一级移位寄存器RSn以外，其余移位寄存器中，下一级移位寄存器的信号输出端OUT连接上一级移位寄存器的复位信号端Rpu。
在此情况下，当起始信号端STV输入有效起始信号时，上述栅极驱动电路进入工作状态。此时，第一极移位寄存器RS1将起始信号端STV的信号经过移位寄存处理后，传输至第二级移位寄存器RS2的输入端IN，该第二级移位寄存器RS2对接收到的信号进行移位寄存处理后，再传输至与第二级移位寄存器RS2级联的第三级移位寄存器RS3，第三级移位寄存器RS3以及其余移位寄存器的工作方式同上所述，此处不再赘述。
此外，在本申请的一些实施例中，如图1所示，上述栅极驱动电路的每一级移位寄存器具有第一时钟信号端CLK和第二时钟信号端CLKB。
相邻且级联的两个移位寄存器中，其中一个移位寄存器，例如RS1的第一时钟信号端CLK连接第一***时钟信号端clk1，第二时钟信号端CLKB连接第二***时钟信号端clk2。
另一个移位寄存器，例如RS2的第一时钟信号端CLK连接第二***时钟信号端clk2，第二时钟信号端CLKB连接第一***时钟信号端clk1。
上述第一***时钟信号端clk1和第二***时钟信号端clk2输出的信号周期相同，方向相反。
基于此，至少两个依次级联的移位寄存器，例如，RS1、RS2、RS3、RS4构成一个移位寄存组20。任意两个移位寄存组20中的移位寄存器不同。
此外，上述栅极驱动电路还包括多个编码控制子电路10。上述移位寄存组20与该编码控制子电路10一一对应。基于此，移位寄存组20中的所有移位寄存器均与该移位寄存组20对应的编码控制子电路10相连接。
在此情况下，一级移位寄存器被配置为将接收到的信号传输至下一级移位寄存器以及与该移位寄存器相连接的编码控制子电路10。例如，第一极移位寄存器RS1将起始信号端STV输入的信号，经过移位寄存处理后，传输至第二级移位寄存器RS2，以及与第一极移位寄存器RS1相连接的一编码控制子电路10。
此外，如图1所示，上述编码控制子电路10还连接第一电压端VGH、第二电压端VGL、驱动信号输出端G_OUT。
需要说明的是，上述第一电压端VGH被配置为输出恒定的高电平；上述第二电压端VGL被配置为输出恒定的低电平。
该编码控制子电路10被配置为接收编码信号(Coded signal，C简称CS)，并在编码信号CS的控制下，根据与编码控制子电路10相连接的移位寄存器输出的信号，将第一电压端VGH或第二电压端VGL的电压传输至上述驱动信号输出端G_OUT。
需要说明的是，本领域技术人员，可以根据驱动信号输出端G_OUT输出有效信号(例如高电平)保持的时长，对上述编码信号CS进行设置。
综上所述，本申请一些实施例提供的栅极驱动电路，其通过多个级联的移位寄存器可以对一输入信号，例如输入至第一级移位寄存器输入端的起始信号STV进行逐级传输，并使得多个移位寄存组20逐个向与各个移位寄存组20相连接的编码控制子电路10输出信号，在此情况下，多个编码控制子电路10所连接的驱动信号输出端G_OUT能够依次向位于显示区的信号线，例如栅线输出驱动信号。
此外，上述编码控制子电路10向驱动信号输出端G_OUT提供的第一电压端VGH的电压的持续时间，或者第二电压端VGL的电压的持续时间可以由上述编码信号CS进行控制。而编码信号CS可以由用户根据需要自行设定。因此，上述栅极驱动电路能够根据需要，向显示区的信号线，例如栅线提供一有效信号(例如，高电平或低电平)的保持时长能够控制的驱动信号，该驱动信号可以作为栅极驱动信号使用。
以下对上述编码控制子电路10的结构进行详细的说明，如图2所示，上述编码控制子电路10包括选通子电路101以及输出子电路102。
该选通子电路101连接移位寄存组20，选通子电路101被配置为接收编码信号CS，并在编码信号CS的控制下，将移位寄存组20中至少一个移位寄存器输出的信号传输至输出子电路102。
该输出子电路102还连接第一电压端VGH、第二电压端VGL以及驱动信号输出端G_OUT。输出子电路102被配置为根据选通子电路101输出的信号，将第一电压端VGH或第二电压端VGL的电压传输至驱动信号输出端G_OUT。
在本申请的一些实施例中，如图3所示，每个移位寄存器的信号输出端OUT包括第一输出端G_A和第二输出端G_B。
在此情况下，上述选通子电路101包括第一选通子电路1011、第二选通子电路1012。此外，输出子电路102包括第一输出子电路1021和第二输出子电路1022。
第一选通子电路1011连接移位寄存组20中各个移位寄存器的第一输出端G_A，以及第一输出子电路1021。该第一选通子电路1011被配置为根据上述编码信号CS，将上述移位寄存组20中的至少一个移位寄存器的第一输出端G_A输出的信号传输至第一输出子电路1021。
第二选通子电路1012连接移位寄存组20中各个移位寄存器的第二输出端G_B，以及第二输出子电路1022。该第二选通子电路被配置为将根据上述编码信号CS，将上述移位寄存组20中的至少一个移位寄存器的第二输出端G_B输出的信号传输至第二输出子电路1012。
此外，第一输出子电路1021还连接第一电压端VGH以及驱动信号输出端G_OUT。该第一输出子电路1021被配置为根据第一选通子电路1011输出的信号，将第一电压端VGH的电压传输至驱动信号输出端G_OUT。
第二输出子电路1022还连接第二电压端VGL以及驱动信号输出端G_OUT。第二输出子电路1022被配置为根据第二选通子电路1012输出的信号，将第二电压端VGL的电压传输至驱动信号输出端G_OUT。
在此情况下，第一选通子电路1011可以根据上述编码信号CS，控制第一输出子电路1021的开启时长。第二选通子电路1012可以根据上述编码信号CS控制第二输出子电路1022的开启时长。此外，第一输出子电路1021的开启时长，能够决定与该第一输出子电路1021相连接的驱动信号输出端G_OUT输出高电平(由第一电压端VGH提供)的有效时长。第二输出子电路1022的开启时长，能够决定与该第二输出子电路1022相连接的驱动信号输出端G_OUT输出低电平(由第二电压端VGL提供)的有效时长。
为了将上述编码信号CS传输至编码控制子电路10，如图4所示，上述编码控制子电路10还连接多条数据信号线(A1、A2、A3、A4、B1、B2、B3、B4)。基于此，多条数据信号线(A1、A2、A3、A4、B1、B2、B3、B4)被配置为分别接收一编码数据，且上述多条信号线(A1、A2、A3、A4、B1、B2、B3、B4)分别接收的编码数据依次排列构成并行的编码信号。
在此情况下，传输至编码控制子电路10的上述编码信号CS可以直接为并行的编码信号，该并行的编码信号CS包括多位并行的编码数据，例如8位编码数据：10000100、10000010、10000001等。每一条数据信号线接受一个编码数据，例如0或1。其中，在本公开的实施例中，“0”表示低电平，例如第二电压端VGL的电压，或电压值低于第二电压端VGL的电压；“1”表示高电平，例如第一电压端VGH的电压，或电压值高于第一电压端VGH的电压。
或者，在传输至编码控制子电路10的编码信号CS为串行数据的情况下，上述栅极驱动电路，如图5所示，还包括串行转并行子电路30。
在此情况下，上述串行转并行子电路30与多条数据信号线(A1、A2、A3、A4、B1、B2、B3、B4)分别连接，串行转并行子电路30被配置为通过上述串行接口接收串行的编码信号，将接收到的串行的编码信号转换为并行数据，并将并行数据中的多个编码数据分别传输至所述多条数据信号线(A1、A2、A3、A4、B1、B2、B3、B4)。
在本申请的一些实施例中，上述串行转并行子电路30可以由多个级联的移位寄存器构成，多个级联的移位寄存器可以将串行的编码信号中的编码数据依次输出，从而转换成并行的编码信号。
以所述移位寄存组包括依次级联的第一移位寄存器，例如RS1、第二移位寄存器，例如RS2、第三移位寄存器，例如RS3以及第四移位寄存器，例如RS4为例，在每个所述移位寄存器具有第一输出端G_A和第二输出端G_B、选通子电路101包括第一选通子电路1011、第二选通子电路1012，输出子电路102包括第一输出子电路1021以及第二输出子电路1022的情况下，对上述第一选通子电路1011、第二选通子电路1012、第一输出子电路1021以及第二输出子电路1022的结构进行详细的说明。
基于此，如图4所示，上述多条数据信号线包括第一数据信号线A1、第二数据信号线A2、第三数据信号线A3、第四数据信号线A4、第五数据信号线B1、第六数据信号线B2、第七数据信号线B3以及第八数据信号线B4。
此外，如图4所示，第一选通子电路1011包括第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4。
第一晶体管M1的栅极连接第一数据信号线A1，第一极连接第一移位寄存器，例如RS1的第一输出端G_A1，第二极连接第一输出子电路1021。
第二晶体管M2的栅极连接第二数据信号线A2，第一极连接第二移位寄存器，例如RS2的第一输出端G_A2，第二极连接第一输出子电路1021。
第三晶体管M3的栅极连接第三数据信号线A3，第一极连接第三移位寄存器，例如RS3的第一输出端G_A3，第二极连接第一输出子电路1021。
第四晶体管M4的栅极连接第四数据信号线A4，第一极连接第四移位寄存器，例如RS4的第一输出端G_A4，第二极连接第一输出子电路1021、
第二选子电路1012包括第五晶体管M5、第六晶体管M6、第七晶体管M7以及第八晶体管M8。
第五晶体管M5的栅极连接第五数据信号线B1，第一极连接第一移位寄存器，例如RS1的第二输出端G_B1，第二极连接第二输出子电路1022。
第六晶体管M6的栅极连接第六数据信号线B2，第一极连接第二移位寄存器，例如RS2的第二输出端G_B2，第二极连接第二输出子电路1022。
第七晶体管M7的栅极连接第七数据信号线B3，第一极连接第三移位寄存器，例如RS3的第二输出端G_B3，第二极连接第二输出子电路1022。
第八晶体管M8的栅极连接第八数据信号线B4，第一极连接第四移位寄存器，例如RS4的第二输出端G_B4，第二极连接第二输出子电路1022。
此外，第一输出子电路1021包括第一输出晶体管Mc1。该第一输出晶体管Mc1的栅极连接第一选通子电路1011，第一极连接第一电压端VGH，第二极连接驱动信号输出端G_OUT。
在第一选通子电路1011的结构如上所述时，该第一输出晶体管Mc1的栅极连接第一选通子电路1011中，第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4的第二极。
第二输出子电路1022包括第二输出晶体管Mc2。该第二输出晶体管Mc2的栅极连接第二选通子电路1012，第一极连接第二电压端VGL，第二极连接驱动信号输出端G_OUT。
在第一选通子电路1011的结构如上所述时，该第二输出晶体管Mc1的栅极连接第一选通子电路1011中，第五晶体管M5、第六晶体管M6、第七晶体管M7以及第八晶体管M8的第二极。
需要说明的是，在本申请的实施例中，上述各个晶体管可以为N型晶体管或P型晶体管。为了方便说明，以下均是以上述各个晶体管为N型为例进行的说明。此外，上述各个晶体管的第一极为源极，第二极为漏极；或者第一极为漏极，第二极为源极。
在此基础上，为了使得驱动信号输出端G_OUT能够稳定的输出信号，上述输出子电路101还连接接地端GND。在此情况下，上述输出子电路101还包括如图4所示的存储电容C。该存储电容C的一端连接接地端GND，另一端连接驱动信号输出端G_OUT。
上述存储电容C能够对第一输出子电路1021或第二输出子电路1022输出的信号进行存储，并持续提供至驱动信号输出端G_OUT。当下一时刻，没有新的信号提至驱动信号输出端G_OUT时，该存储电容C可以保持驱动信号输出端G_OUT输出上一时刻的信号。
在此情况下，第一数据信号线A1、第二数据信号线A2、第三数据信号线A3、第四数据信号线A4可以分别控制第一晶体管M1，第二晶体管M2、第三晶体管M3以及第四晶体管M4的导通或截止。
在第一数据信号线A1、第二数据信号线A2、第三数据信号线A3、第四数据信号线A4中任意一个数据信号线输出高电平时，该数据信号线所控制的晶体管导通，从而使得该晶体管相连接的一移位寄存器的第一信号端G_A输出的信号传输至第一输出晶体管Mc1。
在此情况下，当上述第一信号端G_A输出高电平时，该第一输出晶体管Mc1导通，将第一电压端VGH的高电平输出至驱动信号输出端G_OUT。当上述第一信号端G_A输出低电平时，该第一输出晶体管Mc1截止，存储电容C将保持驱动信号输出端G_OUT输出上一时刻的低电平。
同理，第五数据信号线B1、第六数据信号线B2、第七数据信号线B3以及第八数据信号线B4可以分别控制第五晶体管M5，第六晶体管M6、第七晶体管M7以及第八晶体管M8的导通或截止。
在第五数据信号线B1、第六数据信号线B2、第七数据信号线B3以及第八数据信号线B4中任意一个数据信号线输出高电平时，该数据信号线所控制的晶体管导通，从而使得该晶体管相连接的一移位寄存器的第二信号端G_B输出的信号传输至第二输出晶体管Mc2。
在此情况下，当上述第二信号端G_B输出高电平时，该第二输出晶体管Mc2导通，将第二电压端VGL的低电平输出至驱动信号输出端G_OUT。当上述第二信号端G_B输出低电平时，该第二输出晶体管Mc2截止，存储电容C将保持驱动信号输出端G_OUT输出上一时刻的高电平。
以下针对不同的编码信号CS，对上述栅极驱动电路的工作过程进行举例说明。
例如，当上述编码信号CS如图6所示为10000100时，第一数据信号线A1、第二数据信号线A2、第三数据信号线A3、第四数据信号线A4、第五数据信号线B1、第六数据信号线B2、第七数据信号线B3以及第八数据信号线B4接收到的编码数据分别为1、0、0、0、0、1、0、0。
在此情况下，在P阶段，第一晶体管M1导通，第二晶体管M2、第三晶体管M3以及第四晶体管M4截止。第五晶体管M5、第七晶体管M7以及第八晶体管M8截止。第六晶体管M6导通。
在P阶段的第一时刻t1，第一移位寄存器，例如RS1的信号输出端OUT输出高电平，RS1的第一输出端G_A1输出的高电平通过上述第一晶体管M1传输至第一输出晶体管Mc1的栅极，该第一输出晶体管Mc1导通，将第一电压端VGH的高电平传输至驱动信号输出端G_OUT。
此外，第六晶体管M6导通，在P阶段的第二时刻t2，第六晶体管M6所连接的第二移位寄存器，例如RS2的信号输出端OUT输出高电平，RS2的第二输出端G_B2输出的高电平通过第六晶体管M6传输至第二输出晶体管Mc2的栅极，第二输出晶体管Mc2导通，将第二电压端VGL的低电平传输至驱动信号输出端G_OUT，将驱动信号输出端G_OUT输出的信号，在P阶段的第二时刻t2拉低。
此外，由于选通子电路101中的其余晶体管均处于截止的状态，因此，即使第三移位寄存器，例如RS3、第四移位寄存器，例如RS4分别在第三时刻t3和第四时刻t4均输出高电平，在第三时刻t3和第四时刻t4，第一输出晶体管Mc1和第二输出晶体管Mc2均处于截止的状态。此时，在存储电容C的作用下，驱动信号输出端G_OUT保持第二时刻t2低电平输出的状态。
因此，编码信号CS为10000100时，与移位寄存组20(包括RS1、RS2、RS3以及RS4)相连接的驱动信号输出端G_OUT输出的信号，如图6所示，只在P阶段的第一时刻t1处于高电平(有效信号)。
又例如，当编码信号CS为10000010时，同理可得，选通子电路101中第一晶体管M1和第七晶体管M7导通，其余晶体管截止。因此，驱动信号输出端G_OUT输出的信号，如图6所示，在P阶段的第一时刻t1、第二时刻t2保持处于高电平(有效信号)，在第三时刻t3，通过第七晶体管M7，将第三移位寄存器，例如RS3的第二输出端G_B3输出的高电平传输至第二输出晶体管Mc2，使得第二电压端VGL输出的低电平将驱动信号输出端G_OUT输出的信号拉低。
又例如，当编码信号CS为10000001时，同理可得，选通子电路101中第一晶体管M1和第八晶体管M8导通，其余晶体管截止。因此，驱动信号输出端G_OUT输出的信号，如图6所示，在P阶段的第一时刻t1、第二时刻t2以及第三时刻t3保持处于高电平(有效信号)，在第四时刻t4，通过第八晶体管M8，将第四移位寄存器，例如RS4的第二输出端G_B4输出的高电平传输至第二输出晶体管Mc2，使得第二电压端VGL输出的低电平将驱动信号输出端G_OUT输出的信号拉低。
其余编码信号CS对应的驱动信号输出端G_OUT输出高电平的时长如图6所示，原理同上，此处不再赘述。
由上述可知，一方面，通过对编码信号CS进行设定，可以对驱动信号输出端G_OUT输出高电平的时长进行调节，以满足不同的需求。
上述是以一个移位寄存组20包括四个移位寄存器(RS1、RS2、RS3以及RS4)，且每个移位寄存器具有两个时钟信号端(CLK，CLKB)为例进行的说明。在此情况下，驱动信号输出端G_OUT输出的高电平的时长可以最大延时到3H。一个H为一个时刻t的时长。
为了提高对驱动信号输出端G_OUT输出高电平时长进行调节的精度和范围，例如将精度调节到每次延长或减小0.5H，将范围扩大到能够延长至6H，在本申请的一些实施例中，可以适当的增加每个移位寄存器中的时钟信号端的数量以及编码信号中编码数据的位数。
本申请的一些实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路。该显示装置具有与前述实施例提供的栅极驱动电路相同技术效果，此处不再赘述。
在本申请的一些实施例中，上述显示装置为液晶显示装置，上述液晶显示装置的显示区域内，如图7所示，具有多条栅线GL。多个编码控制子电路10的驱动信号输出端G_OUT依次与多条栅线GL一一相连。
对于液晶显示装置而言，一条栅线GL接收到的驱动信号输出端G_OUT输出的有效信号(例如高电平)的时长，可以决定受该栅线GL控制的一行亚像素100被充电的时长。对于分辨率不同的液晶显示装置而言，一行栅线GL控制的亚像素100的数量不一样，因此一行亚像素100的充电时间也不同。由上述可知，本申请实施例提供的栅极驱动电路向栅线GL提供的有效信号(例如高电平)的时长，可以根据输入的编码信号进行调节。因此，对于不同分辨率的显示装置，本申请提供的栅极驱动电路均适用。该编码信号的设置过程同上所述，此处不再赘述。
此外，在本申请的另一些实施例中，上述显示装置可以为发光二极管显示装置，发光二极管显示装置具有多个亚像素100，每个亚像素内设置有像素电路。该像素电路，如图8所示，具有第一扫描信号端Scan1，该第一扫描信号端Scan1将晶体管T1导通后，数据信号Vdata会通过晶体管T1传输至驱动晶体管Td的栅极，从而使得驱动晶体管Td产生的驱动电流提供至发光二极管L。
此外，上述像素电路如图8所示，还可以具有发光控制信号端EM。在发光控制信号端EM将晶体管T2导通时，驱动晶体管Td的提供的电路才可以传输至发光二极管L。
需要说明的是，以下为了方便举例说明，上述发光二极管像素电路中的晶体管T1和晶体管T2均为P型晶体管为例。在此情况下，第一扫描信号端Scan1和发光控制信号端EM输出的有效信号为低电平。
在此情况下，同一像素电路的第一扫描信号端Scan1和发光控制信号端EM与相邻两个编码控制子电路10的驱动信号输出端，例如驱动信号输出端G_OUT1和G_OUT2分别连接。在此情况下，可以通过向不同的编码控制子电路10输入不同的编码信号，以获得第一扫描信号端Scan1和发光控制信号端EM输出信号的时序，即当第一扫描信号端Scan1输出有效信号(例如低电平)后，发光控制信号端EM再输出有效信号(例如低电平)。该编码信号的设置过程同上所述，此处不再赘述。
此外，对于发光二极管显示装置而言，为了避免驱动晶体管Td的阈值电压Vth对流过发光二极管的驱动晶体管的电流产生影响，需要对该阈值电压Vth进行补偿，以使得上述驱动电流与该阈值电压Vth无关。在此情况下，上述像素电路中需要增加用于对阈值电压Vth进行补偿的晶体管以及扫描信号端。
例如，一具有阈值电压补偿功能的像素电路具有第一扫描信号端Scan1、第二扫描信号端Scan2以及发光控制信号端EM，上述信号端输出的信号的时序如图9所示。由图9可知，在初始化阶段，第一扫描信号端Scan1输入有效信号，例如低电平，从而对像素电路进行初始化。在补偿阶段，第二扫描信号端Scan2输入有效信号，例如低电平，从而对像素电路中，驱动晶体管Td的阈值电压Vth进行补偿。在发光阶段，发光控制信号端EM输入有效信号，例如低电平，从而使得驱动晶体管Td产生的驱动电流流过发光二极管，驱动该发光二极管发光。
在此情况下，同一像素电路的第一扫描信号端Scan1、第二扫描信号端Scan2以及发光控制信号端EM与依次相邻的三个编码控制子电路10的驱动信号输出端G_OUT分别连接。在此情况下，可以通过向不同的编码控制子电路10输入不同的编码信号，以获得如图9所示的时序。该编码信号的设置过程同上所述，此处不再赘述。
由上述可知，对于OLED显示装置而言，发光控制信号端EM需要单独设置驱动电路为其提供信号，本申请实施例提供的栅极驱动电路不仅能够像扫描信号端，例如第一扫描信号端Scan1、第二扫描信号端Scan2提供信号，还可以向发光控制信号端EM提供信号。从而使得显示装置中，位于显示区域周边的布线区域中的电路结构更加紧凑，集成度更高。
需要说明的是，上述显示装置可以为显示器、电视、手机、平板电脑等具有显示功能的装置。
本申请的一些实施例，提供一种对如上所述的栅极驱动电路的控制方法，如图10所示，上述方法包括S101～S103。
S101、向第一级移位寄存器RS1的信号输入端IN提供起始信号STV，每一级移位寄存器将接收到的信号传输至下一级移位寄存器以及与移位寄存器相连接的编码控制子电路10。
S102、编码控制子电路10接收编码信号CS。
S103、在编码信号CS的控制下，编码控制子电路10根据与编码控制子电路10相连接的移位寄存器输出的信号，将第一电压端GH或第二电压端VGL的电压传输至驱动信号输出端G_OUT。
上述控制方法具有与前述实施例提供的栅极驱动电路相同的技术效果，此处不再赘述。本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的移位寄存器以及多个编码控制子电路；
至少两个依次级联的所述移位寄存器构成一个移位寄存组；所述移位寄存组与所述编码控制子电路一一对应；
所述移位寄存组中的所有所述移位寄存器均与该移位寄存组对应的所述编码控制子电路相连接；除最后一级移位寄存器以外，其余所述移位寄存器被配置为将接收到的信号传输至下一级移位寄存器以及与所述移位寄存器相连接的编码控制子电路，最后一级移位寄存器将接收到的信号传输至与其相连接的编码控制子电路；
所述编码控制子电路还连接第一电压端、第二电压端、驱动信号输出端；所述编码控制子电路被配置为接收编码信号，并在所述编码信号的控制下，根据与所述编码控制子电路相连接的移位寄存器输出的信号，将所述第一电压端或所述第二电压端的电压传输至所述驱动信号输出端。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述编码控制子电路包括选通子电路以及输出子电路；
所述选通子电路连接所述移位寄存组，所述选通子电路被配置为接收编码信号，并在所述编码信号的控制下，将所述移位寄存组中至少一个移位寄存器输出的信号传输至输出子电路；
所述输出子电路还连接所述第一电压端、第二电压端以及所述驱动信号输出端；所述输出子电路被配置为根据所述选通子电路输出的信号，将所述第一电压端或所述第二电压端的电压传输至所述驱动信号输出端。
3.根据权利要求2所述的栅极驱动电路，其特征在于，每个所述移位寄存器具有第一输出端和第二输出端；
所述选通子电路包括第一选通子电路、第二选通子电路；所述输出子电路包括第一输出子电路和第二输出子电路；
所述第一选通子电路连接所述移位寄存组中各个移位寄存器的第一输出端，以及所述第一输出子电路；所述第一选通子电路被配置为根据所述编码信号，将所述移位寄存组中的至少一个移位寄存器的第一输出端输出的信号传输至第一输出子电路；
所述第二选通子电路连接所述移位寄存组中各个移位寄存器的第二输出端，以及所述第二输出子电路；所述第二选通子电路被配置为根据所述编码信号，将所述移位寄存组中的至少一个移位寄存器的第二输出端输出的信号传输至第二输出子电路；
所述第一输出子电路还连接第一电压端以及所述驱动信号输出端；所述第一输出子电路被配置为根据所述第一选通子电路输出的信号，将第一电压端的电压传输至所述驱动信号输出端；
所述第二输出子电路还连接第二电压端以及所述驱动信号输出端；所述第二输出子电路被配置为根据所述第二选通子电路输出的信号，将第二电压端的电压传输至所述驱动信号输出端。
4.根据权利要求1-3任一项所述的栅极驱动电路，其特征在于，
所述编码控制子电路还连接多条数据信号线，所述多条数据信号线被配置为分别接收一编码数据；所述多条数据信号线分别接收的所述编码数据依次排列构成并行的编码信号。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括串行转并行子电路；
所述串行转并行子电路与所述多条数据信号线分别连接，所述串行转并行子电路被配置为接收串行的编码信号，将接所述串行的编码信号转换为所述并行的编码信号，并将所述并行的编码信号中的多个编码数据分别传输至所述多条数据信号线。
6.根据权利要求4所述的栅极驱动电路，其特征在于，在每个所述移位寄存器具有第一输出端和第二输出端、选通子电路包括第一选通子电路、第二选通子电路、输出子电路包括第一输出子电路和第二输出子电路的情况下，所述移位寄存组包括依次级联的第一移位寄存器、第二移位寄存器、第三移位寄存器以及第四移位寄存器；
所述多条数据信号线包括第一数据信号线、第二数据信号线、第三数据信号线、第四数据信号线、第五数据信号线、第六数据信号线、第七数据信号线以及第八数据信号线；
所述第一选通子电路包括第一晶体管、第二晶体管、第三晶体管以及第四晶体管；
所述第一晶体管的栅极连接所述第一数据信号线，第一极连接所述第一移位寄存器的第一输出端，第二极连接所述第一输出子电路；
所述第二晶体管的栅极连接所述第二数据信号线，第一极连接所述第二移位寄存器的第一输出端，第二极连接所述第一输出子电路；
所述第三晶体管的栅极连接所述第三数据信号线，第一极连接所述第三移位寄存器的第一输出端，第二极连接所述第一输出子电路；
所述第四晶体管的栅极连接所述第四数据信号线，第一极连接所述第四移位寄存器的第一输出端，第二极连接所述第一输出子电路；
所述第二选通子电路包括第五晶体管、第六晶体管、第七晶体管以及第八晶体管；
所述第五晶体管的栅极连接所述第五数据信号线，第一极连接所述第一移位寄存器的第二输出端，第二极连接所述第二输出子电路；
所述第六晶体管的栅极连接所述第六数据信号线，第一极连接所述第二移位寄存器的第二输出端，第二极连接所述第二输出子电路；
所述第七晶体管的栅极连接所述第七数据信号线，第一极连接所述第三移位寄存器的第二输出端，第二极连接所述第二输出子电路；
所述第八晶体管的栅极连接所述第八数据信号线，第一极连接所述第四移位寄存器的第二输出端，第二极连接所述第二输出子电路。
7.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一输出子电路包括第一输出晶体管；
所述第一输出晶体管的栅极连接所述第一选通子电路，第一极连接所述第一电压端，第二极连接所述驱动信号输出端；
所述第二输出子电路包括第二输出晶体管；
所述第二输出晶体管的栅极连接所述第二选通子电路，第一极连接所述第二电压端，第二极连接所述驱动信号输出端。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述输出子电路还连接接地端；
所述输出子电路还包括存储电容，所述存储电容的一端连接所述接地端，另一端连接所述驱动信号输出端。
9.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路的多个级联的移位寄存器中，第一级移位寄存器的信号输入端连接起始信号端；
除了第一级移位寄存器以外，其余移位寄存器的信号输入端连接上一级移位寄存器的信号输出端；
最后一级移位寄存器的复位信号端用于接收复位信号，或者连接所述起始信号端；
除了最后一级移位寄存器以外，其余移位寄存器的复位信号端连接下一级移位寄存器的信号输出端。
10.根据权利要求9所述的栅极驱动电路，其特征在于，所述栅极驱动电路的每一级移位寄存器具有第一时钟信号端和第二时钟信号端；
相邻且级联的两个移位寄存器中，其中一个移位寄存器的所述第一时钟信号端连接第一***时钟信号端，第二时钟信号端连接第二***时钟信号端；
另一个移位寄存器的所述第一时钟信号端连接第二***时钟信号端，第二时钟信号端连接第一***时钟信号端。
11.一种显示装置，其特征在于，包括如权利要求1-10任一项所述的栅极驱动电路。
12.根据权利要求11所述的显示装置，其特征在于，所述显示装置为液晶显示装置，所述液晶显示装置具有多条栅线；
多个编码控制子电路的驱动信号输出端依次与多条栅线一一相连。
13.根据权利要求11所述的显示装置，其特征在于，所述显示装置为发光二极管显示装置，所述发光二极管显示装置具有多个亚像素，每个亚像素内设置有像素电路；所述像素电路具有第一扫描信号端和发光控制信号端；
同一像素电路的所述第一扫描信号端和所述发光控制信号端与相邻两个所述编码控制子电路的驱动信号输出端分别连接。
14.根据权利要求11所述的显示装置，其特征在于，所述显示装置为发光二极管显示装置，所述发光二极管显示装置具有多个亚像素，每个亚像素内设置有像素电路；所述像素电路具有第一扫描信号端、第二扫描信号端以及发光控制信号端；
同一像素电路的所述第一扫描信号端、所述第二扫描信号端以及所述发光控制信号端与依次相邻的三个所述编码控制子电路的驱动信号输出端分别连接。
15.一种对权利要求1-10任一项所述的栅极驱动电路的控制方法，其特征在于，所述方法包括：
向第一级移位寄存器的信号输入端提供起始信号，每一级移位寄存器将接收到的信号传输至下一级移位寄存器以及与所述移位寄存器相连接的编码控制子电路；
所述编码控制子电路接收编码信号；
在所述编码信号的控制下，所述编码控制子电路根据与所述编码控制子电路相连接的移位寄存器输出的信号，将第一电压端或第二电压端的电压传输至驱动信号输出端。
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