KR102522536B1 - 게이트클럭 생성부 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명의 게이트클럭 생성부는 카운터, 버퍼제어신호 생성부 및 출력부를 포함한다. 카운터는 라이징 타이밍 정보 및 폴링 타이밍 정보를 갖는 제어데이터, 및 메인클럭을 입력받고, 미리 설정된 기준시점으로부터 메인클럭을 카운트하여 획득한 값이 라이징 데이터에 도달할 때 제1 출력을 발생하고, 기준시점으로부터 메인클럭을 카운트하여 획득한 값이 폴링 데이터에 도달할 때 제2 출력을 발생한다. 버퍼제어신호 생성부는 제1 출력의 타이밍부터 제2 출력의 타이밍까지 게이트 온 전압의 제1 버퍼제어신호를 발생한다. 출력부는 제1 버퍼제어신호의 게이트 온 전압 출력기간 동안, 게이트클럭의 게이트 온 전압을 출력한다.

Description

게이트클럭 생성부 및 이를 포함하는 표시장치{Gate Clock Generating Unit and Display Device having the Same}
본 발명은 게이트클럭 생성부 및 이를 포함하는 표시장치에 관한 것이다.
표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 표시장치를 구동하기 위한 구동회로는 타이밍 제어신호를 생성하는 타이밍 콘트롤러, 데이터라인들에 표시하고자 하는 비디오 데이터전압을 공급하는 데이터 구동부 및 게이트라인들에 게이트펄스를 순차적으로 공급하는 게이트 구동부를 포함한다. 게이트 구동부는 게이트펄스를 순차적으로 출력하기 위한 시프트 레지스터 및 시프트 레지스터의 출력 전압을 결정하는 레벨 쉬프터를 포함한다.
레벨 쉬프터는 타이밍 제어신호들로부터 제공되는 클럭신호들에 따라 게이트하이전압 및 게이트로우전압 사이에서 스윙하는 게이트클럭을 출력한다. 레벨 쉬프터가 출력하는 게이트클럭은 미리 설정된 타이밍 제어신호들에 의해서 결정되고 가변이 불가능하다. 특히, 레벨 쉬프터가 출력하는 각각의 게이트클럭들은 순차적으로 시프트 된 것이기 때문에, 표시패널의 각 라인에 인가되는 게이트펄스는 동일한 위상 및 동일한 펄스폭을 가질 수 밖에 없는 한계를 갖는다.
본 발명은 시프트레지스터에 입력되는 게이트클럭의 위상 및 펄스폭을 가변할 수 있는 게이트클럭 생성부를 제공하기 위한 것이다.
특히, 본 발명의 게이트클럭의 위상 및 펄스폭을 개별적으로 제어하여, 표시패널의 각각의 수평라인 마다 인가되는 게이트펄스의 타이밍을 다르게 조절할 수 있다.
본 발명의 게이트클럭 생성부는 카운터, 버퍼제어신호 생성부 및 출력부를 포함한다. 카운터는 라이징 타이밍 정보 및 폴링 타이밍 정보를 갖는 제어데이터, 및 메인클럭을 입력받고, 미리 설정된 기준시점으로부터 메인클럭을 카운트하여 획득한 값이 라이징 데이터에 도달할 때 제1 출력을 발생하고, 기준시점으로부터 메인클럭을 카운트하여 획득한 값이 폴링 데이터에 도달할 때 제2 출력을 발생한다. 버퍼제어신호 생성부는 제1 출력의 타이밍부터 제2 출력의 타이밍까지 게이트 온 전압의 제1 버퍼제어신호를 발생한다. 출력부는 제1 버퍼제어신호의 게이트 온 전압 출력기간 동안, 게이트클럭의 게이트 온 전압을 출력한다.
본 발명에 따른 게이트클럭 생성부는 게이트클럭들을 개별적으로 제어할 수 있기 때문에, 다양한 게이트 구동방법에 적용될 수 있다.
본 발명은 라인 단위로 게이트클럭의 타이밍을 조절할 수 있기 때문에, 특정 라인에 인가되는 게이트펄스의 펄스폭을 확장할 수 있다. 또한, 시프트레지스터를 변경하지 않으면서 게이트펄스의 출력 순서를 변경할 수도 있다.
도 1은 본 발명에 의한 유기발광 표시장치를 나타내는 도면이다.
도 2는 제1 실시 예에 의한 게이트클럭 생성부를 나타내는 도면이다.
도 3은 제1 실시 예에 의한 게이트클럭 생성부의 구동신호 및 출력신호를 나타내는 도면이다.
도 4는 제1 실시 예에 의한 버퍼부를 나타내는 도면이다.
도 5는 제2 실시 예에 의한 게이트클럭 생성부를 나타내는 도면이다.
도 6은 제2 실시 예에 의한 게이트클럭 생성부의 구동신호 및 출력신호를 나타내는 도면이다.
도 7은 제2 실시 예에 의한 버퍼부의 풀업부를 나타내는 도면이다.
도 8은 제1 멀티플렉서를 나타내는 도면이다.
도 9는 제2 실시 예에 의한 버퍼부의 풀다운부를 나타내는 도면이다.
도 10은 제2 멀티플렉서를 나타내는 도면이다.
도 11은 제3 실시 예에 의한 게이트클럭 생성부를 나타내는 도면이다.
도 12는 제3 실시 예에 의한 GPM 제어부를 나타내는 도면이다.
도 13은 제3 실시 예에 의한 게이트클럭 생성부의 구동신호 및 출력신호를 나타내는 도면이다.
도 14는 GPM 레벨 조절부의 실시 예를 나타내는 도면이다.
도 15는 픽셀의 일례를 나타내는 도면이다.
도 16 내지 도 18은 블랙 영상 삽입 구동을 위한 구동신호들을 나타내는 도면이다.
도 19는 패널전류를 설명하는 도면이다.
도 20은 본 발명에 의한 유기발광 표시장치에서 스캔클럭의 슬루율을 제어하는 실시 예를 나타내는 도면이다.
도 21은 프로그래밍 구간에서 픽셀의 등가회로도이다.
도 22는 발광 구간에서 픽셀의 등가회로도이다.
도 23은 블랙데이터 삽입 구간에서 픽셀의 등가회로도이다.
도 24는 제6 수평기간 내지 제10 수평기간 동안의 스캔신호 및 센스신호의 타이밍을 나타내는 도면이다.
도 25는 제6 내지 제8 픽셀들 간의 IR 편차를 설명하는 도면이다.
도 26은 본 발명에 의한 유기발광 표시장치에서 센스클럭의 펄스폭을 제어하는 실시 예를 나타내는 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다.
도 1은 유기발광 표시장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 유기발광 표시장치는 픽셀(P)들이 형성된 표시패널(DIS)과, 타이밍 제어신호를 생성하는 타이밍 콘트롤러(200), 게이트라인들(GL1~GLn)을 구동시키기 위한 게이트 구동부(400,500), 데이터라인들(DL1~DLm)을 구동시키기 위한 데이터 구동부(300)를 포함한다.
표시패널(DIS)은 픽셀(P)들이 배치되어 영상을 표시하는 표시영역(AA) 및 영상 표시를 하지 않는 비표시영역(NAA)를 포함한다. 비표시영역(NAA)은 표시영역(AA) 외곽을 둘러싸며, 베젤(bezel)로 일컬어질 수 있다.
표시패널(DIS)의 표시영역(AA)에는 다수의 데이터라인들(DL1~DLm)과 다수의 게이트라인들(GL1~GLn)이 교차되고, 이 교차영역마다 픽셀(P)들이 매트릭스 형태로 배치된다. 각 픽셀라인들(HL1~HLn)은 동일한 행에 배치된 픽셀들을 포함한다. 표시영역(AA)에 배치된 픽셀(P)들이 mХn개일 때, 표시영역(AA)은 n개의 픽셀라인들을 포함한다. 본 명세서에서 픽셀(P)들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 중 어느 하나를 지칭한다. 픽셀(P)들을 구성하는 트랜지스터들은 산화물 반도체층을 포함한 산화물 트랜지스터로 구현될 수 있다. 산화물 트랜지스터는 전자 이동도, 공정 편차 등을 모두 고려할 때 표시패널(DIS)의 대면적화에 유리하다. 다만, 본 발명은 이에 한정되지 않고 트랜지스터의 반도체층을 아몰포스 실리콘 또는, 폴리 실리콘 등으로 형성할 수도 있다.
제1 픽셀라인(HL1)에 배치된 픽셀(P)들은 제1 게이트라인(GL1)과 접속되고, 제n 픽셀라인(HLn)에 배치된 픽셀(P)들은 제n 게이트라인(GLn)과 접속된다. 게이트라인(GL1~GLn)들은 각각의 게이트신호들을 제공하는 다수의 라인들을 포함할 수 있다.
타이밍 콘트롤러(200)는 호스트(100)로부터 제공받는 입력 영상데이터(DATA)를 표시패널(DIS)의 해상도에 맞게 재정렬하여 데이터 구동부(300)에 공급한다. 또한, 타이밍 콘트롤러(200)는 수직 동기신호(Vsync), 수평 동기신호(Hsync) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(300)의 동작 타이밍을 제어하기 위한 데이터 제어신호를 생성한다. 또한, 타이밍 콘트롤러(200)는 게이트 구동부(400,500)의 동작 타이밍을 제어하기 위한 기준 데이터 생성부(400)를 포함한다. 기준 데이터 생성부(40)는 타이밍 신호들에 기초하여 메인클럭(M_CLK) 및 제어데이터(LSD)를 생성한다. 메인클럭(M_CLK)은 일정 간격으로 인가되는 디지털 논리신호이다. 제어데이터(LSD)는 게이트클럭의 펄스폭 정보, 슬루율 정보 및 게이트펄스변조(Gate Pulse Modulation: 이하,GPM) 정보 중에서 어느 하나를 포함할 수 있다.
데이터 구동부(300)는 데이터 제어신호를 기반으로 타이밍 콘트롤러(200)로부터 제공받는 입력 영상데이터(DATA)를 아날로그 데이터전압으로 변환한다.
게이트 구동부(400,500)는 게이트클럭 생성부(400) 및 시프트레지스터(400)를 포함한다. 게이트클럭 생성부(400)는 타이밍 콘트롤러(200)로부터 메인클럭(M_CLK) 및 제어데이터(LSD)를 제공받고, 제어데이터(LSD)를 바탕으로 게이트클럭들(GCLK)을 생성한다. 게이트클럭 생성부(400)는 제어데이터(LSD)에 포함된 정보를 바탕으로 메인클럭(M_CLK)을 카운팅하여 게이트클럭(GCLK)의 라이징 타이밍, 폴링 타이밍 및 GPM 변조 타이밍을 조절한다. 즉, 본 발명에 의한 게이트클럭 생성부(400)는 타이밍 콘트롤러(200)로부터 제공받는 클럭신호의 전압레벨을 단순히 쉬프팅하는 것이 아니라, 디지털 형태의 제어데이터(LSD)의 정보에 따라 입력 클럭과는 펄스폭, 듀티비들이 다른 게이트클럭을 생성한다. 따라서, 본 발명의 게이트클럭 생성부(40)는 디지털 데이터인 제어데이터(LSD)만을 가변함으로써, 게이트클럭(GCLK)의 펄스폭, 출력 타이밍, GPM 변조 타이밍 등을 손쉽게 가변할 수 있다. 또한, 게이트클럭 생성부(GCLK)는 제어데이터(LSD)에 포함된 정보를 바탕으로 게이트클럭(GCLK)의 슬루율 및 GPM 전압레벨을 조절할 수도 있다. 게이트클럭 생성부(400)의 구체적인 실시 예는 후술하기로 한다.
시프트레지스터(500)는 게이트클럭 생성부(400)가 출력하는 게이트클럭들을 바탕으로 게이트펄스들을 출력한다. 이를 위해서, 시프트레지스터(500)는 서로 종속적으로 접속하는 스테이지를 포함한다. 시프트레지스터(500)는 GIP(Gate-driver In Panel) 공정을 이용하여 표시패널(DIS)의 비표시영역(NAA) 상에 직접 형성될 수 있다.
표시패널(DIS)의 제1 내지 제n 게이트라인들 각각은 하나 이상의 신호라인을 포함할 수 있다. 예컨대, 유기발광 표시장치에서 각각의 게이트라인은 스캔신호를 인가하는 스캔라인 및 센스신호를 인가하는 센스라인을 포함할 수 있다. 즉, 제1 게이트라인(GL1)은 제1 스캔신호를 인가하는 제1 스캔라인 및 제1 센스신호를 인가하는 제1 센스라인을 포함할 수 있다. 이러한 표시패널을 구동하기 위해서, 게이트클럭 생성부가 출력하는 제1 게이트클럭은 제1 스캔신호의 출력 타이밍을 결정하는 제1 스캔클럭 및 제1 센스신호의 출력 타이밍을 결정하는 제1 센스클럭을 포함할 수 있다.
이하, 본 발명에 의한 게이트클럭 생성부의 구성 및 동작을 구체적으로 살펴보면 다음과 같다. 본 명세서에서는 게이트클럭 중에서 스캔클럭을 출력하는 동작을 중심으로 제1 내지 제3 실시 예를 설명하기로 한다.
도 2는 제1 실시 예에 의한 게이트클럭 생성부를 나타내는 도면이다. 도 3은 제1 실시 예에 의한 게이트클럭 생성부의 입력신호 및 출력신호를 나타내는 도면이고, 도 4는 제1 실시 예에 의한 버퍼부를 나타내는 도면이다.
도 2 내지 도 4를 참조하면, 제1 실시 예에 의한 게이트클럭 생성부(400)는 로직부(LOGIC1) 및 버퍼부(BUF1)를 포함한다.
로직부(LOGIC1)는 메인클럭(M_CLK) 및 제어데이터(LSD)를 입력받고, 이를 바탕으로 버퍼제어신호를 생성한다.
이를 위해서, 로직부(LOGIC1)는 카운터(411) 및 버퍼제어신호 생성부(412)를 포함한다.
카운터(411)는 메인클럭(M_CLK) 및 제어데이터(LSD)를 입력받고, 제어데이터(LSD)의 정보에 따라 메인클럭(M_CLK)을 카운트하여 제1 및 제2 버퍼제어신호들(CONP,CONN)의 타이밍을 조절한다.
메인클럭(M_CLK)은 일정 간격으로 전압레벨이 반전되는 펄스열로 이루어진다. 따라서, 각 필드에 속하는 메인클럭(M_CLK)의 펄스들은 동일한 개수를 갖는다. 필드들(Field1~Field4) 각각은 하나의 픽셀라인(HL)을 구동하기 위한 기간으로 설정될 수 있으며, 예컨대 하나의 필드(Field)는 1H 기간으로 설정될 수 있다. 1H 기간은 하나의 픽셀라인에 데이터전압을 기입하는 기간으로 정의될 수 있다.
제어데이터(LSD)는 라이징 데이터(RD) 및 폴링 데이터(FD)를 포함한다. 라이징 데이터(RD)는 스캔클럭(SCCLK)의 라이징 타이밍 정보를 포함하고, 폴링 데이터(FD)는 스캔클럭(SCCLK)의 폴링 타이밍 정보를 포함한다. 도 3에서 라이징 데이터(RD) 및 폴링 데이터(FD)에 표기된 "xd"에서 "x"는 후술하는 제1 카운팅값(CP) 및 제2 카운팅값(CF)을 정의하기 위한 정보이다.
카운터(411)는 미리 설정된 기준시점으로부터 메인클럭(M_CLK)의 펄스를 카운트하고, 카운트한 값이 제1 카운팅값(CP)에 도달할 때 제1 출력(Rt)을 발생한다.
기준시점은 로직부(LOGIC)의 연산 시간을 고려하여, 라이징 데이터(RD)가 입력된 이후에 일정시간이 경과된 시점으로 설정된다. 도 3은 라이징 데이터(RD)가 입력된 이후에 1 필드(Field) 기간이 경과된 시점을 기준시점으로 설정한 실시 예를 나타내고 있다. 예컨대, "t0" 시점에 인가된 라이징 데이터(RD)의 기준시점은 "t1"으로 설정되고, "t1" 시점에 인가된 라이징 데이터(RD)의 기준시점은 "t2"로 설정된다.
라이징 데이터(RD)가 "xd"일 때 제1 카운팅값(CP)은 "x"에 해당한다.
즉, 카운터(411)는 "t0" 시점에 인가된 라이징 데이터(RD)가 "3"일 경우에 "t1"에서부터 메인클럭(M_CLK)을 카운트한 값이 "3"에 해당할 때 제1 출력(Rt)을 출력한다.
카운터(411)는 기준시점으로부터 메인클럭(M_CLK)의 펄스를 카운트하고, 카운트한 값이 제2 카운팅값(CF)에 도달할 때 제2 출력(Ft)을 발생한다. 제2 카운팅값(CF)은 아래와 같은 [수학식 1]로 설정될 수 있다.
[수학식 1]
CF=Mtotal-x
이때, "Mtotal"은 1필드(Field)에 포함되는 전체 메인클럭의 개수이고, "x"는 폴링 데이터의 크기이다.
[수학식 1]은 폴링 데이터의 크기를 줄이기 위해서 이용되는 방법이며, 폴링 데이터에 할당되는 비트 수가 충분히 크다면, 폴링 데이터의 크기를 제2 카운팅값(CF)으로 설정할 수도 있다.
버퍼제어신호 생성부(412)는 라이징 시점부터 폴링 시점까지 턴-온 전압레벨을 갖는 제1 버퍼제어신호(CONP)를 생성한다. 그리고, 제1 버퍼제어신호(CONP)와 반대전압레벨을 갖는 제2 버퍼제어신호(CONN)를 생성한다. 제1 버퍼제어신호(CONP) 는 버퍼부(BUF1)의 풀업부(PU1)에 인가되고, 제2 버퍼제어신호(CONN)는 풀다운부(PD1)에 인가된다. 도 3은 제1 스캔클럭(SCCLK1)의 출력 타이밍을 제어하는 첫 번째 제1 버퍼제어신호(CONP1), 및 첫 번째 제2 버퍼제어신호(CONN1)만을 도시하고 있으며, 다른 스캔클럭들의 출력 타이밍을 제어하는 제1 버퍼제어신호(CONP), 및 제2 버퍼제어신호(CONN)는 동일한 방법으로 생성될 수 있다. 이하, 본 명세서에서는 출력기간을 한정하지 않고, 제1 및 제2 버퍼제어신호(CONP,CONN)로 통칭하여 설명하기로 한다.
버퍼부(BUF)는 제1 버퍼제어신호(CONP)에 응답하여 게이트하이전압(VGH)을 출력단(Nout)으로 인가하는 풀업부(PU) 및 제2 버퍼제어신호(CONN)에 응답하여 게이트로우전압(VGL)을 출력단(Nout)으로 인가하는 풀다운부(PD)를 포함한다. 실시 예와 같이, 제1 버퍼제어신호(CONN)가 로우전압레벨에서 턴-온 전압일 때에, 풀업부(PU1)는 PMOS(PM)로 구현될 수 있고, 풀다운부(PD1)는 NMOS(NM)로 구현될 수 있다.
본 발명에 의한 제어데이터(LSD)는 n 개의 스캔클럭(SCCLK)을 생성하기 위해서 제1 내지 제n 라이징 데이터, 그리고 제1 내지 제n 폴링 데이터를 포함한다. 즉, 본 발명은 n개의 게이트라인을 구동하기 위한 게이트펄스들 각각의 출력 타이밍을 수월하게 조절할 수 있다.
도 5는 제2 실시 예에 의한 게이트클럭 생성부를 나타내는 도면이다. 도 6은 제2 실시 예에 의한 로직부의 입력신호 및 게이트클럭을 나타내는 도면이다. 도 7은 제2 실시 예에 의한 풀업부를 나타내는 도면이고, 도 8은 제1 멀티플렉서를 나타내는 도면이다. 도 9는 제2 실시 예에 의한 풀다운부를 나타내는 도면이고, 도 10은 제2 멀티플렉서를 나타내는 도면이다.
도 5 내지 도 10를 참조하여, 제2 실시 예에 의한 게이트클럭 생성부를 살펴보면 다음과 같다. 제2 실시 예에서 전술한 실시 예와 실질적으로 동일한 구성에 대해서는 자세한 설명을 생략하기로 한다.
도 5에서와 같이, 제2 실시 예에 의한 게이트클럭 생성부(LS2)는 로직부(LOGIC), 제1 및 제2 멀티플렉서들(MUX1,MUX2) 및 버퍼부(BUF2)를 포함한다.
로직부(LOGIC2)는 카운터(411), 버퍼제어신호 생성부(412) 및 멀티플렉서 제어부(414)를 포함한다. 로직부(LOGIC2)에 포함된 카운터(411) 및 버퍼제어신호 생성부(412)는 전술한 제1 실시 예와 동일한 구성 및 동작을 수행할 수 있다. 즉, 도 6에서 라이징 데이터 및 폴링 데이터는 생략되어 있지만, 제2 실시 예에 의한 로직부(LOGIC2)는 도 3에 도시된 라이징 데이터(RD) 및 폴링 데이터(FD)를 바탕으로 제1 버퍼제어신호(CONP) 및 제2 버퍼제어신호(CONN)를 출력할 수 있다. 멀티플렉서 제어부(414)는 제어데이터(LSD)의 슬루율 제어데이터(SD)를 바탕으로 제1 및 제2 멀티플렉서(MUX1,MUX2)에 포함된 스위치들의 턴-온 개수를 조절한다. 멀티플렉서 제어부(414)의 동작은 후술하기로 한다.
버퍼부(BUF2)는 제1 버퍼제어신호(CONP)가 게이트 온 전압레벨인 동안, 게이트하이전압(VGH)을 출력단(Nout)으로 인가하는 풀업부(PU2) 및 제2 버퍼제어신호(CONN)의 출력기간 동안, 게이트로우전압(VGL)을 출력단(Nout)으로 인가하는 풀다운부(PD2)를 포함한다. 풀업부(PU2) 및 풀다운부(PD2)는 병렬로 연결되는 다수의 트랜지스터들로 구현되고, 트랜지스터들이 턴-온되는 개수에 따라 슬루율을 제어한다. 구체적인 실시 예는 다음과 같다.
도 7에서와 같이, 제2 실시 예에 의한 풀업부(PU2)는 서로 병렬로 연결되는 제1 내지 제k PMOS들(PM1~PM(k))을 포함한다. 제1 내지 제k PMOS들(PM1~PM(k))의 소스전극들은 게이트하이전압(VGH)의 입력단에 접속되고, 드레인전극들은 게이트클럭의 출력단(Nout)에 접속된다. 도 8에서와 같이, 제1 내지 제k PMOS들(PM1~PM(k)) 각각의 게이트전극들(PGT1~PGT(k))은 제1 내지 제k 풀업제어 스위치들(PSW1~PSW(k))에 일대일로 연결된다. 제1 내지 제k 풀업제어 스위치들(PSW1~PSW(k))은 각각 제1 내지 제k 풀업제어신호들(PS1~PS(k))에 의해서 일대일로 제어된다.
도 9에서와 같이, 제2 실시 예에 의한 풀다운부(PD2)는 서로 병렬로 연결되는 제1 내지 제k NMOS들(NM1~NM(k))을 포함한다. 제1 내지 제k NMOS들(NM1~NM(k))의 소스전극들은 게이트로우전압(VGL)의 입력단에 접속되고, 드레인전극들은 게이트클럭의 출력단(Nout)에 접속된다. 도 10에서와 같이, 제1 내지 제k NMOS들(NM1~NM(k)) 각각의 게이트전극들(NGT1~NGT(k))은 제1 내지 제k 풀다운제어 스위치들(NSW1~NSW(k))에 일대일로 연결된다.
제1 내지 제k 풀다운제어 스위치들(NSW1~NSW(k))은 각각 제1 내지 제k 풀다운제어신호들(NS1~NS(k))에 의해서 일대일로 제어된다.
멀티플렉서 제어부(414)가 제1 멀티플렉서(MUX1)의 스위치들을 제어하여 풀업부(PU2)의 슬루율을 제어하는 동작을 살펴보면 다음과 같다.
멀티플렉서 제어부(414)는 슬루율 데이터(SD)를 바탕으로, 제1 멀티플렉서 제어신호(MCON1)를 출력한다. 제1 멀티플렉서 제어신호(MCON1)는 제1 멀티플렉서(MUX1)의 제1 내지 제k 풀업제어 스위치들(PSW1~PSW(k)) 중에서 턴-온 되는 스위치를 선택한다. 이를 위해서, 제1 멀티플렉서 제어신호(MCON1)는 제1 내지 제k 풀업제어 스위치들(PSW1~PSW(k))을 일대일로 제어하는 제1 내지 제k 풀업제어신호들(PS1~PS(k)) 중에서 적어도 어느 하나를 포함할 수 있다.
도 6에 도시된 슬루율 데이터(SD)에 표기된 "xd"에서 "x"는 제1 멀티플렉서 제어신호(MCON1)에 포함되는 제1 내지 제k 풀업제어신호들(PS1~PS(k))의 개수일 수 있다. 예컨대, 슬루율 데이터(SD)가 "1"일 경우에, 제1 멀티플렉서 제어신호(MCON1)는 제1 풀업제어신호(PS1)만을 포함한다. 슬루율 데이터(SD)가 "2"일 경우에, 제1 멀티플렉서 제어신호(MCON1)는 제1 및 제2 풀업제어신호들(PS1, PS2)을 포함한다. 로직부(LOGIC2)의 연산시간을 고려하여, 제1 필드(Field1)에 속한 슬루율 데이터(SD)는 제2 필드(Field2)의 기간에 출력되는 스캔클럭(SCCLK)의 슬루율을 제어하도록 설정될 수 있다.
슬루율 데이터(SD)의 크기가 클수록 제1 멀티플렉서(MUX1)의 제1 내지 제k 풀업제어 스위치들(PSW1~PSW(k)) 중에서 턴-온되는 스위치들의 개수가 늘어나고, 그 결과, 풀업부(PU2)의 제1 내지 제k PMOS들(PM1~PM(k)) 중에서 턴-온되는 PMOS들이 늘어난다. 풀업부(PU2)의 제1 내지 제k PMOS들(PM1~PM(k)) 중에서 턴-온되는 PMOS들이 늘어날수록 풀업부(PU2)의 턴-온 저항은 감소한다. 풀업부(PU2)의 턴-온 저항이 감소할수록 풀업부(PU2)의 슬루율은 증가하고, 스캔클럭(SCCLK)의 라이징 기울기는 커진다.
결과적으로, 제2 실시 예에 의한 게이트클럭 생성부(400)는 슬루율 데이터(SD)에 비례하여 풀업부(PU2)가 출력하는 스캔클럭(SCCLK)이 라이징되는 순간의 슬루율을 증가시킬 수 있다. 예컨대, 게이트클럭 생성부(400)는 제1 필드(Field1)에 인가되는 "4"의 슬루율 데이터(SD)를 바탕으로 제2 필드(Field2)에 출력되는 제1 스캔클럭(SCCLK1)의 슬루율을 "100%"로 조절할 수 있다. 마찬가지로, 게이트클럭 생성부(400)는 제2 필드(Field2)에 인가되는 "3"의 슬루율 데이터(SD)를 바탕으로 제3 필드(Field3)에 출력되는 제2 스캔클럭(SCCLK2)의 슬루율을 "90%"로 조절하고, 제3 필드(Field3)에 인가되는 "1"의 슬루율 데이터(SD)를 바탕으로 제4 필드(Field4)에 출력되는 제3 스캔클럭(SCCLK3)의 슬루율을 "70%"로 조절할 수 있다.
멀티플렉서 제어부(414)가 제2 멀티플렉서(MUX2)의 스위치들을 제어하여 풀다운부(PD2)의 슬루율을 제어하는 동작은 풀업부(PU2)의 슬루율을 제어하는 동작과 동일하게 이루어진다.
즉, 멀티플렉서 제어부(414)는 슬루율 데이터(SD)를 바탕으로, 제2 멀티플렉서 제어신호(MCON2)를 출력한다. 제2 멀티플렉서 제어신호(MCON2)는 제2 멀티플렉서(MUX2)의 제1 내지 제k 풀다운제어 스위치들(NSW1~NSW(k)) 중에서 턴-온 되는 스위치를 선택한다. 멀티플렉서 제어부(414)는 슬루율 데이터(SD)의 크기가 클수록 제2 멀티플렉서(MUX2)의 제1 내지 제k 풀다운제어 스위치들(NSW1~NSW(k)) 중에서 턴-온되는 스위치들의 개수를 늘린다. 그 결과, 풀다운부(PD2)의 제1 내지 제k NMOS들(NM1~NM(k)) 중에서 턴-온되는 NMOS들이 늘어나고, 풀다운부(PD2)의 턴-온 저항은 감소한다. 결과적으로, 제2 실시 예에 의한 게이트클럭 생성부(400)는 슬루율 데이터(SD)에 비례하여 풀다운부(PD2)가 출력하는 스캔클럭(SCCLK)이 폴링되는 순간의 슬루율을 증가시킬 수 있다.
본 명세서에서는 하나의 슬루율 데이터(SD)를 바탕으로 제1 및 제2 멀티플렉서들(MUX1,MUX2)을 제어하는 방법을 설명하고 있지만, 슬루율 데이터(SD)는 제1 및 제2 멀티플렉서들(MUX1,MUX2)을 개별적으로 제어하기 위해서 분리될 수도 있다.
또한, 슬루율 데이터와 슬루율의 크기는 도 6에 도시된 실시 예에 한정되지 않는다. 예컨대, 슬루율은 슬루율 데이터의 크기에 반비례하도록 설정될 수도 있다.
도 11은 본 발명의 제3 실시 예에 의한 게이트클럭 생성부를 나타내는 도면이다. 도 12는 게이트클럭 생성부의 GPM 제어부의 회도로이다. 도 13은 제3 실시 예에 의한 게이트클럭 생성부의 입력신호 및 스캔클럭들을 나타내는 도면이다.
도 11 내지 도 13을 참조하여, 제3 실시 예에 의한 게이트클럭 생성부를 살펴보면 다음과 같다.
제3 실시 예에 의한 게이트클럭 생성부(LS3)는 로직부(LOGIC), 및 버퍼부(BUF3)를 포함한다.
로직부(LOGIC2)는 카운터(411), 버퍼제어신호 생성부(412), GPM 제어신호 생성부(415) 및 GPM 제어부(416)를 포함한다.
로직부(LOGIC2)의 카운터(411) 및 버퍼제어신호 생성부(412)는 전술한 제1 실시 예와 동일한 구성 및 동작을 수행할 수 있다. 즉, 도 11에서 라이징 데이터 및 폴링 데이터는 생략되어 있지만, 제3 실시 예에 의한 로직부(LOGIC3)는 도 3에 도시된 라이징 데이터(RD) 및 폴링 데이터(FD)를 바탕으로 제1 버퍼제어신호(CONP) 및 제2 버퍼제어신호(CONN)를 출력할 수 있다.
GPM 제어신호 생성부(415)는 제1 GPM 제어데이터(GPMD1)를 입력받고, 제1 GPM 제어데이터(GPMD1)를 바탕으로 스캔클럭(SCCLK)의 변조 타이밍을 조절한다. GPM 제어부(416)는 제2 GPM 제어데이터(GPMD2)를 입력받고, 제2 GPM 제어데이터(GPMD2)를 바탕으로 스캔클럭(SCCLK)의 GPM 변조 레벨을 조절한다.
버퍼부(BUF3)는 제1 버퍼제어신호(CONP)가 게이트 온 전압레벨인 동안, 게이트하이전압(VGH)을 출력단(Nout)으로 인가하고, 게이트로우전압(VGL)을 출력단(Nout)으로 인가한다. 버퍼부(BUF3)의 구체적인 실시 예는 전술한 제1 실시 예 또는 제2 실시 예의 형태로 구현될 수 있다.
GPM 제어신호 생성부(415) 및 GPM 제어부(416)를 자세히 살펴보면 다음과 같다.
GPM 제어부(416)는 도 12에서와 같이, 방전제어 트랜지스터(Mdis) 및 비교부(421)를 포함한다. 방전제어 트랜지스터(Mdis)는 GPM 제어신호(GPMC)에 응답하여 버퍼부(BUF3)의 출력단(Nout)과 그라운드전압(GND) 간의 전류 패스를 형성한다. 비교부(421)는 방전노드(Ndis)의 전압과 GPM 레벨 조절부(GPML)가 출력하는 GPM 전압(VG)의 전압레벨을 비교하고, GPM 전압(VG)의 전압레벨이 방전노드(Ndis)의 전압 이상이 될 때 온 레벨의 GPM 제어신호(GPMC)를 출력한다.
GPM 전압(VG)의 전압레벨은 GPM 레벨 조절부(GPML)에 의해서 가변된다. GPM 레벨 조절부(GPML)는 제2 GPM 제어데이터(GPMD2)가 정의하는 GPM 레벨 정보에 따라 GPM 전압(VG)의 전압레벨을 조절한다. 도 13에서 "VG1"은 "1d"인 제2 GPM 제어데이터(GPMD2)에 대응하고, "VG2"은 "2d"인 제2 GPM 제어데이터(GPMD2)에 대응하며, "VG3"은 "3d"인 제2 GPM 제어데이터(GPMD2)에 대응하는 GPM 전압레벨을 도시하고 있다.
GPM 레벨 조절부(GPML)는 가변저항(VR)의 저항값을 조절하여 GPM 전압(VG)의 전압레벨을 조절할 수 있다.
도 14는 GPM 레벨 조절부(GPML)의 실시 예를 나타내는 도면이다.
도 14를 참조하면, GPM 레벨 조절부(GPML)는 제1 전압(V1)의 입력단과 제2 전압(V2)의 입력단 사이에 직렬로 연결되는 다수의 저항(R)들을 포함하고, 각 저항(R)들 사이의 노드와 GPM 전압(VG)을 출력하는 GPM 출력 노드(Ngpm)를 연결하는 스위치들(S1~S4)을 포함한다. 제2 GPM 제어데이터(GPMD2)의 각 비트에 할당되는 하이데이터 또는 로우데이터는 스위치들(S1~S4)의 턴-온 또는 턴-오프 신호가 될 수 있다. 이와 같이, GPM 레벨 조절부(GPML)는 제2 GPM 제어데이터(GPMD2)의 크기에 따라 제1 전압(V1)과 제2 전압(V2) 간의 전압을 분배하여 GPM 출력 노드(Ngpm)로 인가한다.
GPM 제어신호 생성부(415)가 GPM 제어신호를 생성하고, 이를 바탕으로 게이트클럭의 변조 타이밍을 조절하는 실시 예를 살펴보면 다음과 같다.
카운터(411)는 기준시점으로부터 메인클럭(M_CLK)의 펄스를 카운트하고, 카운트한 값이 GPM 카운팅값(CG)에 도달할 때, 온 레벨의 GPM 제어신호(GPMC)를 발생한다.
기준시점은 로직부(LOGIC)의 연산 시간을 고려하여, 제1 및 제2 GPM 제어데이터들(GPMD1,GPMD2)이 입력된 이후에 일정시간이 경과된 시점으로 설정된다. 기준시점은 도 3에 도시된 라이징 데이터(RD) 및 폴링 데이터(FD)의 기준시점과 동일하게 설정될 수 있다. 예컨대, 기준시점은 카운터(411)가 제1 및 제2 GPM 제어데이터들(GPMD1,GPMD2)을 입력받은 이후에 1 필드(Field) 기간이 경과된 시점을 기준시점으로 설정할 수 있다. 따라서, "t0" 시점에 인가된 제1 및 제2 GPM 제어데이터들(GPMD1,GPMD2)의 기준시점은 "t1"으로 설정되고, "t1" 시점에 인가된 제1 및 제2 GPM 제어데이터들(GPMD1,GPMD2)의 기준시점은 "t2"로 설정된다.
GPM 카운팅값(CG)은 아래와 같은 [수학식 1]로 설정될 수 있다.
[수학식 1]
CG=Mtotal-y
이때, "Mtotal"은 1필드(Field)에 포함되는 전체 메인클럭의 개수이고, "y"는 제1 GPM 제어데이터(GPMD1)의 크기이다.
[수학식 1]은 제1 GPM 제어데이터(GPMD1)의 크기를 줄이기 위해서 이용되는 방법이며, 제1 GPM 제어데이터(GPMD1)에 할당되는 비트 수가 충분히 크다면, 제1 GPM 제어데이터(GPMD1)의 크기를 GPM 카운팅값(CG)으로 설정할 수도 있다.
GPM 제어신호(GPMC)는 도 12에 도시된 방전제어 트랜지스터(Mdis)를 턴-온 시킨다. 도 13은 하이레벨 전압이 온 레벨이고, 로우레벨 전압이 오프 레벨인 GPM 제어신호를 도시하고 있다. 온 레벨의 GPM 제어신호(GPMC)는 방전제어 트랜지스터(Mdis)의 턴-온 전압일 수 있다. 또는, 온 레벨의 GPM 제어신호(GPMC)는 논리전압일 수 있고, 버퍼(미도시)를 통해서 방전제어 트랜지스터(Mdis)의 턴-온 전압으로 증폭될 수 있다.
온 레벨의 GPM 제어신호(GPMC)에 응답하여 방전제어 트랜지스터(Mdis)가 턴-온되면, 스캔클럭(SCCLK)을 출력하는 출력단(Nout)과 그라운드전압(GND) 간의 전류 패스가 형성된다. 그 결과 스캔클럭(SCCLK)의 전압레벨은 게이트하이레벨(VGH)에서부터 점차로 낮아진다.
비교부(421)는 GPM 전압(VG)이 방전노드(Ndis)의 전압 이상일 경우에 폴링 신호(VD)를 생성하고, 이를 GPM 제어신호 생성부(415)로 인가한다. GPM 제어신호 생성부(415)는 폴링 신호(VD)를 입력받는 시점부터 GPM 제어신호(GPMC)를 오프 레벨로 반전시킨다. GPM 제어신호(GPMC)가 오프 레벨로 반전되면서 방전제어 트랜지스터(Mdis)는 턴-오프되고, 스캔클럭(SCCLK)이 방전되는 동작은 중지된다.
제3 실시 예의 게이트클럭 생성부는 제1 GPM 제어데이터(GPMD1)를 바탕으로 라인 단위로 스캔클럭(SCCLK)의 변조 타이밍을 조절할 수 있다. 또한, 제3 실시 예의 게이트클럭 생성부(400)는 제2 GPM 제어데이터(GPMD2)를 바탕으로 라인 단위로 스캔클럭(SCCLK)의 GPM 전압레벨을 조절할 수 있다.
살펴본 바와 같이, 본 발명에 따른 게이트클럭 생성부는 각각의 게이트라인에 인가되는 게이트신호들의 펄스폭, 슬루율 및 GPM 전압레벨을 개별적으로 제어할 수 있다. 따라서, 특정 모델에 한정되지 않고 다양한 표시장치에 적용될 수 있다. 또한, 표시장치의 특정 스펙에 따른 고유한 문제점 및 표시장치를 구동함에 따라 발생할 수 있는 문제점들을 해결하기 위해서 각각의 게이트클럭을 개별적으로 변조할 수 있다.
이하, 본 발명의 게이트클럭 생성부가 적용된 유기발광 표시장치의 구체적인 실시 예를 살펴보면 다음과 같다.
도 15는 도 1에서 제k(k는 n이하의 자연수) 픽셀라인에 배치된 픽셀의 실시 예를 나타내는 도면이다.
도 15를 참조하면, 픽셀(P)은 구동 트랜지스터(DT), 스토리지 커패시터(Cst), 제1 트랜지스터(ST1) 및 제2 트랜지스터(ST2)를 구비할 수 있다. 구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 유기발광다이오드(OLED)에 흐르는 구동전류를 제어한다. 구동 트랜지스터(DT)는 제1 노드(Ng)에 접속된 게이트전극, 고전위 구동전압(EVDD)의 입력단에 접속된 드레인전극, 및 제2 노드(Ns)에 접속된 소스전극을 포함한다. 스토리지 커패시터(Cst)는 제1 노드(Ng)와 제2 노드(Ns) 사이에 접속된다. 제1 트랜지스터(ST1)는 스캔신호(SCAN(k))의 입력단에 연결되는 게이트전극, 데이터라인(DL)에 연결되는 드레인전극, 및 제1 노드(Ng)에 연결되는 소스전극을 포함한다. 제2 트랜지스터(ST2)는 센스신호(SEN (k))의 입력단에 연결되는 게이트전극, 제2 노드(Ns)에 연결되는 드레인전극, 및 기준전압라인(REFL)에 연결되는 소스전극을 포함한다.
데이터라인(DL)은 데이터 구동부(300)의 디지털 아날로그 변환기(DAC)를 통해서 데이터전압을 공급받고, 기준전압라인(REFL)은 센싱부(SU)와 연결된다. 센싱부(SU)는 픽셀의 기준전압라인(REFL)을 통해서 기준전압을 공급하거나, 제1 노드(Ng)의 센싱전압을 획득한다.
본 발명의 실시 예에 의한 유기발광 표시장치는 동영상 응답시간(Motion Picture Response Time, 이하 MPRT)을 단축하기 위해서 블랙 영상을 삽입하는 기술이 적용될 수 있다. 블랙 영상 삽입(Black Data Inserting: 이하, BDI) 기술은 이웃한 영상 프레임들 사이에 블랙 영상을 표시하여 이전 프레임의 영상을 효과적으로 소거하기 위한 것이다. BDI 기술의 개요와 이에 적용될 수 있는 본 발명의 게이트클럭 생성부의 동작을 살펴보면 다음과 같다.
도 16은 제k 픽셀라인에 인가되는 스캔신호 및 센스신호를 나타내는 도면이다. 도 17은 BDI 구동을 위한 제1 내지 제10 스캔신호들의 타이밍을 나타내는 도면이다. 도 18은 BDI 구동을 위한 스캔신호들이 인가되는 타이밍을 프레임 단위로 나타내는 도면이다.
도 15 내지 도 18을 참조하면, 스캔신호들 각각은 출력기간이 1H 이상으로 설정되어 오버랩 구동을 한다. 스캔신호들 각각은 데이터 기입용 스캔신호(SCI) 및 BDI용 스캔신호(SCB)를 포함한다.
8H 기간의 제1 영상데이터 기입 구간(IDW1) 동안, 제1 내지 제8 스캔신호들(SCAN1~SCAN8)의 데이터 기입용 스캔신호(SCI)들은 제1 내지 제8 스캔라인(SCL)들에 순차적으로 인가된다. 제1 영상데이터 기입 구간(IDW11) 동안, 데이터라인(DL)에는 데이터기입용 스캔신호(SCI)들에 동기되는 데이터전압(VDATA)이 공급된다.
1H 기간의 제1 BDI 구간(BDI1) 동안, 서로 연속적인 8개 픽셀라인들에 BDI용 스캔신호(SCB)들이 동시에 인가된다. 제1 내지 제8 픽셀라인(HL1~HL8)에 인가되는 BDI용 스캔신호들은 BDI 구간(BDI(j))(j는 "n/8"이하의 임의의 자연수)에 인가될 수 있다. BDI 구간 동안, 데이터라인(DL)에는 블랙영상 표시를 위한 데이터전압이 인가된다.
1H 기간의 제1 프리챠지 구간(PRE1)은 제9 스캔신호(SCAN9)를 이용하여 9번째 픽셀라인(HL9)을 프리챠지하는 구간이다.
살펴본 바와 같이, BDI 구간에서는 다수의 스캔신호들이 표시패널(DIS)에 동시에 인가된다. 다수의 스캔신호들을 출력하기 위해서 게이트클럭 생성부(400)는 다수의 스캔클럭(SCCLK)들을 동시에 출력한다. 예컨대, 도 18에서와 같이, BDI 구간(BDI(j))에서 제1 내지 제8 스캔클럭들(SCCLK1~SCCLK8)은 동시에 시프트레지스터(400)에 인가된다.
스캔클럭(SCCLK)들의 라이징 시점과 폴링 시점에서, 시프트레지스터(400)에서 큰 전압변화가 발생하여 표시패널(DIS)에는 패널전류(I-GIP)가 발생한다. 특히, BDI 구간에서 다수의 스캔클럭(SCCLK)들이 동시에 시프트레지스터(400)에 인가될 때에는 더 큰 패널전류(I-GIP)가 발생한다. 순간적으로 발생하는 패널전류(I-GIP)는 전자파장애(Electro Magnetic Interference; 이하 EMI)를 유도한다. EMI는 전류 변화량에 비례하기 때문에, BDI 구간의 시작시점과 종료시점에서는 더 큰 EMI가 생성된다.
이를 개선하기 위해서, 본 발명의 게이트클럭 생성부는 BDI 구간에 출력되는 스캔클럭들의 슬루율을 제어한다.
도 20은 BDI 구간의 슬루율 제어를 위한 슬루율 데이터의 일례를 나타내는 도면이다. 도 20은 도 5 내지 도 10을 바탕으로 설명된 제2 실시 예를 적용한 것이다.
도 20을 참조하면, 영상 데이터 기입 구간의 슬루율을 제어하는 슬루율 데이터(SD)는 "1d"로 설정되어 슬루율을 100%로 제어한다. 그리고 BDI 구간을 제어하는 슬루율 데이터(SD)는 "4d"로 설정되어 슬루율을 70%로 제어한다. 이와 같이, BDI 구간에서 슬루율을 낮추면, 표시패널(DIS)에 인가되는 스캔클럭(SCCLK)들의 전압 변화량을 낮출 수 있다. 그 결과 패널전류(I-GIP)가 줄어들고 EMI도 감소한다.
BDI 를 적용하는 과정에서는 픽셀라인들 간에 휘도 편차가 발생할 수 있고, 이를 개선하기 위한 게이트클럭 생성부의 동작을 살펴보면 다음과 같다.
먼저, 픽셀의 동작을 살펴보면 다음과 같다.
도 21은는 프로그래밍 구간에 대응되는 픽셀의 등가회로도이고, 도 22은 발광구간에 대응되는 픽셀의 등가회로도이다. 도 23은 블랙 데이터 삽입 구간에 대응되는 픽셀의 등가회로도이다.
도 15 및 도 21을 참조하면, 프로그래밍 구간(Tp)에서 픽셀의 제1 트랜지스터(ST1)는 영상 데이터 기입용 스캔신호(SCI)에 따라 턴 온 되어 제1 노드(Ng)에 영상 데이터 기입용 데이터전압(VIDW)을 인가한다. 프로그래밍 기간(Tp)에서 픽셀의 제2 트랜지스터(ST2)는 센스신호(SEN)에 따라 턴 온 되어 제2 노드(Ns)에 기준전압(Vref)을 인가한다. 이를 통해 프로그래밍 기간(Tp)에서 픽셀의 제1 노드(Ng)와 제2 노드(Ns) 간의 전압이 원하는 픽셀 전류에 맞게 설정된다.
도 15 및 도 22를 참조하면, 발광 구간(Te)에서 픽셀의 제1 트랜지스터(ST1)와 제2 트랜지스터(ST2)는 턴 오프 된다. 프로그래밍 구간(Tp)에서 픽셀에 기 설정된 제1 노드(Ng)와 제2 노드(Ns) 간의 전압(Vgs)은 발광 구간(Te)에서도 유지된다. 이러한 제1 노드(Ng)와 제2 노드(Ns) 간의 전압(Vgs)은 픽셀의 구동 트랜지스터(DT)의 문턱전압보다 크기 때문에, 발광 구간(Te) 동안 픽셀의 구동 트랜지스터(DT)에는 픽셀 전류(Ioled)가 흐른다. 이 픽셀 전류(Ioled)에 의해 발광 구간(Te)에서 제1 노드(Ng)의 전위와 제2 노드(Ns)의 전위가 제1 노드(Ng)와 제2 노드(Ns) 간의 전압(Vgs)을 유지한 채 부스팅된다. 제2 노드(Ns)의 전위가 유기발광 다이오드(OLED)의 동작점 레벨까지 부스팅되면 유기발광다이오드(OLED)는 발광한다.
도 15 및 도 23을 참조하면, BDI 구간(Tb)에서 픽셀의 제1 트랜지스터(ST1)는 BDI용 스캔 신호(SCB)에 따라 턴 온 되어 제1 노드(Ng)에 BDI용 데이터전압(VBDI)을 인가한다. BDI 구간(Tb)에서 픽셀의 제2 트랜지스터(ST2)는 턴 오프 상태를 유지하므로, 제2 노드(Ns)의 전위가 유기발광다이오드(OLED)의 동작점 레벨을 유지한다. BDI용 데이터전압(VBDI)은 유기발광다이오드(OLED)의 동작점 레벨보다 낮은 전압이다. 따라서, BDI 구간 (Tb)에서 제1 노드(Ng)와 제2 노드(Ns) 간의 전압(Vgs)은 구동 트랜지스터(DT)의 문턱전압보다 작기 때문에, 픽셀의 구동 트랜지스터(DT)에는 픽셀 전류(Ioled)가 흐르지 못하고 유기발광다이오드(OLED)는 발광을 멈춘다.
살펴본 바와 같이, 발광 구간(Te)에서 유기발광다이오드(OLED)의 휘도는 프로그래밍 구간(Tp)에서 설정된 구동 트랜지스터(DT)의 제1 노드(Ng)와 제2 노드(Ns)의 전압차이(Vgs)에 의해서 결정된다. 이때, 제2 노드(Ns)에 인가되는 기준전압(Vref)은 모든 픽셀라인들(HL1~HL(n))에 동일하여야 한다. 하지만, 동일한 기준전압라인(REFL)에 접속된 픽셀들 간에는 기준전압라인(REFL)의 IR 편차에 의해서 제2 노드(Ns)의 전압이 달라질 수 있고, 이에 따라 픽셀라인들 간에 휘도 편차가 발생할 수 있다. 이를 도 24 및 도 25를 참조하여 설명하면 다음과 같다.
도 24는 제6 수평기간 내지 제10 수평기간에 인가되는 제1 내지 제10 스캔신호들 및 센스신호들을 나타내는 도면이다. 도 25는 제6 수평기간 내지 제8 수평기간 동안, 제6 픽셀라인 내지 제9 픽셀라인의 픽셀들의 IR 편차를 설명하는 도면이다. 도 24 및 도 25에서, 제6 수평기간(6-H)은 제6 픽셀라인에 배치된 픽셀(P6, 이하 제6 픽셀)의 프로그래밍 구간이다. 제7 수평기간(7-H)은 제7 픽셀라인에 배치된 픽셀(P7, 이하 제7 픽셀)의 프로그래밍 구간이고, 제8 수평기간(8-H)은 제8 픽셀라인에 배치된 픽셀(P8, 이하 제8 픽셀)의 프로그래밍 구간이다.
도 24 및 도 25를 참조하면, 제6 수평기간(6-H) 동안 제6 및 제7 센스신호들(SEN6,SEN7)은 턴-온 전압이고, 이에 따라 제6 및 제7 픽셀들(P6,P7)의 제2 노드(Ns)와 기준전압라인(REFL) 간에는 전류가 흐른다. 제7 수평기간(7-H) 동안 제7 및 제8 센스신호들(SEN7,SEN8)은 턴-온 전압이고, 이에 따라 제7 및 제8 픽셀들(P7,P8)의 제2 노드(Ns)와 기준전압라인(REFL) 간에는 전류가 흐른다. 제8 수평기간(8-H) 동안 제8 센스신호(SEN)는 턴-온 전압이고, 이에 따라 제8 픽셀(P8)의 제2 노드(Ns)와 기준전압라인(REFL) 간에는 전류가 흐른다.
픽셀들의 제2 노드(Ns)와 기준전압라인(REFL)이 전기적으로 접속될 때 제2 노드(Ns)는 기준전압(Vref)으로 세팅되는 것이 이상적이다. 하지만, 제2 노드(Ns)의 전압은 IR 편차에 의해서 달라진다. 예컨대, 제6 수평기간(6-H) 내에서 제6 픽셀(P6)의 제2 노드(Ns)와 제7 수평기간(7-H) 내에서 제7 픽셀(P7)의 제2 노드(Ns)는 "2IХR"에 비례하여 전압편차가 발생한다. 이에 반해서, 제8 수평기간(8-H) 내에서 제8 픽셀(P8)의 제2 노드(Ns)는 "IR"에 비례하여 전압편차가 발생한다. 따라서, 제6 내지 제8 픽셀들(P6~P8)에 동일한 데이터전압이 인가될지라도, 제8 수평기간(8-H) 내에서 프로그래밍 된 제8 픽셀(P8)은 제6 및 제7 픽셀들(P6,P7)에 대비하여 다른 휘도를 표시한다.
도 26은 본 발명에 의한 게이트클럭 생성부가 출력한 센스클럭 및 이를 바탕으로 시프트레지스터가 생성한 센스신호를 나타내는 도면이다.
도 26을 참조하면, 게이트클럭 생성부(400)는 BDI 구간 이후의 첫 번째 센스클럭(SEN), 예컨대, 제9 센스클럭(SECLK9)의 라이징 시점을 앞당겨서, 제9 센스클럭(SECLK9)이 제8 센스클럭(SECLK8)의 폴링 시점과 중첩되도록 한다. 그 결과, 제9 센스신호(SEN9)는 제8 센스신호(SEN8)와 중첩되고, 제9 픽셀(P9)의 제2 노드(Ns)는 다른 픽셀들의 제2 노드(Ns)와 동일한 IR 편차를 갖는다.
제9 센스클럭(SECLK9)의 라이징 시점을 조절하는 방법은 도 2 및 도 3을 바탕으로 설명된 실시 예를 이용할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
DIS: 표시패널 200: 타이밍 콘트롤러
300: 데이터 구동회로 500: 시프트레지스터
400: 게이트클럭 생성부 LOGIC: 로직부
411: 카운터 412: 버퍼제어신호 생성부
414: 멀티플렉서 제어부 BUF: 출력부

Claims (16)

  1. 라이징 타이밍 정보 및 폴링 타이밍 정보를 갖는 제어데이터 및 메인클럭을 입력받고, 미리 설정된 기준시점으로부터 상기 메인클럭을 카운트하여 획득한 값이 상기 라이징 타이밍 정보에 정의된 시점에 도달할 때 제1 출력을 발생하고, 상기 기준시점으로부터 상기 메인클럭을 카운트하여 획득한 값이 상기 폴링 타이밍 정보에 정의된 시점에 도달할 때 제2 출력을 발생하는 카운터;
    상기 제1 출력의 타이밍부터 상기 제2 출력의 타이밍까지 게이트 온 전압의 제1 버퍼제어신호를 발생하는 버퍼제어신호 생성부; 및
    상기 제1 버퍼제어신호의 게이트 온 전압 출력기간 동안, 출력단을 통해서 게이트클럭의 게이트 온 전압을 출력하는 출력부를 포함하는 게이트클럭 생성부.
  2. 제 1 항에 있어서,
    상기 버퍼제어신호 생성부는 상기 제1 버퍼제어신호와 게이트 온 전압 기간이 반대인 제2 버퍼제어신호를 더 생성하고,
    상기 출력부는,
    상기 제1 버퍼제어신호에 응답하여 턴-온되는 게이트전극, 게이트하이전압의 입력단에 연결되는 소스전극 및 게이트클럭 출력단에 연결되는 풀업부; 및
    상기 제2 버퍼제어신호에 응답하여 턴-온되는 게이트전극, 게이트로우전압의 입력단에 연결되는 소스전극 및 게이트클럭 출력단에 연결되는 풀다운부 포함하는 게이트클럭 생성부.
  3. 제 1 항에 있어서,
    상기 기준시점은 디지털 데이터가 입력된 이후 소정의 기간이 경과된 이후로 설정되는 게이트클럭 생성부.
  4. 제 2 항에 있어서,
    상기 풀업부는
    소스전극이 상기 게이트하이전압의 입력단에 접속되고, 드레인전극이 상기 게이트클럭 출력단 사이에 접속하는 다수의 병렬 연결된 PMOS들을 포함하고,
    상기 풀다운부는
    소스전극이 상기 게이트로우전압의 입력단에 접속되고, 드레인전극이 상기 게이트클럭 출력단 사이에 접속하는 다수의 병렬 연결된 NMOS들을 포함하는 게이트클럭 생성부.
  5. 제 4 항에 있어서,
    상기 제어데이터는 제1 슬루율 데이터를 더 포함하고,
    상기 제1 버퍼제어신호의 입력단과 상기 PMOS들 각각의 게이트전극을 일대일로 연결하는 다수의 풀업제어 스위치들로 이루어지는 제1 멀티플렉서를 더 포함하며,
    상기 제1 슬루율 데이터에 비례하여 상기 풀업제어 스위치들이 턴-온되는 개수를 조절하는 멀티플렉서 제어부를 더 포함하는 게이트클럭 생성부.
  6. 제 4 항에 있어서,
    상기 제어데이터는 제2 슬루율 데이터를 더 포함하고,
    상기 제2 버퍼제어신호의 입력단과 상기 NMOS들 각각의 게이트전극을 일대일로 연결하는 다수의 풀다운제어 스위치들로 이루어지는 제2 멀티플렉서를 더 포함하며,
    상기 제2 슬루율 데이터에 비례하여 상기 풀다운제어 스위치들이 턴-온되는 개수를 조절하는 멀티플렉서 제어부를 더 포함하는 게이트클럭 생성부.
  7. 제 1 항에 있어서,
    상기 출력단과 그라운드전압의 입력단 사이에 접속하는 방전제어 트랜지스터를 포함하는 GPM 제어부; 및
    상기 방전제어 트랜지스터를 턴-온 시키는 온 레벨의 GPM 제어신호를 생성하는 GPM 제어신호 생성부를 더 포함하고,
    상기 제어데이터는 상기 GPM 제어신호의 출력 타이밍을 결정하는 GPM 변조 타이밍 정보를 더 포함하는 게이트클럭 생성부.
  8. 제 7 항에 있어서,
    상기 카운터는 상기 기준시점으로부터 상기 메인클럭을 카운트하여 획득한 값이 상기 GPM 변조 타이밍 정보에 도달할 때 제3 출력을 발생하고,
    상기 GPM 제어신호 생성부는 상기 제3 출력의 타이밍부터 상기 GPM 제어신호를 생성하는 게이트클럭 생성부.
  9. 제 7 항에 있어서,
    상기 GPM 제어부는
    게이트하이전압 이하의 전압레벨을 갖는 GPM 전압을 생성하는 GPM 레벨 조절부; 및
    상기 방전제어 트랜지스터와 상기 그라운드 전압의 입력단 사이에 위치한 방전 노드의 전압과 상기 GPM 전압을 비교하고, 상기 GPM 전압이 상기 방전 노드의 전압 이상일 때에 폴링 신호를 생성하는 비교부를 더 포함하고,
    상기 GPM 제어신호 생성부는 상기 폴링 신호 타이밍에 상기 GPM 제어신호의 전압레벨을 오프 레벨로 반전시키는 게이트클럭 생성부.
  10. 제 9 항에 있어서,
    상기 제어데이터는 GPM 전압레벨 정보를 더 포함하고,
    상기 GPM 레벨 조절부는 상기 GPM 전압레벨 정보에 따라, 상기 GPM 전압의 전압레벨을 조절하는 게이트클럭 생성부.
  11. 유기발광다이오드 및 구동 트랜지스터를 포함하는 픽셀들, 상기 픽셀들과 연결되는 데이터라인들 및 게이트라인들이 배치된 표시패널;
    상기 게이트라인들에 인가되는 게이트펄스의 출력 타이밍을 설정하는 기준 데이터를 생성하는 기준 데이터 생성부;
    상기 기준 데이터를 바탕으로 게이트클럭을 생성하는 게이트클럭 생성부; 및
    상기 게이트클럭의 게이트 온 레벨 구간에서 게이트 온 레벨의 게이트신호를 생성하는 시프트레지스터를 포함하고,
    상기 게이트클럭 생성부는 라이징 데이터 및 폴링 데이터를 갖는 디지털 형태의 제어데이터, 및 메인클럭을 입력받고, 미리 설정된 기준시점으로부터 상기 메인클럭을 카운트하여 획득한 값이 상기 라이징 데이터에 도달할 때 제1 출력을 발생하고, 상기 기준시점으로부터 상기 메인클럭을 카운트하여 획득한 값이 상기 폴링 데이터에 도달할 때 제2 출력을 발생하는 카운터;
    상기 제1 출력의 타이밍부터 상기 제2 출력의 타이밍까지 게이트 온 전압의 제1 버퍼제어신호를 발생하는 버퍼제어신호 생성부; 및
    상기 제1 버퍼제어신호의 게이트 온 전압 출력기간 동안, 상기 게이트클럭의 게이트 온 전압을 출력하는 출력부를 포함하는 유기발광 표시장치.
  12. 제 11 항에 있어서,
    상기 게이트신호는 상기 픽셀과 상기 데이터라인에 접속된 제1 트랜지스터를 제어하는 스캔신호를 포함하고,
    상기 출력부는
    영상 데이터 기입 기간 동안, 상기 스캔신호를 순차적으로 출력하고,
    블랙 영상 삽입 기간 동안, 복수의 상기 스캔신호를 동시에 출력하는 유기발광 표시장치.
  13. 제 12 항에 있어서,
    상기 게이트클럭 생성부는 상기 스캔신호의 출력 타이밍을 결정하는 스캔클럭을 출력하되, 상기 영상 데이터 기입 기간에 출력하는 상기 스캔신호의 슬루율 보다 상기 블랙 영상 삽입 기간에 출력하는 상기 스캔신호의 슬루율을 낮게 조절하는 유기발광 표시장치.
  14. 제 13 항에 있어서,
    상기 버퍼제어신호 생성부는 상기 제1 버퍼제어신호와 전압레벨이 반대인 제2 버퍼제어신호를 더 생성하고,
    상기 출력부는,
    소스전극이 게이트하이전압의 입력단에 접속되고, 드레인전극이 게이트클럭 출력단 사이에 접속하는 다수의 병렬 연결된 PMOS들을 포함하는 풀업부; 및
    소스전극이 게이트로우전압의 입력단에 접속되고, 드레인전극이 상기 게이트클럭 출력단 사이에 접속하는 다수의 병렬 연결된 NMOS들을 포함하는 풀다운부를 포함하고,
    상기 게이트클럭 생성부는 상기 PMOS들이 턴-온되는 개수를 조절하여, 상기 출력단이 게이트하이전압으로 라이징되는 변화율을 조절하는 유기발광 표시장치.
  15. 제 14 항에 있어서,
    상기 게이트클럭 생성부는 상기 NMOS들이 턴-온되는 개수를 조절하여, 상기 출력단이 게이트로우전압으로 폴링되는 변화율을 조절하는 유기발광 표시장치.
  16. 제 12 항에 있어서,
    상기 게이트신호는 기준전압을 공급하는 기준전압라인과 상기 구동 트랜지스터의 소스 노드에 접속된 제2 트랜지스터를 제어하는 센스신호를 포함하고,
    상기 게이트클럭 생성부는 상기 센스신호의 출력 타이밍을 결정하는 센스클럭을 출력하되,
    상기 블랙 영상 삽입 기간 이후에 첫 번째로 출력하는 상기 센스클럭의 게이트 온 전압레벨 구간이 상기 블랙 영상 삽입 기간 이전에 마지막으로 출력하는 상기 센스클럭의 게이트 온 전압레벨 구간과 적어도 일부분 중첩되도록 상기 센스클럭들을 출력하는 유기발광 표시장치.
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