JP3896542B2 - 走査駆動用集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラットパネルディスプレイ等に用いられる走査駆動用の集積回路（ＩＣまたはＬＳＩ）に係り、特にチップ上の回路配置を工夫した技術に関する。
【０００２】
【従来の技術】
液晶ディスプレイや有機ＥＬディスプレイ等のフラットパネルディスプレイでは、パネル上に複数本の走査ラインと複数本の信号ラインとをマトリクス状に交差配列してマトリクスの各交点に画素を設け、走査用ドライバＬＳＩにより走査ラインを線順次で選択して駆動し、選択された各走査ライン上の各画素に信号用ドライバＬＳＩにより表示信号電圧（画像情報）を印加または書き込んで、画像を表示するようにしている。
【０００３】
図５〜図７に、モバイルフォン（携帯電話）等に用いられている有機ＥＬディスプレイの一例を示す。図５はディスプレイの正面図、図６は側面図、図７は背面図である。
【０００４】
この有機ＥＬディスプレイ１００では、実装スペースの関係からディスプレイパネル１０２の背面に、ＰＣＢ(Print Circuit Board)実装でプリント基板１０４上に画像表示用のコントローラ１０６が配置されるとともに、プリント基板１０４とパネル１０２との間にＴＣＰ(Tape Carrier Package) 実装でフィルム１１２，１１４上に走査用ドライバＬＳＩ１０８、信号用ドライバＬＳＩ１１０がそれぞれ配置される。なお、コントローラ１０６は、ＰＣＢ実装に代えて、ＦＰＣ（Flexible Printed Circuit）実装とすることもできる。
【０００５】
パネル１０２上の走査ライン（図示せず）に接続される走査用駆動端子（ROW n）は、走査用ドライバＬＳＩ１０８からの配線の引き回しの効率性やパネル端子ピッチの制約などを考慮して、奇数番目のものと偶数番目のものとに分けて、パネル１０２の左右両側に配置される。たとえば、奇数番目の端子（ROW 2j-1）(j=1,2,3,‥‥)はパネル１０２の左辺に配置され、偶数番目の端子（ROW 2j）はパネル１０２の右辺に配置される。より詳細には、パネル１０２上にたとえば１７６本の走査ラインが設けられているとすると、図５および図７に示すように、パネル１０２の左辺（裏面側からみて右辺）に沿って８８個の奇数番目の走査用駆動端子ROW1,ROW3,‥‥,ROW173,ROW175が縦一列に配置されるとともに、パネル１０２の右辺（裏面側からみて左辺）に沿って８８個の偶数番目の走査用駆動端子ROW2,ROW4,‥‥,ROW174,ROW176が縦一列に配置される。
【０００６】
なお、パネル１０２上の信号ライン（図示せず）に接続される信号用駆動端子（COL m）は、パネル１０２の上辺または下辺のいずれか一方の辺に沿って横一列に配置される。この例では、４３２本の信号ラインに対応して４３２個の信号用駆動端子COL1,COL2,COL3,‥‥,COL431,COL432が設けられている。
【０００７】
走査用ドライバＬＳＩ１０８においても、図７に示すように、ＴＣＰ出力端子（リード）ROW1,ROW2,ROW3,‥‥,ROW174,ROW175,ROW176を奇数番目のもの（ROW1,ROW3,‥‥,ROW173,ROW175）と偶数番目のもの（ROW2,ROW4,‥‥,ROW174,ROW176）とに左右２分割して一列に配列している。これによって、パネル左辺に配置されている奇数番目の各走査用駆動端子までの配線とパネル右辺に配置されている偶数番目の各走査用駆動端子までの配線とをそれぞれ交差させずに効率よく引き回すことができる。
【０００８】
図８に、走査用ドライバＬＳＩ１０８におけるチップ上の端子配列を示す。図示のように、このＬＳＩ１０８は、ＴＣＰに有利な棒状のスリムチップとして構成され、チップの長手方向に延びる一方の辺に沿って入力端子またはパッド（VSSOLED,VOLED,VSS,STV,‥‥）を一列に配置し、対向する他方の辺に沿って出力端子またはパッドOUT1,OUT3,‥‥,OUT173,OUT175,OUT176,OUT174,‥,OUT4,OUT2を一列に配置している。
【０００９】
本発明に関係する主要な入力端子またはパッドとして、VSSOLED,VOLEDは、電源回路（図示せず）から駆動用のＬレベル電圧（たとえば０Ｖ）、Ｈレベル電圧（たとえば１５Ｖ）をそれぞれ入力する端子である。ＶSS、ＶDDは、電源回路からロジック用のＬレベル電圧（たとえば０Ｖ）、Ｈレベル電圧（たとえば３．３Ｖ）をそれぞれ入力する端子である。ＳＴＶは、コントローラ１０６からフレームの開始を示すタイミングパルスまたはスタートパルスＳＴＶを入力する端子である。Ｌ／Ｒは、コントローラ１０６から走査ラインの走査順序または走査方向（順方向／逆方向）を指示する制御信号ＬＲを入力する端子である。ＣＰＶは、コントローラ１０６から走査ラインを線順次で走査するための線順次サイクルを規定するクロックＣＰＶを入力する端子である。
【００１０】
出力端子またはパッド群は、奇数番目のもの（OUT1,OUT3,‥‥,OUT173,OUT175）と偶数番目のもの（OUT2,OUT4,‥‥,OUT174,OUT176）とに２分割されて一列に配置されている。奇数番目の出力パッド（OUT1,OUT3,‥‥,OUT173,OUT175）は、上記奇数番目のＴＣＰ出力リード（ROW1,ROW3,‥‥,ROW173,ROW175）に対応した順序で一列に配置される。より詳細には、１番目の出力パッドOUT1がチップ一端寄りに配置され、チップ中心部に向って３番目以降の奇数出力パッドOUT3,‥‥,OUT173,OUT175がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。偶数番目の出力パッド（OUT2,OUT4,‥‥,OUT174,OUT176）は、上記偶数番目のＴＣＰ出力リード(ROW2,ROW4,‥‥,ROW174,ROW176）に対応した順序で一列に配置される。より詳細には、２番目の出力パッドOUT2がチップ他端寄りに配置され、チップ中心部に向って４番目以降の偶数出力パッドOUT4,‥‥,OUT174,OUT176がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。
【００１１】
図９に、走査用ドライバＬＳＩ１０８における要部の回路構成およびレイアウトを示す。図１０に、図９の回路構成およびレイアウトの詳細を示す。
【００１２】
図１０において、出力パッド群１２０の前段に駆動部１２２が配置され、駆動部１２２の前段に選択部１２４が配置される。駆動部１２２は、各出力パッドOUTi(i=1,2,‥‥,176)に対応するデコーダDECiと出力バッファOUTBUFiとからなる駆動回路DRiを有している。選択部１２４は、各駆動回路DRiに対応するフリップフロップSREGiからなる１つのシフトレジスタＳＲを有している。
【００１３】
レイアウト的には、奇数番目の出力パッド群（OUT1,OUT3,‥‥,OUT173,OUT175）と偶数番目の出力パッド群（OUT2,OUT4,‥‥,OUT174,OUT176）とにそれぞれ対応または対向する位置関係で、駆動部１２２でも奇数番目の駆動回路（DR1,DR3,‥‥,DR173,DR175）と偶数番目の駆動回路（DR2,DR4,‥‥,DR174,DR176）とが二組に分かれて配置されている。かかる奇数番目／偶数番目の組分け配置により、Ｎ番目の出力パッドOUTiとＮ番目の駆動回路DRiとがＹ方向で同じ並びに配置されている。したがって、各駆動回路DR1,DR3,‥‥,DR173,DR175,DR176,DR174,‥‥,DR4,DR2の出力端子は、互いに配線を交差させることなく平行に各出力パッドOUT1,OUT3,‥‥,OUT173,OUT175,OUT176,OUT174,‥‥,OUT4,OUT2に配線接続される。
【００１４】
一方、選択部１２４のフリップフロップSREG1,SREG2,SREG3,‥‥,SREG174,SREG175,SREG176は奇数と偶数とに分かれることなく１番目のフリップフロップSREG1から１７６番目のフリップフロップSREG176まで昇順にＸ方向一列に配置されている。したがって、各フリップフロップSREG1,SREG2,SREG3,‥‥,SREG174,SREG175,SREG176の出力端子は、多層配線構造で適当に配線を交差させて各駆動回路DR1,DR2,DR3,‥‥,DR174,DR175,DR176の入力端子に配線接続される。
【００１５】
この例では、走査ラインを３値レベルつまりＬレベル、ＨレベルおよびＨＺ（ハイインピーダンス）レベル（高抵抗出力Ｈレベル）で駆動するために、各駆動回路DRiの出力バッファOUTBUFiに３個の駆動素子たとえば駆動トランジスタ（図示せず）が設けられている。そして、それら３個の駆動トランジスタを択一的にオンさせるためにデコーダDECiに３つの出力端子と出力バッファOUTBUFiに３つの入力端子がそれぞれ設けられている。また、上記の３値レベルを切り換えるタイミングを得るために、デコーダDECiの主入力端子にそれと対応するフリップフロップSREGiの出力端子が配線接続されるだけでなく、隣接するフリップフロップSREGi-1およびSREGi+1の出力端子もデコーダDECiの逆方向選択用の入力端子（LR=R）および順方向選択用の入力端子（LR=L）にそれぞれ配線接続される。
【００１６】
選択部１２４のシフトレジスタＳＲは双方向のデータシフト機能を有している。両端のフリップフロップSREG1,SREG176のデータ入力端子にはコントローラ１０６よりフレームの開始のタイミングを示すスタートパルスＳＴＶが走査方向（順方向／逆方向）に応じて選択的に入力される。両端以外の各フリップフロップSREGiのデータ入力端子には、隣接するフリップフロップSREGi-1の反転出力またはフリップフロップSREGi+1の反転出力がそれぞれインバータINVを介して走査方向（順方向／逆方向）に応じて選択的に入力される。また、全てのフリップフロップSREG1,SREG2,SREG3,‥‥,SREG176が、コントローラ１０６からの走査方向（順方向／逆方向）を示す制御信号ＬＲを制御端子または付属の制御回路に入力するとともに、線順次サイクルの周波数を有するシフトパルスまたは同期クロック信号ＣＰＶをクロック端子に入力するようになっている。
【００１７】
図１１に、図９および図１０の回路構成における各部の信号の波形またはタイミングを示す。なお、図示の例は、走査方向が順方向（ＬＲ＝Ｌ）に選択されている場合である。
【００１８】
各フレームの開始でコントローラ１０６よりＨレベルのスタートパルスＳＴＶが選択部１２４の１番目のフリップフロップSREG1に入力されると、クロック信号ＣＰＶの立ち上がり（CPV=1）でこのスタートパルスＳＴＶがシフトデータとしてフリップフロップSREG1にロードまたはラッチされ、フリップフロップSREG1の出力がそれまでのＨレベルからＬレベルに変わる。
【００１９】
１番目のフリップフロップSREG1の出力がＨレベルからＬレベルに変わると、これに応動して１番目の駆動回路DR1の出力もそれまでの非アクティブなＨＺレベルつまりハイインピーダンスのＨレベル（１５Ｖ）からアクティブなＬレベル（０Ｖ）に変わり、このＬレベルの駆動電圧が出力パッドOUT1および走査用駆動端子ROW1を介して１番目の走査ラインを選択的に駆動する。ここで、ハイインピーダンスのＨレベル（１５Ｖ）とは、数ＭΩ程度の高抵抗で１５Ｖの電圧が出力されることを意味する。また、ＨレベルおよびＬレベルは、低抵抗出力を意味する。一方で、フリップフロップSREG1の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして２番目のフリップフロップSREG2のデータ入力端子に与えられる。
【００２０】
次のクロックサイクルで、ＣＰＶが立ち上がると（CPV=2）、これに応動して２番目のフリップフロップSREG2が前段SREG1からのシフトデータをラッチして、その出力をそれまでのＨレベルからＬレベルに変える。SREG2以外のフリップフロップはＣＰＶの立ち上がり（CPV=2）でＬレベルをラッチする。特に、１番目のフリップフロップSREG1の出力はそれまでのＬレベルからＨレベルに戻る。
【００２１】
２番目のフリップフロップSREG2の出力がＨレベルからＬレベルに変わると、これに応動して２番目の駆動回路DR2の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドOUT2および走査用駆動端子ROW2を介して２番目の走査ラインを選択的に駆動する。一方で、フリップフロップSREG2の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして３番目のフリップフロップSREG3のデータ入力端子に与えられる。また、１番目の駆動回路DR1は、次段のフリップフロップSREG2の出力がＨレベルからＬレベルに変わったことに応答して、出力パッドOUT1に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。
【００２２】
次のクロックサイクルで、ＣＰＶが立ち上がると（CPV=3）、これに応動して３番目のフリップフロップSREG3が前段SREG2からのシフトデータをラッチし、その出力をそれまでのＨレベルからＬレベルに変える。SREG3以外のフリップフロップはＣＰＶの立ち上がり（CPV=3）でＬレベルをラッチする。２番目のフリップフロップSREG2の出力はそれまでのＬレベルからＨレベルに戻る。
【００２３】
３番目のフリップフロップSREG3の出力がＨレベルからＬレベルに変わると、これに応動して３番目の駆動回路DR2の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドOUT3および走査用駆動端子ROW3を介して３番目の走査ラインを選択的に駆動する。一方で、フリップフロップSREG3の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして４番目のフリップフロップSREG4のデータ入力端子に与えられる。また、２番目の駆動回路DR2は、次段のフリップフロップSREG3の出力がＨレベルからＬレベルに変わったことに応答して、駆動出力電圧をアクティブなＬレベルから非アクティブなＨレベルに戻す。また、１番目の駆動回路DR1は、次段フリップフロップSREG2の出力がＬレベルからＨレベルに戻ったことに応答して、駆動出力電圧をＨレベルからＨＺレベルに切り換える。
【００２４】
以降のクロックサイクルでも上記と同様の動作が後段のフリップフロップSREGおよび駆動回路DRで繰り返されることにより、１フレーム期間内にパネル１０２上の全ての走査ラインが１本ずつ線順次のサイクルで上から順次または下から順次選択的に駆動される。
【００２５】
【発明が解決しようとする課題】
上記のように、従来の走査用ドライバＬＳＩ１０８では、選択部１２４と駆動部１２２との間で、フリップフロップSREG1,SREG2,SREG3,‥‥,SREG174,SREG175,SREG176の出力端子がそれぞれの配線を複雑に交差させながらＸ方向およびＹ方向に引き延ばして駆動回路DR1,DR2,DR3,‥‥,DR174,DR175,DR176の入力端子に配線接続されるため、Ｙ方向の配線領域サイズＳを相当大きくとる必要がある。しかも、上記のような３値出力および走査方向（順方向／逆方向）の切換制御を行うために、各駆動回路DRiのデコーダDECiに３つの入力端子を設ける場合は、選択部１２４と駆動部１２２との間の配線の数も３倍となり、配線領域サイズＳは倍増することになる。
【００２６】
このように、選択部１２４と駆動部１２２との間に大きな配線領域サイズＳが設定されることで、チップのＹ方向サイズ（チップ幅サイズ）が増して、チップ面積が大きくなるという問題があった。
【００２７】
なお、上記した従来の回路構成において、駆動回路DR1,DR2,DR3,‥‥,DR174,DR175,DR176のデコーダDEC1,DEC2,DEC3,‥‥,DEC174,DEC175,DEC176をフリップフロップSREG1,SREG2,SREG3,‥‥,SREG174,SREG175,SREG176と同じ順序または並びに配列して、両者間の配線領域サイズＳを小さくする変形も考えられる。しかし、その場合は、デコーダDEC1,DEC2,DEC3,‥‥,DEC174,DEC175,DEC176と出力バッファ（OUTBUF1,OUTBUF3,‥‥,OUTBUF173,OUTBUF175）、（OUTBUF176,OUTBUF174,‥‥,OUTBUF4,OUTBUF2）との間で、配置順序の相違を補うために上記と同様に多数の配線を複雑に交差させてＸ方向およびＹ方向に引き回すことにより、この場所でＹ方向に大きな配線領域サイズを設定しなければならず、チップ全体のサイズはほとんど変わらない。
【００２８】
また、図１２に示すように、奇数番目のフリップフロップSREG1,SREG3,‥‥,SREG173,SREG175と偶数番目のフリップフロップSREG2,SREG4,‥‥,SREG174,SREG176とを向い合わせで中心部に配置し、奇数番目のフリップフロップSREG1,SREG3,‥‥,SREG173,SREG175の順序に対応した順序で奇数番目のデコーダDEC1,DEC3,‥‥,DEC173,DEC175、奇数番目の出力バッファOUTBUF1,OUTBUF3,‥‥,OUTBUF173,OUTBUF175および奇数番目の出力パッドOUT1,OUT3,‥‥,OUT173,OUT175を右側に配置し、偶数番目のフリップフロップSREG2,SREG4,‥‥,SREG174,SREG176の順序に対応した順序で偶数番目のデコーダDEC2,DEC4,‥‥,DEC174,DEC176、偶数番目の出力バッファOUTBUF2,OUTBUF4,‥‥,OUTBUF174,OUTBUF176および偶数番目の出力パッドOUT2,OUT4,‥‥,OUT174,OUT176を左側に配置するレイアウトも考えられる。
【００２９】
図１２のレイアウトは、多数の配線を複雑に交差させる大きな配線領域を設けなくて済み、しかもＸ方向のサイズを半減できる反面、Ｙ方向のサイズを倍増させることになる。しかし、ＴＣＰにおいてＹ方向のサイズ（チップ幅サイズ）はテープの長さ方向でもあり、このテープ長さ方向でチップサイズを大きくすることはテープリールの巻き取りに支障が出る（チップが折れやすくなる）ため実用的ではない。
【００３０】
本発明は、上述した従来技術の問題点を解決するものであり、チップサイズの大幅な縮小を実現する走査駆動用集積回路を提供することを目的とする。
【００３１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の走査駆動用集積回路は、複数本の走査ラインと複数本の信号ラインとをマトリクス状に交差配列してマトリクスの各交点に画素を設けるディスプレイにおいて前記走査ラインを線順次で選択して駆動するための走査駆動用集積回路であって、チップ上で第１の方向に一列に配置される複数の出力パッドと、前記走査ラインをそれぞれ前記出力パッドを介してアクティブ状態に駆動するための複数の駆動回路と、前記走査ラインの順序に対応した順序で前記駆動回路を線順次走査のサイクルで個別的に選択するための複数の選択回路とを有し、前記チップ上で、奇数番目の前記走査ラインに対応する奇数番目の前記出力パッド、前記駆動回路および前記選択回路を第１の領域内にまとめて配置するとともに、偶数番目の前記走査ラインに対応する偶数番目の前記出力パッド、前記駆動回路および前記選択回路を前記第１の方向において前記第１の領域に隣接する第２の領域内にまとめて配置し、前記第１の領域内では、奇数番目の前記走査ラインの順序に対応する順序で奇数番目の前記出力パッド、前記駆動回路および前記選択回路をそれぞれ前記第１の方向に同じ並びで配置するとともに、各走査ラインに対応する前記出力パッド、前記駆動回路および前記選択回路を前記第１の方向とほぼ直交する第２の方向に同じ並びで配置し、前記第２の領域内では、偶数番目の前記走査ラインの順序に対応する順序で偶数番目の前記出力パッド、前記駆動回路および前記選択回路をそれぞれ前記第１の方向に一列に配置するとともに、各走査ラインに対応する前記出力パッド、前記駆動回路および前記選択回路を前記第２の方向に同じ並びで配置してなる。
【００３２】
本発明の走査駆動用集積回路では、第１および第２の領域において各出力パッドに対応する駆動回路と選択回路とを第２の方向に同じ並びで配置する構成により、各出力パッドと各駆動回路との間および各駆動回路と各選択回路との間を第２の方向に延びる配線によって接続することが可能であり、第２の方向における配線領域サイズを可及的に短くし、チップサイズを著しく縮小することができる。
【００３３】
本発明の好適な一態様によれば、奇数番目の選択回路が、全体で第１のシフトレジスタを構成する個々のフリップフロップからなり、フレーム周期で与えられる第１のシフトデータを線順次走査サイクルの１／２の周波数を有する第１の転送クロック信号に同期して順次後段のフリップフロップに転送し、第１のシフトデータをラッチした各フリップフロップの出力信号によって各対応する駆動回路を選択し、偶数番目の選択回路が、全体で第２のシフトレジスタを構成する個々のフリップフロップからなり、フレーム周期で与えられる第２のシフトデータを線順次走査サイクルの１／２の周波数を有し、かつ第１の転送クロック信号とは逆相の第２の転送クロック信号に同期して順次後段のフリップフロップに転送し、第２のシフトデータをラッチした各フリップフロップの出力信号によって各対応する駆動回路を選択する。この場合、第１および第２のシフトレジスタが、第１および第２のシフトデータをそれぞれ双方向に転送することも可能である。
【００３４】
また、本発明の好適な一態様によれば、線順次走査のサイクルを規定する基本クロック信号を１／２分周して第１および第２の転送クロック信号を生成する転送クロック発生器と、１フレームの開始のタイミングを表すスタートパルスに応動して基本クロック信号の連続する２サイクルにわたって第１および第２のシフトデータを生成するシフトデータ発生器とが備えられる。
【００３５】
また、本発明の好適な一態様によれば、第１の方向がチップの長手方向に対応し、チップの長手方向に延びる一方の辺に沿って出力パッドが一列に配置される。この場合、チップの長手方向に延びる他方の辺に沿って所要の電源電圧または信号を入力するための入力パッドが一列に配置されてよい。
【００３６】
また、本発明の好適な一態様によれば、チップがＴＣＰで実装される。
【００３７】
本発明のその他の走査駆動用集積回路は、ディスプレイ装置の走査電極に対して走査用の駆動信号を順次に供給するための走査駆動用集積回路であって、直列に接続された複数のレジスタ回路を有し、第１のクロック信号に応じて第１のシフトデータを順次に転送する第１のシフトレジスタと、上記第１のシフトレジスタの複数のレジスタ回路にそれぞれ対応する複数の駆動回路を有し、当該複数の駆動回路が上記第１のシフトレジスタの複数のレジスタ回路から出力される上記第１のシフトデータに応じた駆動信号をそれぞれ出力する第１の駆動部と、直列に接続された複数のレジスタ回路を有し、上記第１のクロック信号と位相が１８０゜ずれた第２のクロック信号に応じて上記第１のシフトデータと上記第２のクロック信号の半周期分位相がずれた第２のシフトデータを順次に転送する第２のシフトレジスタと、上記第２のシフトレジスタの複数のレジスタ回路にそれぞれ対応する複数の駆動回路を有し、当該複数の駆動回路が上記第２のシフトレジスタの複数のレジスタ回路から出力される上記第２のシフトデータに応じた駆動信号をそれぞれ出力する第２の駆動部とを有し、上記第１の駆動部の各駆動回路又は上記第２の駆動部の各駆動回路から上記第１又は第２のシフトデータに応じた上記駆動信号が交互に出力される。
【００３８】
【発明の実施の形態】
以下、図１〜図４を参照して本発明の好適な実施形態を説明する。
【００３９】
この実施形態における走査用ドライバＬＳＩは、主にチップ上の回路配置またはレイアウトを特徴とするものであり、チップの外観構成および対外的機能は従来技術のものと同じであってもよい。したがって、この実施形態の走査用ドライバＬＳＩも、たとえば図８のように、ＴＣＰ用のスリムチップとして構成され、チップの長手方向に延びる一方の辺に沿って入力端子またはパッド（VSSOLED,VOLED,VSS,STV,‥‥）を一列に配置し、対向する他方の辺に沿って出力端子またはパッドOUT1,OUT3,‥‥,OUT173,OUT175,OUT176,OUT174,‥,OUT4,OUT2を一列に配置してよい。すなわち、出力パッド群は、奇数番目のもの（OUT1,OUT3,‥‥,OUT173,OUT175）と偶数番目のもの（OUT2,OUT4,‥‥,OUT174,OUT176）とに２分割されて一列に配置される。より詳細には、奇数番目の出力パッド（OUT1,OUT3,‥‥,OUT173,OUT175）においては、１番目の出力パッドOUT1がチップ一端寄りに配置され、チップ中心部に向って３番目以降の奇数出力パッドOUT3,‥‥,OUT173,OUT175がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。また、偶数番目の出力パッド（OUT2,OUT4,‥‥,OUT174,OUT176）においては、２番目の出力パッドOUT2がチップ他端寄りに配置され、チップ中心部に向って４番目以降の偶数出力パッドOUT4,‥‥,OUT174,OUT176がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。
【００４０】
以下の説明では、図５〜図７の有機ＥＬディスプレイにおいて従来の走査用ドライバＬＳＩ１０８をこの実施形態の走査用ドライバＬＳＩに置き換えて説明する。
【００４１】
図１に、本発明の一実施形態における走査用ドライバＬＳＩにおける要部の回路構成およびレイアウトを示す。図２に、図１の回路構成およびレイアウトの詳細を示す。
【００４２】
図１に示すように、この実施形態でも、チップ上で出力パッド部１０の前段に駆動部１２を配置し、駆動部１２の前段に選択部１４を配置している。
【００４３】
レイアウト的には、チップ長手方向（Ｘ方向）で隣接する２つの領域ＡODD，ＡEVENを設定し、第１の領域ＡODDには、奇数番目の走査ラインに対応する奇数番目の出力パッド(OUT1,OUT3,‥‥,OUT173,OUT175)、駆動回路(DR1,DR3,‥‥,DR173,DR175)およびフリップフロップ(SREG1,SREG3,‥‥,SREG173,SREG175)をまとめて配置するとともに、第２の領域ＡEVENには、偶数番目の走査ラインに対応する偶数番目の出力パッド(OUT2,OUT4,‥‥,OUT174,OUT176)、駆動回路(DR2,DR4,‥‥,DR174,DR176)およびフリップフロップ(SREG2,SREG4,‥‥,SREG174,SREG176)をまとめて配置している。ここで、各駆動回路DRi(i=1,2,3,‥‥,176)は、デコーダDECiと出力バッファOUTBUFiとを有している。出力バッファOUTBUFiは、ロジック用の電圧レベル（たとえば３．３Ｖ系）を駆動用の電圧レベル（たとえば１５Ｖ系）に変換するためのレベルシフタや、走査ラインを所定の駆動電圧で駆動するための１つまたは複数の駆動素子たとえば駆動トランジスタ等を含んでいる。
【００４４】
第１の領域ＡODDでは、奇数番目の走査ラインの順序に対応する順序で奇数番目の出力パッド(OUT1,OUT3,‥‥,OUT173,OUT175)、駆動回路(DR1,DR3,‥‥,DR173,DR175)およびフリップフロップ(SREG1,SREG3,‥‥,SREG173,SREG175)をそれぞれＸ方向に一列に配置するとともに、各走査ラインに対応する出力パッドOUTi、駆動回路DRiおよびフリップフロップSREGiをＹ方向（チップ幅方向）に同じ並びで（一列に）配置している。フリップフロップ(SREG1,SREG3,‥‥,SREG173,SREG175)は全体で１つのシフトレジスタＳＲ-Ｏを構成している。
【００４５】
第２の領域ＡEVENでは、偶数番目の走査ラインの順序に対応する順序で偶数番目の出力パッド(OUT2,OUT4,‥‥,OUT174,OUT176)、駆動回路(DR2,DR4,‥‥,DR174,DR176)およびフリップフロップ(SREG2,SREG4,‥‥,SREG174,SREG176)をそれぞれＸ方向に一列に配置するとともに、各走査ラインに対応する出力パッドOUTi、駆動回路DRiおよびフリップフロップSREGiをＹ方向（チップ幅方向）に同じ並びで（一列に）配置している。フリップフロップ(SREG2,SREG4,‥‥,SREG174,SREG176)は全体で１つのシフトレジスタＳＲ-Ｅを構成している。
【００４６】
この実施形態では、ゼネレータ１６を設ける。このゼネレータ１６には、コントローラ１０６（図４、図６）よりフレームの開始のタイミングを示すスタートパルスＳＴＶと線順次サイクルの周波数を有するシフトパルスまたは同期クロック信号ＣＰＶとが与えられる。スタートパルスＳＴＶは、たとえばクロック信号ＣＰＶの１サイクル分のパルス幅を有するＨレベルのパルス信号として与えられる。
【００４７】
ゼネレータ１６は、たとえば図３に示すようなシフトデータ発生器１８と転送クロック発生器２０とを有する。シフトデータ発生器１８はスルーの転送回路２２と遅延回路２４とを有する。スルーの転送回路２２は、入力したスタートパルスＳＴＶをそのまま奇数番目用の第１のシフトデータＳＦＴ-Ｏとして出力する。遅延回路２４は、スタートパルスＳＴＶを１クロックサイクルの時間だけ遅延させたものを偶数番目用の第２のシフトデータＳＦＴ-Ｅとして出力する。遅延回路２４の代わりにワンショット回路を用いることもできる。
【００４８】
転送クロック発生器２０は１／２分周器２６とインバータ２８とを有する。１／２分周器２６は、入力したクロック信号ＣＰＶを１／２分周したものを第１の転送クロック信号またはシフトパルス２ＣＬＫ-Ｏとして出力する。インバータ２８は、１／２分周器２６の出力（２ＣＬＫ-Ｏ）を論理反転したものを第２の転送クロック信号またはシフトパルス２ＣＬＫ-Ｅとして出力する。
【００４９】
ゼネレータ１６より出力される信号のうち、第１のシフトデータＳＦＴ-Ｏは、第１の領域ＡODD内に配置されている奇数番目のフリップフロップ(SREG1,SREG3,‥‥,SREG173,SREG175)の中の両端のフリップフロップSREG1,SEG175のデータ入力端子に走査方向（順方向／逆方向）に応じて選択的に入力される。一方、第２のシフトデータＳＦＴ-Ｅは、第２の領域ＡEVEN内に配置されている偶数番目のフリップフロップ(SREG2,SREG4,‥‥,SREG174,SREG176)の中の両端のフリップフロップSREG2,SEG176のデータ入力端子に走査方向（順方向／逆方向）に応じて選択的に入力される。
【００５０】
また、第１のシフトパルス２ＣＬＫ-Ｏは、第１の領域ＡODD内の奇数番目の各フリップフロップ(SREG1,SREG3,‥‥,SREG173,SREG175)のクロック端子に入力される。一方、第２のシフトパルス２ＣＬＫ-Ｅは、第２の領域ＡEVEN内の偶数番目の各フリップフロップ(SREG2,SREG4,‥‥,SREG174,SREG176)のクロック端子に入力される。
【００５１】
この実施形態でも、走査ラインを３値レベルつまりＬレベル、ＨレベルおよびＨＺ（ハイインピーダンス）レベルで駆動するために、各駆動回路DRiの出力バッファOUTBUFiに３個の駆動素子たとえば駆動トランジスタ（図示せず）が設けられている。そして、それら３個の駆動トランジスタを択一的にオンさせるためにデコーダDECiに３つの出力端子と出力バッファOUTBUFiに３つの入力端子が設けられている。
【００５２】
また、上記の３値レベルを切り換えるタイミングを得るために、デコーダDECiの主入力端子にそれと対応するフリップフロップSREGiの出力端子が配線接続されるだけでなく、上記第１のシフトパルス２ＣＬＫ-Ｏおよび第２のシフトパルス２ＣＬＫ-Ｅにそれぞれ対応するクロック信号２ＣＫ-Ｏ，２ＣＫ-ＥもデコーダDECiの逆方向選択用の入力端子（LR=R）または順方向選択用の入力端子（LR=L）にそれぞれ配線接続される。図２では、詳細な構成を省略するが、各フリップフロップSREGiの近傍に、ゼネレータ１６からの第１のシフトパルス２ＣＬＫ-Ｏと第２のシフトパルス２ＣＬＫ-Ｅをそれぞれスルーでクロック信号２ＣＫ-Ｏ，２ＣＫ-Ｅとして各対応するデコーダDECiに転送する回路または配線を設けてよい。
【００５３】
第１の領域ＡODD内において、シフトレジスタＳＲ-Ｏは、双方向のデータシフト機能を有している。両端(SREG1,SREG175）以外の各フリップフロップSREGiのデータ入力端子には、隣接するフリップフロップSREGi-1の反転出力またはフリップフロップSREGi+1の反転出力がそれぞれインバータINVを介して走査方向（順方向／逆方向）に応じて選択的に入力される。また、全てのフリップフロップSREG1, SREG3,‥‥,SREG175が、コントローラ１０６からの走査方向（順方向／逆方向）を示す制御信号ＬＲを制御端子または付属の制御回路に入力する。
詳細を省略するが、第２の領域ＡEVEN内においても、シフトレジスタＳＲ-Ｅが双方向のデータシフト機能を有しており、各段のフリップフロップSREGiが上記と同様に結線され、コントローラ１０６からの制御信号ＬＲを同様に入力する。
【００５４】
上記のようなレイアウトによれば、第１の領域ＡODDでは、奇数番目のフリップフロップSREG1,SREG3,‥‥,SREG173,SREG175がそれぞれ奇数番目の対応する駆動回路DR1,DR3,‥‥,DR173,DR175とＹ方向で同じ並びに配置される。選択部１４と駆動部１２との間では、各フリップフロップSREGiと各対応する駆動回路DRiとの間で１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ1を可及的に短くすることができる。また、奇数番目の駆動回路DR1,DR3,‥‥,DR173,DR175がそれぞれ奇数番目の対応する出力パッドOUT1,OUT3,‥‥,OUT173,OUT175とＹ方向で同じ並びに配置される。駆動部１２と出力パッド部１０との間では、各駆動回路DRiと各対応する出力パッドOUTiとの間で１本の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ3を可及的に短くすることができる。また、各駆動回路DRi内でも、デコーダDECiと出力バッファOUTBUFiとがＹ方向で同じ並びに配置されるので、１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ2を可及的に短くすることができる。。
【００５５】
第２の領域ＡEVEN内も第１の領域ＡODD内と全く同じである。すなわち、偶数番目のフリップフロップSREG2,SREG4,‥‥,SREG174,SREG176がそれぞれ偶数番目の対応する駆動回路DR2,DR4,‥‥,DR174,DR176とＹ方向で同じ並びに配置される。選択部１４と駆動部１２との間では、各フリップフロップSREGiと各対応する駆動回路DRiとの間で１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ1を可及的に短くすることができる。また、偶数番目の駆動回路DR2,DR4,‥‥,DR174,DR176がそれぞれ偶数番目の対応する出力パッドOUT2,OUT4,‥‥,OUT174,OUT176とＹ方向で同じ並びに配置される。駆動部１２と出力パッド部１０との間では、各駆動回路DRiと各対応する出力パッドOUTiとの間で１本の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ3を可及的に短くすることができる。また、各駆動回路DRi内でも、デコーダDECiと出力バッファOUTBUFiとがＹ方向で同じ並びに配置されるので、１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ2を可及的に短くすることができる。
【００５６】
図４に、この実施形態における各部の信号の波形またはタイミングを示す。なお、図示の例は、走査方向が順方向（ＬＲ＝Ｌ）に選択されている場合である。
【００５７】
ゼネレータ１６には、コントローラ１０６からの基本クロック信号ＣＰＶが常時与えられる。ゼネレータ１６内の転送クロック発生器２０は、この基本クロック信号ＣＰＶに応動して、１／２分周器２６よりクロック信号ＣＰＶを１／２分周した第１のシフトパルス２ＣＬＫ-Ｏを出力し、インバータ２８より第１のシフトパルス２ＣＬＫ-Ｏと逆相の第２のシフトパルス２ＣＬＫ-Ｅを出力する。
【００５８】
各フレームの開始でコントローラ１０６よりＨレベルのスタートパルスＳＴＶがゼネレータ１６に入力されると、ゼネレータ１６のシフトデータ発生器１８が先ずスタートパルスＳＴＶと実質的に同一の第１のシフトデータＳＦＴ-Ｏを出力し、このシフトデータＳＦＴ-Ｏを第１の領域ＡODD内で先頭フリップフロップである１番目のフリップフロップSREG1に与える。この直後に、第１のシフトパルス２ＣＬＫ-Ｏが立ち上がると（CPV=1,2CLK-O=1）、これに応動して１番目のフリップフロップSREG1がＨレベルのシフトデータＳＦＴ-Ｏをロードまたはラッチし、その出力をそれまでのＨレベルからＬレベルに変える。SREG1以外は、第１のシフトパルス２ＣＬＫ-Ｏでトリガされる奇数番目のいずれのフリップフロップSREGiもＬレベルをラッチし、Ｈレベルの出力を維持する。
【００５９】
１番目のフリップフロップSREG1の出力がＨレベルからＬレベルに変わると、これに応動して１番目の駆動回路DR1の出力もそれまでの非アクティブなＨＺレベルつまりハイインピーダンスのＨレベル（１５Ｖ）からアクティブなＬレベル（０Ｖ）に変わり、このＬレベルの駆動電圧が出力パッドOUT1および走査用駆動端子ROW1を介してパネル１０２上の１番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子COL1,COL2,‥‥,COL432を介してパネル１０２上の各信号線に階調に応じたたとえばＰＷＭ変調の信号電圧を供給して、１番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップSREG1の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして次段つまり３番目のフリップフロップSREG3のデータ入力端子に与えられる。
【００６０】
上記のような第１のシフトデータＳＦＴ-Ｏを出力してから基本クロックＣＰＶの１サイクル遅れて、ゼネレータ１６のシフトデータ発生器１８が第２のシフトデータＳＦＴ-Ｅを出力し、このシフトデータＳＦＴ-Ｅを第２の領域ＡEVEN内の先頭フリップフロップである２番目のフリップフロップSREG2に与える。この直後に、第２のシフトパルス２ＣＬＫ-Ｅが立ち上がると(CPV=2,2CLK-E=2）、２番目のフリップフロップSREG2がこのシフトデータＳＦＴ-Ｅをラッチし、出力をそれまでのＨレベルからＬレベルに変える。このSREG2以外は、第２のシフトパルス２ＣＬＫ-Ｅでトリガされる偶数番目のいずれのフリップフロップSREGiもＬレベルをラッチし、Ｈレベルの出力を維持する。
【００６１】
２番目のフリップフロップSREG2の出力がＨレベルからＬレベルに変わると、これに応動して２番目の駆動回路DR2の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドOUT2および走査用駆動端子ROW2を介して２番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子COL1,COL2,‥‥,COL432を介してパネル１０２上の各信号線に信号電圧を供給して、２番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップSREG2の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして次段の４番目のフリップフロップSREG4のデータ入力端子に与えられる。
【００６２】
また、１番目の駆動回路DR1は、それと対応するフリップフロップSREG1経由で入力されるクロック信号２ＣＫ-ＯがＨレベルからＬレベルに変わったことに応答して、出力パッドOUT1に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。
【００６３】
次に、第１のシフトパルス２ＣＬＫ-Ｏが立ち上がると(CPV=3,2CLK-E=3）、第１の領域ＡODD内で３番目のフリップフロップSREG3がＨレベルの第１のフリップフロップSREG1の出力信号の反転信号をラッチし、出力をそれまでのＨレベルからＬレベルに変える。このSREG3以外は、第１のシフトパルス２ＣＬＫ-Ｏでトリガされる奇数番目のいずれのフリップフロップSREGiもＬレベルをラッチして、Ｈレベルを出力する。特に、１番目のフリップフロップSREG1の出力がそれまでのＬレベルからＨレベルに変わる。
【００６４】
３番目のフリップフロップSREG3の出力がＨレベルからＬレベルに変わると、これに応動して３番目の駆動回路DR3の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドOUT3および走査用駆動端子ROW3を介して３番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子COL1,COL2,‥‥,COL432を介してパネル１０２上の各信号線に信号電圧を供給して、３番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップSREG3の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして次段の５番目のフリップフロップSREG5のデータ入力端子に与えられる。
【００６５】
また、２番目の駆動回路DR2は、それと対応するフリップフロップSREG2経由で入力されるクロック信号２ＣＫ-ＥがＨレベルからＬレベルに変わったことに応答して、出力パッドOUT2に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。また、１番目の駆動回路DR1は、それと対応するフリップフロップSREG1経由で入力されるクロック信号２ＣＫ-ＯがＬレベルからＨレベルに変わったことに応答して、駆動出力電圧をＨレベルからＨＺレベルに切り換える。なお、走査ラインの駆動では、アクティブなＬレベル（０Ｖ）から先ずローインピーダンスのＨレベル（１５Ｖ）に切り換えてライン上の充電または放電を高速に行ってから、ハイインピータースのＨＺレベル（１５Ｖ）に切り換えて次のフレームまでライン電位をほぼ一定に保持するようにしている。
【００６６】
次に、第２のシフトパルス２ＣＬＫ-Ｅが立ち上がると(CPV=4,2CLK-E=4）、第２の領域ＡEVEN内で４番目のフリップフロップSREG4がＨレベルの第２のフリップフロップSREG2の出力信号の反転信号をラッチして、出力をそれまでのＨレベルからＬレベルに変える。このSREG4以外は、第２のシフトパルス２ＣＬＫ-Ｅでトリガされる偶数番目のいずれのフリップフロップSREGiもＬレベルをラッチして、Ｈレベルを出力する。特に、２番目のフリップフロップSREG2の出力がそれまでのＬレベルからＨレベルに変わる。
【００６７】
４番目のフリップフロップSREG4の出力がＨレベルからＬレベルに変わると、これに応動して４番目の駆動回路DR4の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドOUT4および走査用駆動端子ROW4を介して４番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子COL1,COL2,‥‥,COL432を介してパネル１０２上の各信号線に階調に応じた信号電圧を供給して、４番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップSREG4の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして次段の６番目のフリップフロップSREG6のデータ入力端子に与えられる。
【００６８】
また、３番目の駆動回路DR3は、それと対応するフリップフロップSREG3経由で入力されるクロック信号２ＣＫ-ＯがＨレベルからＬレベルに変わったことに応答して、出力パッドOUT3に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。また、２番目の駆動回路DR2は、それと対応するフリップフロップSREG2経由で入力されるクロック信号２ＣＫ-ＥがＬレベルからＨレベルに変わったことに応答して、駆動出力電圧をＨレベルからＨＺレベルに切り換える。
【００６９】
以降のクロックサイクルでも上記と同様の動作が後段のフリップフロップSREGiおよび駆動回路DRiで繰り返されることにより、１フレーム期間内にパネル１０２上の全ての走査ラインが１本ずつ線順次のサイクルで順方向に上から順次または下から順次選択的に駆動される。
【００７０】
また、パネル１２上の走査方向を逆方向にするときは、第１の領域ＡODD内では第１のシフトデータＳＦＴ-Ｏを最初に１７５番目のフリップフロップSREG175に入力するとともに、第２の領域ＡEVEN内では第２のシフトデータＳＦＴ-Ｅを最初に１７６番目のフリップフロップSREG176に入力し、第１および第２のシフトレジスタＳＲ-Ｏ，ＳＲ-ＥにおいてシフトデータＳＦＴ-Ｏ，ＳＦＴ-Ｅの転送方向を上記と逆にすればよい。
【００７１】
上記したように、この実施形態では、出力パッド部１０と駆動部１２と選択部１４との間で、各出力パッドOUTiに対応する駆動回路DRiと選択回路つまりフリップフロップSREGiとをＹ方向（チップ幅方向）に同じ並びで配置して、Ｙ方向に延びる配線によって相互接続する構成により、各部（１０，１２，１４）間のＹ方向配線領域サイズを可及的に短くし、チップ幅サイズを著しく縮小することができる。一例として、従来型（図９）のチップ幅サイズが１３１９．０５μｍであったものを、本実施形態によればチップ幅サイズを１０８８．０５まで（つまり２３１μｍ：約１５％も）短くすることができる。すなわち、チップ面積を約１５％縮小できる。このことは、同一サイズの半導体ウエハから取れるチップの個数を約１５％増やせることを意味する。
【００７２】
上記した実施形態では、走査ラインを３値レベルで駆動し、走査方向（順方向／逆方向）の切換を可能とするために、選択部１４側から駆動部１２の各駆動回路DRiに３つの信号を与えるようにした。しかし、たとえば、走査ラインを２値レベルで駆動し、かつ走査方向を固定する場合は、選択部１４の各フリップフロップSREG1から駆動部１２の各駆動回路DRiに１つの出力信号を与えるだけの配線構造とすることも可能であり、各駆動回路DRiにおいてデコーダDECiを省くことも可能である。また、上記実施形態における出力パッドOUT、駆動回路DRおよび選択回路SREGの個数（１７６個）は一例であり、走査ラインの本数に応じて任意の個数を選択できる。
【００７３】
本発明の走査用ドライバＬＳＩは、上記実施形態の有機ＥＬディスプレイに限定されるものではなく、同様のマトリクス表示方式で線順次走査を行う任意のディスプレイたとえば液晶ディスプレイやＬＥＤディスプレイ等にも適用可能である。
【００７４】
【発明の効果】
以上説明したように、本発明の走査駆動用集積回路によれば、チップサイズを大幅に縮小することができ、生産性やコスト性さらには実装性等の向上をはかることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態における走査用ドライバＬＳＩ内の要部の回路構成およびレイアウトを示すブロック図である。
【図２】図１の回路構成およびレイアウトの詳細を示すブロック図である。
【図３】実施形態におけるシフトデータ発生器および転送クロック発生器の一回路構成例を示すブロック図である。
【図４】実施形態の走査用ドライバＬＳＩにおける各部の信号の波形またはタイミングを示すタイミング図である。
【図５】有機ＥＬディスプレイのパネルの一構成例を示す略正面図である。
【図６】図５のパネルの構成を示す略側面図である。
【図７】図５のパネルの構成を示す略背面図である。
【図８】走査用ドライバＬＳＩのチップ上の端子配置を示す略平面図である。
【図９】従来の走査用ドライバＬＳＩ内の要部の回路構成およびレイアウトを示すブロック図である。
【図１０】図９の回路構成およびレイアウトの詳細を示すブロック図である。
【図１１】従来の走査用ドライバＬＳＩにおける各部の信号の波形またはタイミングを示すタイミング図である。
【図１２】従来の走査用ドライバＬＳＩのその他の回路構成およびレイアウトの詳細を示すブロック図である。
【符号の説明】
１０ 出力パッド部
１２ 駆動部
１４ 選択部
１６ ゼネレータ
１８ シフトデータ発生器
２０ 転送クロック発生器
ＳＲ-Ｏ 第１のシフトレジスタ
ＳＲ-Ｅ 第２のシフトレジスタ
SREG1, SREG3,‥‥, SREG173, SREG175 奇数番目のフリップフロップ
SREG2, SREG4,‥‥, SREG174, SREG176 偶数番目のフリップフロップ
DR1, DR3,‥‥, DR173, DR175 奇数番目の駆動回路
DR2, DR4,‥‥, DR174, DR176 偶数番目の駆動回路
DEC1, DEC3,‥‥, DEC173, DEC175 奇数番目のデコーダ
DEC2, DEC4,‥‥, DEC174, DEC176 偶数番目のデコーダ
OUTBUF1, OUTBUF3,‥‥, OUTBUF175 奇数番目の出力バッファ
OUTBUF2, OUTBUF4,‥‥, OUTBUF176 偶数番目の出力バッファ
OUT1, OUT3,‥‥, OUT173, OUT175 奇数番目の出力パッド
OUT2, OUT4,‥‥, OUT174, OUT176 偶数番目の出力パッド
１０６ コントローラ
ROW1, ROW3,‥‥, ROW173, ROW175 奇数番目の走査用駆動端子
ROW2, ROW4,‥‥, ROW174, ROW176 偶数番目の走査用駆動端子
【発明の属する技術分野】
本発明は、フラットパネルディスプレイ等に用いられる走査駆動用の集積回路（ＩＣまたはＬＳＩ）に係り、特にチップ上の回路配置を工夫した技術に関する。
【０００２】
【従来の技術】
液晶ディスプレイや有機ＥＬディスプレイ等のフラットパネルディスプレイでは、パネル上に複数本の走査ラインと複数本の信号ラインとをマトリクス状に交差配列してマトリクスの各交点に画素を設け、走査用ドライバＬＳＩにより走査ラインを線順次で選択して駆動し、選択された各走査ライン上の各画素に信号用ドライバＬＳＩにより表示信号電圧（画像情報）を印加または書き込んで、画像を表示するようにしている。
【０００３】
図５〜図７に、モバイルフォン（携帯電話）等に用いられている有機ＥＬディスプレイの一例を示す。図５はディスプレイの正面図、図６は側面図、図７は背面図である。
【０００４】
この有機ＥＬディスプレイ１００では、実装スペースの関係からディスプレイパネル１０２の背面に、ＰＣＢ(Print Circuit Board)実装でプリント基板１０４上に画像表示用のコントローラ１０６が配置されるとともに、プリント基板１０４とパネル１０２との間にＴＣＰ(Tape Carrier Package) 実装でフィルム１１２，１１４上に走査用ドライバＬＳＩ１０８、信号用ドライバＬＳＩ１１０がそれぞれ配置される。なお、コントローラ１０６は、ＰＣＢ実装に代えて、ＦＰＣ（Flexible Printed Circuit）実装とすることもできる。
【０００５】
パネル１０２上の走査ライン（図示せず）に接続される走査用駆動端子（ROW n）は、走査用ドライバＬＳＩ１０８からの配線の引き回しの効率性やパネル端子ピッチの制約などを考慮して、奇数番目のものと偶数番目のものとに分けて、パネル１０２の左右両側に配置される。たとえば、奇数番目の端子（ROW 2j-1）(j=1,2,3,‥‥)はパネル１０２の左辺に配置され、偶数番目の端子（ROW 2j）はパネル１０２の右辺に配置される。より詳細には、パネル１０２上にたとえば１７６本の走査ラインが設けられているとすると、図５および図７に示すように、パネル１０２の左辺（裏面側からみて右辺）に沿って８８個の奇数番目の走査用駆動端子ROW1,ROW3,‥‥,ROW173,ROW175が縦一列に配置されるとともに、パネル１０２の右辺（裏面側からみて左辺）に沿って８８個の偶数番目の走査用駆動端子ROW2,ROW4,‥‥,ROW174,ROW176が縦一列に配置される。
【０００６】
なお、パネル１０２上の信号ライン（図示せず）に接続される信号用駆動端子（COL m）は、パネル１０２の上辺または下辺のいずれか一方の辺に沿って横一列に配置される。この例では、４３２本の信号ラインに対応して４３２個の信号用駆動端子COL1,COL2,COL3,‥‥,COL431,COL432が設けられている。
【０００７】
走査用ドライバＬＳＩ１０８においても、図７に示すように、ＴＣＰ出力端子（リード）ROW1,ROW2,ROW3,‥‥,ROW174,ROW175,ROW176を奇数番目のもの（ROW1,ROW3,‥‥,ROW173,ROW175）と偶数番目のもの（ROW2,ROW4,‥‥,ROW174,ROW176）とに左右２分割して一列に配列している。これによって、パネル左辺に配置されている奇数番目の各走査用駆動端子までの配線とパネル右辺に配置されている偶数番目の各走査用駆動端子までの配線とをそれぞれ交差させずに効率よく引き回すことができる。
【０００８】
図８に、走査用ドライバＬＳＩ１０８におけるチップ上の端子配列を示す。図示のように、このＬＳＩ１０８は、ＴＣＰに有利な棒状のスリムチップとして構成され、チップの長手方向に延びる一方の辺に沿って入力端子またはパッド（VSSOLED,VOLED,VSS,STV,‥‥）を一列に配置し、対向する他方の辺に沿って出力端子またはパッドOUT1,OUT3,‥‥,OUT173,OUT175,OUT176,OUT174,‥,OUT4,OUT2を一列に配置している。
【０００９】
本発明に関係する主要な入力端子またはパッドとして、VSSOLED,VOLEDは、電源回路（図示せず）から駆動用のＬレベル電圧（たとえば０Ｖ）、Ｈレベル電圧（たとえば１５Ｖ）をそれぞれ入力する端子である。ＶSS、ＶDDは、電源回路からロジック用のＬレベル電圧（たとえば０Ｖ）、Ｈレベル電圧（たとえば３．３Ｖ）をそれぞれ入力する端子である。ＳＴＶは、コントローラ１０６からフレームの開始を示すタイミングパルスまたはスタートパルスＳＴＶを入力する端子である。Ｌ／Ｒは、コントローラ１０６から走査ラインの走査順序または走査方向（順方向／逆方向）を指示する制御信号ＬＲを入力する端子である。ＣＰＶは、コントローラ１０６から走査ラインを線順次で走査するための線順次サイクルを規定するクロックＣＰＶを入力する端子である。
【００１０】
出力端子またはパッド群は、奇数番目のもの（OUT1,OUT3,‥‥,OUT173,OUT175）と偶数番目のもの（OUT2,OUT4,‥‥,OUT174,OUT176）とに２分割されて一列に配置されている。奇数番目の出力パッド（OUT1,OUT3,‥‥,OUT173,OUT175）は、上記奇数番目のＴＣＰ出力リード（ROW1,ROW3,‥‥,ROW173,ROW175）に対応した順序で一列に配置される。より詳細には、１番目の出力パッドOUT1がチップ一端寄りに配置され、チップ中心部に向って３番目以降の奇数出力パッドOUT3,‥‥,OUT173,OUT175がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。偶数番目の出力パッド（OUT2,OUT4,‥‥,OUT174,OUT176）は、上記偶数番目のＴＣＰ出力リード(ROW2,ROW4,‥‥,ROW174,ROW176）に対応した順序で一列に配置される。より詳細には、２番目の出力パッドOUT2がチップ他端寄りに配置され、チップ中心部に向って４番目以降の偶数出力パッドOUT4,‥‥,OUT174,OUT176がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。
【００１１】
図９に、走査用ドライバＬＳＩ１０８における要部の回路構成およびレイアウトを示す。図１０に、図９の回路構成およびレイアウトの詳細を示す。
【００１２】
図１０において、出力パッド群１２０の前段に駆動部１２２が配置され、駆動部１２２の前段に選択部１２４が配置される。駆動部１２２は、各出力パッドOUTi(i=1,2,‥‥,176)に対応するデコーダDECiと出力バッファOUTBUFiとからなる駆動回路DRiを有している。選択部１２４は、各駆動回路DRiに対応するフリップフロップSREGiからなる１つのシフトレジスタＳＲを有している。
【００１３】
レイアウト的には、奇数番目の出力パッド群（OUT1,OUT3,‥‥,OUT173,OUT175）と偶数番目の出力パッド群（OUT2,OUT4,‥‥,OUT174,OUT176）とにそれぞれ対応または対向する位置関係で、駆動部１２２でも奇数番目の駆動回路（DR1,DR3,‥‥,DR173,DR175）と偶数番目の駆動回路（DR2,DR4,‥‥,DR174,DR176）とが二組に分かれて配置されている。かかる奇数番目／偶数番目の組分け配置により、Ｎ番目の出力パッドOUTiとＮ番目の駆動回路DRiとがＹ方向で同じ並びに配置されている。したがって、各駆動回路DR1,DR3,‥‥,DR173,DR175,DR176,DR174,‥‥,DR4,DR2の出力端子は、互いに配線を交差させることなく平行に各出力パッドOUT1,OUT3,‥‥,OUT173,OUT175,OUT176,OUT174,‥‥,OUT4,OUT2に配線接続される。
【００１４】
一方、選択部１２４のフリップフロップSREG1,SREG2,SREG3,‥‥,SREG174,SREG175,SREG176は奇数と偶数とに分かれることなく１番目のフリップフロップSREG1から１７６番目のフリップフロップSREG176まで昇順にＸ方向一列に配置されている。したがって、各フリップフロップSREG1,SREG2,SREG3,‥‥,SREG174,SREG175,SREG176の出力端子は、多層配線構造で適当に配線を交差させて各駆動回路DR1,DR2,DR3,‥‥,DR174,DR175,DR176の入力端子に配線接続される。
【００１５】
この例では、走査ラインを３値レベルつまりＬレベル、ＨレベルおよびＨＺ（ハイインピーダンス）レベル（高抵抗出力Ｈレベル）で駆動するために、各駆動回路DRiの出力バッファOUTBUFiに３個の駆動素子たとえば駆動トランジスタ（図示せず）が設けられている。そして、それら３個の駆動トランジスタを択一的にオンさせるためにデコーダDECiに３つの出力端子と出力バッファOUTBUFiに３つの入力端子がそれぞれ設けられている。また、上記の３値レベルを切り換えるタイミングを得るために、デコーダDECiの主入力端子にそれと対応するフリップフロップSREGiの出力端子が配線接続されるだけでなく、隣接するフリップフロップSREGi-1およびSREGi+1の出力端子もデコーダDECiの逆方向選択用の入力端子（LR=R）および順方向選択用の入力端子（LR=L）にそれぞれ配線接続される。
【００１６】
選択部１２４のシフトレジスタＳＲは双方向のデータシフト機能を有している。両端のフリップフロップSREG1,SREG176のデータ入力端子にはコントローラ１０６よりフレームの開始のタイミングを示すスタートパルスＳＴＶが走査方向（順方向／逆方向）に応じて選択的に入力される。両端以外の各フリップフロップSREGiのデータ入力端子には、隣接するフリップフロップSREGi-1の反転出力またはフリップフロップSREGi+1の反転出力がそれぞれインバータINVを介して走査方向（順方向／逆方向）に応じて選択的に入力される。また、全てのフリップフロップSREG1,SREG2,SREG3,‥‥,SREG176が、コントローラ１０６からの走査方向（順方向／逆方向）を示す制御信号ＬＲを制御端子または付属の制御回路に入力するとともに、線順次サイクルの周波数を有するシフトパルスまたは同期クロック信号ＣＰＶをクロック端子に入力するようになっている。
【００１７】
図１１に、図９および図１０の回路構成における各部の信号の波形またはタイミングを示す。なお、図示の例は、走査方向が順方向（ＬＲ＝Ｌ）に選択されている場合である。
【００１８】
各フレームの開始でコントローラ１０６よりＨレベルのスタートパルスＳＴＶが選択部１２４の１番目のフリップフロップSREG1に入力されると、クロック信号ＣＰＶの立ち上がり（CPV=1）でこのスタートパルスＳＴＶがシフトデータとしてフリップフロップSREG1にロードまたはラッチされ、フリップフロップSREG1の出力がそれまでのＨレベルからＬレベルに変わる。
【００１９】
１番目のフリップフロップSREG1の出力がＨレベルからＬレベルに変わると、これに応動して１番目の駆動回路DR1の出力もそれまでの非アクティブなＨＺレベルつまりハイインピーダンスのＨレベル（１５Ｖ）からアクティブなＬレベル（０Ｖ）に変わり、このＬレベルの駆動電圧が出力パッドOUT1および走査用駆動端子ROW1を介して１番目の走査ラインを選択的に駆動する。ここで、ハイインピーダンスのＨレベル（１５Ｖ）とは、数ＭΩ程度の高抵抗で１５Ｖの電圧が出力されることを意味する。また、ＨレベルおよびＬレベルは、低抵抗出力を意味する。一方で、フリップフロップSREG1の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして２番目のフリップフロップSREG2のデータ入力端子に与えられる。
【００２０】
次のクロックサイクルで、ＣＰＶが立ち上がると（CPV=2）、これに応動して２番目のフリップフロップSREG2が前段SREG1からのシフトデータをラッチして、その出力をそれまでのＨレベルからＬレベルに変える。SREG2以外のフリップフロップはＣＰＶの立ち上がり（CPV=2）でＬレベルをラッチする。特に、１番目のフリップフロップSREG1の出力はそれまでのＬレベルからＨレベルに戻る。
【００２１】
２番目のフリップフロップSREG2の出力がＨレベルからＬレベルに変わると、これに応動して２番目の駆動回路DR2の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドOUT2および走査用駆動端子ROW2を介して２番目の走査ラインを選択的に駆動する。一方で、フリップフロップSREG2の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして３番目のフリップフロップSREG3のデータ入力端子に与えられる。また、１番目の駆動回路DR1は、次段のフリップフロップSREG2の出力がＨレベルからＬレベルに変わったことに応答して、出力パッドOUT1に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。
【００２２】
次のクロックサイクルで、ＣＰＶが立ち上がると（CPV=3）、これに応動して３番目のフリップフロップSREG3が前段SREG2からのシフトデータをラッチし、その出力をそれまでのＨレベルからＬレベルに変える。SREG3以外のフリップフロップはＣＰＶの立ち上がり（CPV=3）でＬレベルをラッチする。２番目のフリップフロップSREG2の出力はそれまでのＬレベルからＨレベルに戻る。
【００２３】
３番目のフリップフロップSREG3の出力がＨレベルからＬレベルに変わると、これに応動して３番目の駆動回路DR2の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドOUT3および走査用駆動端子ROW3を介して３番目の走査ラインを選択的に駆動する。一方で、フリップフロップSREG3の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして４番目のフリップフロップSREG4のデータ入力端子に与えられる。また、２番目の駆動回路DR2は、次段のフリップフロップSREG3の出力がＨレベルからＬレベルに変わったことに応答して、駆動出力電圧をアクティブなＬレベルから非アクティブなＨレベルに戻す。また、１番目の駆動回路DR1は、次段フリップフロップSREG2の出力がＬレベルからＨレベルに戻ったことに応答して、駆動出力電圧をＨレベルからＨＺレベルに切り換える。
【００２４】
以降のクロックサイクルでも上記と同様の動作が後段のフリップフロップSREGおよび駆動回路DRで繰り返されることにより、１フレーム期間内にパネル１０２上の全ての走査ラインが１本ずつ線順次のサイクルで上から順次または下から順次選択的に駆動される。
【００２５】
【発明が解決しようとする課題】
上記のように、従来の走査用ドライバＬＳＩ１０８では、選択部１２４と駆動部１２２との間で、フリップフロップSREG1,SREG2,SREG3,‥‥,SREG174,SREG175,SREG176の出力端子がそれぞれの配線を複雑に交差させながらＸ方向およびＹ方向に引き延ばして駆動回路DR1,DR2,DR3,‥‥,DR174,DR175,DR176の入力端子に配線接続されるため、Ｙ方向の配線領域サイズＳを相当大きくとる必要がある。しかも、上記のような３値出力および走査方向（順方向／逆方向）の切換制御を行うために、各駆動回路DRiのデコーダDECiに３つの入力端子を設ける場合は、選択部１２４と駆動部１２２との間の配線の数も３倍となり、配線領域サイズＳは倍増することになる。
【００２６】
このように、選択部１２４と駆動部１２２との間に大きな配線領域サイズＳが設定されることで、チップのＹ方向サイズ（チップ幅サイズ）が増して、チップ面積が大きくなるという問題があった。
【００２７】
なお、上記した従来の回路構成において、駆動回路DR1,DR2,DR3,‥‥,DR174,DR175,DR176のデコーダDEC1,DEC2,DEC3,‥‥,DEC174,DEC175,DEC176をフリップフロップSREG1,SREG2,SREG3,‥‥,SREG174,SREG175,SREG176と同じ順序または並びに配列して、両者間の配線領域サイズＳを小さくする変形も考えられる。しかし、その場合は、デコーダDEC1,DEC2,DEC3,‥‥,DEC174,DEC175,DEC176と出力バッファ（OUTBUF1,OUTBUF3,‥‥,OUTBUF173,OUTBUF175）、（OUTBUF176,OUTBUF174,‥‥,OUTBUF4,OUTBUF2）との間で、配置順序の相違を補うために上記と同様に多数の配線を複雑に交差させてＸ方向およびＹ方向に引き回すことにより、この場所でＹ方向に大きな配線領域サイズを設定しなければならず、チップ全体のサイズはほとんど変わらない。
【００２８】
また、図１２に示すように、奇数番目のフリップフロップSREG1,SREG3,‥‥,SREG173,SREG175と偶数番目のフリップフロップSREG2,SREG4,‥‥,SREG174,SREG176とを向い合わせで中心部に配置し、奇数番目のフリップフロップSREG1,SREG3,‥‥,SREG173,SREG175の順序に対応した順序で奇数番目のデコーダDEC1,DEC3,‥‥,DEC173,DEC175、奇数番目の出力バッファOUTBUF1,OUTBUF3,‥‥,OUTBUF173,OUTBUF175および奇数番目の出力パッドOUT1,OUT3,‥‥,OUT173,OUT175を右側に配置し、偶数番目のフリップフロップSREG2,SREG4,‥‥,SREG174,SREG176の順序に対応した順序で偶数番目のデコーダDEC2,DEC4,‥‥,DEC174,DEC176、偶数番目の出力バッファOUTBUF2,OUTBUF4,‥‥,OUTBUF174,OUTBUF176および偶数番目の出力パッドOUT2,OUT4,‥‥,OUT174,OUT176を左側に配置するレイアウトも考えられる。
【００２９】
図１２のレイアウトは、多数の配線を複雑に交差させる大きな配線領域を設けなくて済み、しかもＸ方向のサイズを半減できる反面、Ｙ方向のサイズを倍増させることになる。しかし、ＴＣＰにおいてＹ方向のサイズ（チップ幅サイズ）はテープの長さ方向でもあり、このテープ長さ方向でチップサイズを大きくすることはテープリールの巻き取りに支障が出る（チップが折れやすくなる）ため実用的ではない。
【００３０】
本発明は、上述した従来技術の問題点を解決するものであり、チップサイズの大幅な縮小を実現する走査駆動用集積回路を提供することを目的とする。
【００３１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の走査駆動用集積回路は、複数本の走査ラインと複数本の信号ラインとをマトリクス状に交差配列してマトリクスの各交点に画素を設けるディスプレイにおいて前記走査ラインを線順次で選択して駆動するための走査駆動用集積回路であって、チップ上で第１の方向に一列に配置される複数の出力パッドと、前記走査ラインをそれぞれ前記出力パッドを介してアクティブ状態に駆動するための複数の駆動回路と、前記走査ラインの順序に対応した順序で前記駆動回路を線順次走査のサイクルで個別的に選択するための複数の選択回路とを有し、前記チップ上で、奇数番目の前記走査ラインに対応する奇数番目の前記出力パッド、前記駆動回路および前記選択回路を第１の領域内にまとめて配置するとともに、偶数番目の前記走査ラインに対応する偶数番目の前記出力パッド、前記駆動回路および前記選択回路を前記第１の方向において前記第１の領域に隣接する第２の領域内にまとめて配置し、前記第１の領域内では、奇数番目の前記走査ラインの順序に対応する順序で奇数番目の前記出力パッド、前記駆動回路および前記選択回路をそれぞれ前記第１の方向に同じ並びで配置するとともに、各走査ラインに対応する前記出力パッド、前記駆動回路および前記選択回路を前記第１の方向とほぼ直交する第２の方向に同じ並びで配置し、前記第２の領域内では、偶数番目の前記走査ラインの順序に対応する順序で偶数番目の前記出力パッド、前記駆動回路および前記選択回路をそれぞれ前記第１の方向に一列に配置するとともに、各走査ラインに対応する前記出力パッド、前記駆動回路および前記選択回路を前記第２の方向に同じ並びで配置してなる。
【００３２】
本発明の走査駆動用集積回路では、第１および第２の領域において各出力パッドに対応する駆動回路と選択回路とを第２の方向に同じ並びで配置する構成により、各出力パッドと各駆動回路との間および各駆動回路と各選択回路との間を第２の方向に延びる配線によって接続することが可能であり、第２の方向における配線領域サイズを可及的に短くし、チップサイズを著しく縮小することができる。
【００３３】
本発明の好適な一態様によれば、奇数番目の選択回路が、全体で第１のシフトレジスタを構成する個々のフリップフロップからなり、フレーム周期で与えられる第１のシフトデータを線順次走査サイクルの１／２の周波数を有する第１の転送クロック信号に同期して順次後段のフリップフロップに転送し、第１のシフトデータをラッチした各フリップフロップの出力信号によって各対応する駆動回路を選択し、偶数番目の選択回路が、全体で第２のシフトレジスタを構成する個々のフリップフロップからなり、フレーム周期で与えられる第２のシフトデータを線順次走査サイクルの１／２の周波数を有し、かつ第１の転送クロック信号とは逆相の第２の転送クロック信号に同期して順次後段のフリップフロップに転送し、第２のシフトデータをラッチした各フリップフロップの出力信号によって各対応する駆動回路を選択する。この場合、第１および第２のシフトレジスタが、第１および第２のシフトデータをそれぞれ双方向に転送することも可能である。
【００３４】
また、本発明の好適な一態様によれば、線順次走査のサイクルを規定する基本クロック信号を１／２分周して第１および第２の転送クロック信号を生成する転送クロック発生器と、１フレームの開始のタイミングを表すスタートパルスに応動して基本クロック信号の連続する２サイクルにわたって第１および第２のシフトデータを生成するシフトデータ発生器とが備えられる。
【００３５】
また、本発明の好適な一態様によれば、第１の方向がチップの長手方向に対応し、チップの長手方向に延びる一方の辺に沿って出力パッドが一列に配置される。この場合、チップの長手方向に延びる他方の辺に沿って所要の電源電圧または信号を入力するための入力パッドが一列に配置されてよい。
【００３６】
また、本発明の好適な一態様によれば、チップがＴＣＰで実装される。
【００３７】
本発明のその他の走査駆動用集積回路は、ディスプレイ装置の走査電極に対して走査用の駆動信号を順次に供給するための走査駆動用集積回路であって、直列に接続された複数のレジスタ回路を有し、第１のクロック信号に応じて第１のシフトデータを順次に転送する第１のシフトレジスタと、上記第１のシフトレジスタの複数のレジスタ回路にそれぞれ対応する複数の駆動回路を有し、当該複数の駆動回路が上記第１のシフトレジスタの複数のレジスタ回路から出力される上記第１のシフトデータに応じた駆動信号をそれぞれ出力する第１の駆動部と、直列に接続された複数のレジスタ回路を有し、上記第１のクロック信号と位相が１８０゜ずれた第２のクロック信号に応じて上記第１のシフトデータと上記第２のクロック信号の半周期分位相がずれた第２のシフトデータを順次に転送する第２のシフトレジスタと、上記第２のシフトレジスタの複数のレジスタ回路にそれぞれ対応する複数の駆動回路を有し、当該複数の駆動回路が上記第２のシフトレジスタの複数のレジスタ回路から出力される上記第２のシフトデータに応じた駆動信号をそれぞれ出力する第２の駆動部とを有し、上記第１の駆動部の各駆動回路又は上記第２の駆動部の各駆動回路から上記第１又は第２のシフトデータに応じた上記駆動信号が交互に出力される。
【００３８】
【発明の実施の形態】
以下、図１〜図４を参照して本発明の好適な実施形態を説明する。
【００３９】
この実施形態における走査用ドライバＬＳＩは、主にチップ上の回路配置またはレイアウトを特徴とするものであり、チップの外観構成および対外的機能は従来技術のものと同じであってもよい。したがって、この実施形態の走査用ドライバＬＳＩも、たとえば図８のように、ＴＣＰ用のスリムチップとして構成され、チップの長手方向に延びる一方の辺に沿って入力端子またはパッド（VSSOLED,VOLED,VSS,STV,‥‥）を一列に配置し、対向する他方の辺に沿って出力端子またはパッドOUT1,OUT3,‥‥,OUT173,OUT175,OUT176,OUT174,‥,OUT4,OUT2を一列に配置してよい。すなわち、出力パッド群は、奇数番目のもの（OUT1,OUT3,‥‥,OUT173,OUT175）と偶数番目のもの（OUT2,OUT4,‥‥,OUT174,OUT176）とに２分割されて一列に配置される。より詳細には、奇数番目の出力パッド（OUT1,OUT3,‥‥,OUT173,OUT175）においては、１番目の出力パッドOUT1がチップ一端寄りに配置され、チップ中心部に向って３番目以降の奇数出力パッドOUT3,‥‥,OUT173,OUT175がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。また、偶数番目の出力パッド（OUT2,OUT4,‥‥,OUT174,OUT176）においては、２番目の出力パッドOUT2がチップ他端寄りに配置され、チップ中心部に向って４番目以降の偶数出力パッドOUT4,‥‥,OUT174,OUT176がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。
【００４０】
以下の説明では、図５〜図７の有機ＥＬディスプレイにおいて従来の走査用ドライバＬＳＩ１０８をこの実施形態の走査用ドライバＬＳＩに置き換えて説明する。
【００４１】
図１に、本発明の一実施形態における走査用ドライバＬＳＩにおける要部の回路構成およびレイアウトを示す。図２に、図１の回路構成およびレイアウトの詳細を示す。
【００４２】
図１に示すように、この実施形態でも、チップ上で出力パッド部１０の前段に駆動部１２を配置し、駆動部１２の前段に選択部１４を配置している。
【００４３】
レイアウト的には、チップ長手方向（Ｘ方向）で隣接する２つの領域ＡODD，ＡEVENを設定し、第１の領域ＡODDには、奇数番目の走査ラインに対応する奇数番目の出力パッド(OUT1,OUT3,‥‥,OUT173,OUT175)、駆動回路(DR1,DR3,‥‥,DR173,DR175)およびフリップフロップ(SREG1,SREG3,‥‥,SREG173,SREG175)をまとめて配置するとともに、第２の領域ＡEVENには、偶数番目の走査ラインに対応する偶数番目の出力パッド(OUT2,OUT4,‥‥,OUT174,OUT176)、駆動回路(DR2,DR4,‥‥,DR174,DR176)およびフリップフロップ(SREG2,SREG4,‥‥,SREG174,SREG176)をまとめて配置している。ここで、各駆動回路DRi(i=1,2,3,‥‥,176)は、デコーダDECiと出力バッファOUTBUFiとを有している。出力バッファOUTBUFiは、ロジック用の電圧レベル（たとえば３．３Ｖ系）を駆動用の電圧レベル（たとえば１５Ｖ系）に変換するためのレベルシフタや、走査ラインを所定の駆動電圧で駆動するための１つまたは複数の駆動素子たとえば駆動トランジスタ等を含んでいる。
【００４４】
第１の領域ＡODDでは、奇数番目の走査ラインの順序に対応する順序で奇数番目の出力パッド(OUT1,OUT3,‥‥,OUT173,OUT175)、駆動回路(DR1,DR3,‥‥,DR173,DR175)およびフリップフロップ(SREG1,SREG3,‥‥,SREG173,SREG175)をそれぞれＸ方向に一列に配置するとともに、各走査ラインに対応する出力パッドOUTi、駆動回路DRiおよびフリップフロップSREGiをＹ方向（チップ幅方向）に同じ並びで（一列に）配置している。フリップフロップ(SREG1,SREG3,‥‥,SREG173,SREG175)は全体で１つのシフトレジスタＳＲ-Ｏを構成している。
【００４５】
第２の領域ＡEVENでは、偶数番目の走査ラインの順序に対応する順序で偶数番目の出力パッド(OUT2,OUT4,‥‥,OUT174,OUT176)、駆動回路(DR2,DR4,‥‥,DR174,DR176)およびフリップフロップ(SREG2,SREG4,‥‥,SREG174,SREG176)をそれぞれＸ方向に一列に配置するとともに、各走査ラインに対応する出力パッドOUTi、駆動回路DRiおよびフリップフロップSREGiをＹ方向（チップ幅方向）に同じ並びで（一列に）配置している。フリップフロップ(SREG2,SREG4,‥‥,SREG174,SREG176)は全体で１つのシフトレジスタＳＲ-Ｅを構成している。
【００４６】
この実施形態では、ゼネレータ１６を設ける。このゼネレータ１６には、コントローラ１０６（図４、図６）よりフレームの開始のタイミングを示すスタートパルスＳＴＶと線順次サイクルの周波数を有するシフトパルスまたは同期クロック信号ＣＰＶとが与えられる。スタートパルスＳＴＶは、たとえばクロック信号ＣＰＶの１サイクル分のパルス幅を有するＨレベルのパルス信号として与えられる。
【００４７】
ゼネレータ１６は、たとえば図３に示すようなシフトデータ発生器１８と転送クロック発生器２０とを有する。シフトデータ発生器１８はスルーの転送回路２２と遅延回路２４とを有する。スルーの転送回路２２は、入力したスタートパルスＳＴＶをそのまま奇数番目用の第１のシフトデータＳＦＴ-Ｏとして出力する。遅延回路２４は、スタートパルスＳＴＶを１クロックサイクルの時間だけ遅延させたものを偶数番目用の第２のシフトデータＳＦＴ-Ｅとして出力する。遅延回路２４の代わりにワンショット回路を用いることもできる。
【００４８】
転送クロック発生器２０は１／２分周器２６とインバータ２８とを有する。１／２分周器２６は、入力したクロック信号ＣＰＶを１／２分周したものを第１の転送クロック信号またはシフトパルス２ＣＬＫ-Ｏとして出力する。インバータ２８は、１／２分周器２６の出力（２ＣＬＫ-Ｏ）を論理反転したものを第２の転送クロック信号またはシフトパルス２ＣＬＫ-Ｅとして出力する。
【００４９】
ゼネレータ１６より出力される信号のうち、第１のシフトデータＳＦＴ-Ｏは、第１の領域ＡODD内に配置されている奇数番目のフリップフロップ(SREG1,SREG3,‥‥,SREG173,SREG175)の中の両端のフリップフロップSREG1,SEG175のデータ入力端子に走査方向（順方向／逆方向）に応じて選択的に入力される。一方、第２のシフトデータＳＦＴ-Ｅは、第２の領域ＡEVEN内に配置されている偶数番目のフリップフロップ(SREG2,SREG4,‥‥,SREG174,SREG176)の中の両端のフリップフロップSREG2,SEG176のデータ入力端子に走査方向（順方向／逆方向）に応じて選択的に入力される。
【００５０】
また、第１のシフトパルス２ＣＬＫ-Ｏは、第１の領域ＡODD内の奇数番目の各フリップフロップ(SREG1,SREG3,‥‥,SREG173,SREG175)のクロック端子に入力される。一方、第２のシフトパルス２ＣＬＫ-Ｅは、第２の領域ＡEVEN内の偶数番目の各フリップフロップ(SREG2,SREG4,‥‥,SREG174,SREG176)のクロック端子に入力される。
【００５１】
この実施形態でも、走査ラインを３値レベルつまりＬレベル、ＨレベルおよびＨＺ（ハイインピーダンス）レベルで駆動するために、各駆動回路DRiの出力バッファOUTBUFiに３個の駆動素子たとえば駆動トランジスタ（図示せず）が設けられている。そして、それら３個の駆動トランジスタを択一的にオンさせるためにデコーダDECiに３つの出力端子と出力バッファOUTBUFiに３つの入力端子が設けられている。
【００５２】
また、上記の３値レベルを切り換えるタイミングを得るために、デコーダDECiの主入力端子にそれと対応するフリップフロップSREGiの出力端子が配線接続されるだけでなく、上記第１のシフトパルス２ＣＬＫ-Ｏおよび第２のシフトパルス２ＣＬＫ-Ｅにそれぞれ対応するクロック信号２ＣＫ-Ｏ，２ＣＫ-ＥもデコーダDECiの逆方向選択用の入力端子（LR=R）または順方向選択用の入力端子（LR=L）にそれぞれ配線接続される。図２では、詳細な構成を省略するが、各フリップフロップSREGiの近傍に、ゼネレータ１６からの第１のシフトパルス２ＣＬＫ-Ｏと第２のシフトパルス２ＣＬＫ-Ｅをそれぞれスルーでクロック信号２ＣＫ-Ｏ，２ＣＫ-Ｅとして各対応するデコーダDECiに転送する回路または配線を設けてよい。
【００５３】
第１の領域ＡODD内において、シフトレジスタＳＲ-Ｏは、双方向のデータシフト機能を有している。両端(SREG1,SREG175）以外の各フリップフロップSREGiのデータ入力端子には、隣接するフリップフロップSREGi-1の反転出力またはフリップフロップSREGi+1の反転出力がそれぞれインバータINVを介して走査方向（順方向／逆方向）に応じて選択的に入力される。また、全てのフリップフロップSREG1, SREG3,‥‥,SREG175が、コントローラ１０６からの走査方向（順方向／逆方向）を示す制御信号ＬＲを制御端子または付属の制御回路に入力する。
詳細を省略するが、第２の領域ＡEVEN内においても、シフトレジスタＳＲ-Ｅが双方向のデータシフト機能を有しており、各段のフリップフロップSREGiが上記と同様に結線され、コントローラ１０６からの制御信号ＬＲを同様に入力する。
【００５４】
上記のようなレイアウトによれば、第１の領域ＡODDでは、奇数番目のフリップフロップSREG1,SREG3,‥‥,SREG173,SREG175がそれぞれ奇数番目の対応する駆動回路DR1,DR3,‥‥,DR173,DR175とＹ方向で同じ並びに配置される。選択部１４と駆動部１２との間では、各フリップフロップSREGiと各対応する駆動回路DRiとの間で１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ1を可及的に短くすることができる。また、奇数番目の駆動回路DR1,DR3,‥‥,DR173,DR175がそれぞれ奇数番目の対応する出力パッドOUT1,OUT3,‥‥,OUT173,OUT175とＹ方向で同じ並びに配置される。駆動部１２と出力パッド部１０との間では、各駆動回路DRiと各対応する出力パッドOUTiとの間で１本の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ3を可及的に短くすることができる。また、各駆動回路DRi内でも、デコーダDECiと出力バッファOUTBUFiとがＹ方向で同じ並びに配置されるので、１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ2を可及的に短くすることができる。。
【００５５】
第２の領域ＡEVEN内も第１の領域ＡODD内と全く同じである。すなわち、偶数番目のフリップフロップSREG2,SREG4,‥‥,SREG174,SREG176がそれぞれ偶数番目の対応する駆動回路DR2,DR4,‥‥,DR174,DR176とＹ方向で同じ並びに配置される。選択部１４と駆動部１２との間では、各フリップフロップSREGiと各対応する駆動回路DRiとの間で１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ1を可及的に短くすることができる。また、偶数番目の駆動回路DR2,DR4,‥‥,DR174,DR176がそれぞれ偶数番目の対応する出力パッドOUT2,OUT4,‥‥,OUT174,OUT176とＹ方向で同じ並びに配置される。駆動部１２と出力パッド部１０との間では、各駆動回路DRiと各対応する出力パッドOUTiとの間で１本の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ3を可及的に短くすることができる。また、各駆動回路DRi内でも、デコーダDECiと出力バッファOUTBUFiとがＹ方向で同じ並びに配置されるので、１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ2を可及的に短くすることができる。
【００５６】
図４に、この実施形態における各部の信号の波形またはタイミングを示す。なお、図示の例は、走査方向が順方向（ＬＲ＝Ｌ）に選択されている場合である。
【００５７】
ゼネレータ１６には、コントローラ１０６からの基本クロック信号ＣＰＶが常時与えられる。ゼネレータ１６内の転送クロック発生器２０は、この基本クロック信号ＣＰＶに応動して、１／２分周器２６よりクロック信号ＣＰＶを１／２分周した第１のシフトパルス２ＣＬＫ-Ｏを出力し、インバータ２８より第１のシフトパルス２ＣＬＫ-Ｏと逆相の第２のシフトパルス２ＣＬＫ-Ｅを出力する。
【００５８】
各フレームの開始でコントローラ１０６よりＨレベルのスタートパルスＳＴＶがゼネレータ１６に入力されると、ゼネレータ１６のシフトデータ発生器１８が先ずスタートパルスＳＴＶと実質的に同一の第１のシフトデータＳＦＴ-Ｏを出力し、このシフトデータＳＦＴ-Ｏを第１の領域ＡODD内で先頭フリップフロップである１番目のフリップフロップSREG1に与える。この直後に、第１のシフトパルス２ＣＬＫ-Ｏが立ち上がると（CPV=1,2CLK-O=1）、これに応動して１番目のフリップフロップSREG1がＨレベルのシフトデータＳＦＴ-Ｏをロードまたはラッチし、その出力をそれまでのＨレベルからＬレベルに変える。SREG1以外は、第１のシフトパルス２ＣＬＫ-Ｏでトリガされる奇数番目のいずれのフリップフロップSREGiもＬレベルをラッチし、Ｈレベルの出力を維持する。
【００５９】
１番目のフリップフロップSREG1の出力がＨレベルからＬレベルに変わると、これに応動して１番目の駆動回路DR1の出力もそれまでの非アクティブなＨＺレベルつまりハイインピーダンスのＨレベル（１５Ｖ）からアクティブなＬレベル（０Ｖ）に変わり、このＬレベルの駆動電圧が出力パッドOUT1および走査用駆動端子ROW1を介してパネル１０２上の１番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子COL1,COL2,‥‥,COL432を介してパネル１０２上の各信号線に階調に応じたたとえばＰＷＭ変調の信号電圧を供給して、１番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップSREG1の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして次段つまり３番目のフリップフロップSREG3のデータ入力端子に与えられる。
【００６０】
上記のような第１のシフトデータＳＦＴ-Ｏを出力してから基本クロックＣＰＶの１サイクル遅れて、ゼネレータ１６のシフトデータ発生器１８が第２のシフトデータＳＦＴ-Ｅを出力し、このシフトデータＳＦＴ-Ｅを第２の領域ＡEVEN内の先頭フリップフロップである２番目のフリップフロップSREG2に与える。この直後に、第２のシフトパルス２ＣＬＫ-Ｅが立ち上がると(CPV=2,2CLK-E=2）、２番目のフリップフロップSREG2がこのシフトデータＳＦＴ-Ｅをラッチし、出力をそれまでのＨレベルからＬレベルに変える。このSREG2以外は、第２のシフトパルス２ＣＬＫ-Ｅでトリガされる偶数番目のいずれのフリップフロップSREGiもＬレベルをラッチし、Ｈレベルの出力を維持する。
【００６１】
２番目のフリップフロップSREG2の出力がＨレベルからＬレベルに変わると、これに応動して２番目の駆動回路DR2の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドOUT2および走査用駆動端子ROW2を介して２番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子COL1,COL2,‥‥,COL432を介してパネル１０２上の各信号線に信号電圧を供給して、２番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップSREG2の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして次段の４番目のフリップフロップSREG4のデータ入力端子に与えられる。
【００６２】
また、１番目の駆動回路DR1は、それと対応するフリップフロップSREG1経由で入力されるクロック信号２ＣＫ-ＯがＨレベルからＬレベルに変わったことに応答して、出力パッドOUT1に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。
【００６３】
次に、第１のシフトパルス２ＣＬＫ-Ｏが立ち上がると(CPV=3,2CLK-E=3）、第１の領域ＡODD内で３番目のフリップフロップSREG3がＨレベルの第１のフリップフロップSREG1の出力信号の反転信号をラッチし、出力をそれまでのＨレベルからＬレベルに変える。このSREG3以外は、第１のシフトパルス２ＣＬＫ-Ｏでトリガされる奇数番目のいずれのフリップフロップSREGiもＬレベルをラッチして、Ｈレベルを出力する。特に、１番目のフリップフロップSREG1の出力がそれまでのＬレベルからＨレベルに変わる。
【００６４】
３番目のフリップフロップSREG3の出力がＨレベルからＬレベルに変わると、これに応動して３番目の駆動回路DR3の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドOUT3および走査用駆動端子ROW3を介して３番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子COL1,COL2,‥‥,COL432を介してパネル１０２上の各信号線に信号電圧を供給して、３番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップSREG3の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして次段の５番目のフリップフロップSREG5のデータ入力端子に与えられる。
【００６５】
また、２番目の駆動回路DR2は、それと対応するフリップフロップSREG2経由で入力されるクロック信号２ＣＫ-ＥがＨレベルからＬレベルに変わったことに応答して、出力パッドOUT2に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。また、１番目の駆動回路DR1は、それと対応するフリップフロップSREG1経由で入力されるクロック信号２ＣＫ-ＯがＬレベルからＨレベルに変わったことに応答して、駆動出力電圧をＨレベルからＨＺレベルに切り換える。なお、走査ラインの駆動では、アクティブなＬレベル（０Ｖ）から先ずローインピーダンスのＨレベル（１５Ｖ）に切り換えてライン上の充電または放電を高速に行ってから、ハイインピータースのＨＺレベル（１５Ｖ）に切り換えて次のフレームまでライン電位をほぼ一定に保持するようにしている。
【００６６】
次に、第２のシフトパルス２ＣＬＫ-Ｅが立ち上がると(CPV=4,2CLK-E=4）、第２の領域ＡEVEN内で４番目のフリップフロップSREG4がＨレベルの第２のフリップフロップSREG2の出力信号の反転信号をラッチして、出力をそれまでのＨレベルからＬレベルに変える。このSREG4以外は、第２のシフトパルス２ＣＬＫ-Ｅでトリガされる偶数番目のいずれのフリップフロップSREGiもＬレベルをラッチして、Ｈレベルを出力する。特に、２番目のフリップフロップSREG2の出力がそれまでのＬレベルからＨレベルに変わる。
【００６７】
４番目のフリップフロップSREG4の出力がＨレベルからＬレベルに変わると、これに応動して４番目の駆動回路DR4の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドOUT4および走査用駆動端子ROW4を介して４番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子COL1,COL2,‥‥,COL432を介してパネル１０２上の各信号線に階調に応じた信号電圧を供給して、４番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップSREG4の出力（Ｌレベル）はインバータINVにより論理反転され、Ｈレベルのシフトデータとして次段の６番目のフリップフロップSREG6のデータ入力端子に与えられる。
【００６８】
また、３番目の駆動回路DR3は、それと対応するフリップフロップSREG3経由で入力されるクロック信号２ＣＫ-ＯがＨレベルからＬレベルに変わったことに応答して、出力パッドOUT3に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。また、２番目の駆動回路DR2は、それと対応するフリップフロップSREG2経由で入力されるクロック信号２ＣＫ-ＥがＬレベルからＨレベルに変わったことに応答して、駆動出力電圧をＨレベルからＨＺレベルに切り換える。
【００６９】
以降のクロックサイクルでも上記と同様の動作が後段のフリップフロップSREGiおよび駆動回路DRiで繰り返されることにより、１フレーム期間内にパネル１０２上の全ての走査ラインが１本ずつ線順次のサイクルで順方向に上から順次または下から順次選択的に駆動される。
【００７０】
また、パネル１２上の走査方向を逆方向にするときは、第１の領域ＡODD内では第１のシフトデータＳＦＴ-Ｏを最初に１７５番目のフリップフロップSREG175に入力するとともに、第２の領域ＡEVEN内では第２のシフトデータＳＦＴ-Ｅを最初に１７６番目のフリップフロップSREG176に入力し、第１および第２のシフトレジスタＳＲ-Ｏ，ＳＲ-ＥにおいてシフトデータＳＦＴ-Ｏ，ＳＦＴ-Ｅの転送方向を上記と逆にすればよい。
【００７１】
上記したように、この実施形態では、出力パッド部１０と駆動部１２と選択部１４との間で、各出力パッドOUTiに対応する駆動回路DRiと選択回路つまりフリップフロップSREGiとをＹ方向（チップ幅方向）に同じ並びで配置して、Ｙ方向に延びる配線によって相互接続する構成により、各部（１０，１２，１４）間のＹ方向配線領域サイズを可及的に短くし、チップ幅サイズを著しく縮小することができる。一例として、従来型（図９）のチップ幅サイズが１３１９．０５μｍであったものを、本実施形態によればチップ幅サイズを１０８８．０５まで（つまり２３１μｍ：約１５％も）短くすることができる。すなわち、チップ面積を約１５％縮小できる。このことは、同一サイズの半導体ウエハから取れるチップの個数を約１５％増やせることを意味する。
【００７２】
上記した実施形態では、走査ラインを３値レベルで駆動し、走査方向（順方向／逆方向）の切換を可能とするために、選択部１４側から駆動部１２の各駆動回路DRiに３つの信号を与えるようにした。しかし、たとえば、走査ラインを２値レベルで駆動し、かつ走査方向を固定する場合は、選択部１４の各フリップフロップSREG1から駆動部１２の各駆動回路DRiに１つの出力信号を与えるだけの配線構造とすることも可能であり、各駆動回路DRiにおいてデコーダDECiを省くことも可能である。また、上記実施形態における出力パッドOUT、駆動回路DRおよび選択回路SREGの個数（１７６個）は一例であり、走査ラインの本数に応じて任意の個数を選択できる。
【００７３】
本発明の走査用ドライバＬＳＩは、上記実施形態の有機ＥＬディスプレイに限定されるものではなく、同様のマトリクス表示方式で線順次走査を行う任意のディスプレイたとえば液晶ディスプレイやＬＥＤディスプレイ等にも適用可能である。
【００７４】
【発明の効果】
以上説明したように、本発明の走査駆動用集積回路によれば、チップサイズを大幅に縮小することができ、生産性やコスト性さらには実装性等の向上をはかることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態における走査用ドライバＬＳＩ内の要部の回路構成およびレイアウトを示すブロック図である。
【図２】図１の回路構成およびレイアウトの詳細を示すブロック図である。
【図３】実施形態におけるシフトデータ発生器および転送クロック発生器の一回路構成例を示すブロック図である。
【図４】実施形態の走査用ドライバＬＳＩにおける各部の信号の波形またはタイミングを示すタイミング図である。
【図５】有機ＥＬディスプレイのパネルの一構成例を示す略正面図である。
【図６】図５のパネルの構成を示す略側面図である。
【図７】図５のパネルの構成を示す略背面図である。
【図８】走査用ドライバＬＳＩのチップ上の端子配置を示す略平面図である。
【図９】従来の走査用ドライバＬＳＩ内の要部の回路構成およびレイアウトを示すブロック図である。
【図１０】図９の回路構成およびレイアウトの詳細を示すブロック図である。
【図１１】従来の走査用ドライバＬＳＩにおける各部の信号の波形またはタイミングを示すタイミング図である。
【図１２】従来の走査用ドライバＬＳＩのその他の回路構成およびレイアウトの詳細を示すブロック図である。
【符号の説明】
１０ 出力パッド部
１２ 駆動部
１４ 選択部
１６ ゼネレータ
１８ シフトデータ発生器
２０ 転送クロック発生器
ＳＲ-Ｏ 第１のシフトレジスタ
ＳＲ-Ｅ 第２のシフトレジスタ
SREG1, SREG3,‥‥, SREG173, SREG175 奇数番目のフリップフロップ
SREG2, SREG4,‥‥, SREG174, SREG176 偶数番目のフリップフロップ
DR1, DR3,‥‥, DR173, DR175 奇数番目の駆動回路
DR2, DR4,‥‥, DR174, DR176 偶数番目の駆動回路
DEC1, DEC3,‥‥, DEC173, DEC175 奇数番目のデコーダ
DEC2, DEC4,‥‥, DEC174, DEC176 偶数番目のデコーダ
OUTBUF1, OUTBUF3,‥‥, OUTBUF175 奇数番目の出力バッファ
OUTBUF2, OUTBUF4,‥‥, OUTBUF176 偶数番目の出力バッファ
OUT1, OUT3,‥‥, OUT173, OUT175 奇数番目の出力パッド
OUT2, OUT4,‥‥, OUT174, OUT176 偶数番目の出力パッド
１０６ コントローラ
ROW1, ROW3,‥‥, ROW173, ROW175 奇数番目の走査用駆動端子
ROW2, ROW4,‥‥, ROW174, ROW176 偶数番目の走査用駆動端子
Claims (13)
- 複数本の走査ラインと複数本の信号ラインとをマトリクス状に交差配列してマトリクスの各交点に画素を設けるディスプレイにおいて前記走査ラインを線順次で選択して駆動するための走査駆動用集積回路であって、
チップ上で第１の方向に一列に配置される複数の出力パッドと、前記走査ラインをそれぞれ前記出力パッドを介してアクティブ状態に駆動するための複数の駆動回路と、前記走査ラインの順序に対応した順序で前記駆動回路を線順次走査のサイクルで個別的に選択するための複数の選択回路とを有し、
前記チップ上で、奇数番目の前記走査ラインに対応する奇数番目の前記出力パッド、前記駆動回路および前記選択回路を第１の領域内にまとめて配置するとともに、偶数番目の前記走査ラインに対応する偶数番目の前記出力パッド、前記駆動回路および前記選択回路を前記第１の方向において前記第１の領域に隣接する第２の領域内にまとめて配置し、
前記第１の領域内では、奇数番目の前記走査ラインの順序に対応する順序で奇数番目の前記出力パッド、前記駆動回路および前記選択回路をそれぞれ前記第１の方向に一列に配置するとともに、各走査ラインに対応する前記出力パッド、前記駆動回路および前記選択回路を前記第１の方向とほぼ直交する第２の方向に同じ並びで配置し、
前記第２の領域内では、偶数番目の前記走査ラインの順序に対応する順序で偶数番目の前記出力パッド、前記駆動回路および前記選択回路をそれぞれ前記第１の方向に一列に配置するとともに、各走査ラインに対応する前記出力パッド、前記駆動回路および前記選択回路を前記第２の方向に同じ並びで配置してなる走査駆動用集積回路。 - 奇数番目の前記選択回路が、全体で第１のシフトレジスタを構成する個々のフリップフロップからなり、フレーム周期で与えられる第１のシフトデータを線順次走査サイクルの１／２の周波数を有する第１の転送クロック信号に同期して順次後段のフリップフロップに転送し、前記第１のシフトデータをラッチした各フリップフロップの出力信号によって各対応する前記駆動回路を選択し、
偶数番目の前記選択回路が、全体で第２のシフトレジスタを構成する個々のフリップフロップからなり、フレーム周期で与えられる第２のシフトデータを線順次走査サイクルの１／２の周波数を有し、かつ前記第１の転送クロック信号とは逆相の第２の転送クロック信号に同期して順次後段のフリップフロップに転送し、前記第２のシフトデータをラッチした各フリップフロップの出力信号によって各対応する前記駆動回路を選択する請求項１に記載の走査駆動用集積回路。 - 前記第１および第２のシフトレジスタが、前記第１および第２のシフトデータをそれぞれ双方向に転送可能である請求項２に記載の走査駆動用集積回路。
- 線順次走査のサイクルを規定する基本クロック信号を１／２分周して前記第１および第２の転送クロック信号を生成する転送クロック発生器と、
１フレームの開始のタイミングを表すスタートパルスに応動して前記基本クロック信号の連続する２サイクルにわたって前記第１および第２のシフトデータを生成するシフトデータ発生器と
を有する請求項１〜３のいずれか一項に記載の走査駆動用集積回路。 - 前記第１の方向が前記チップの長手方向に対応し、前記チップの長手方向に延びる一方の辺に沿って前記出力パッドが一列に配置される請求項１〜４のいずれか一項に記載の走査駆動用集積回路。
- 前記チップの長手方向に延びる他方の辺に沿って所要の電源電圧または信号を入力するための入力パッドが一列に配置される請求項５に記載の走査駆動用集積回路。
- 前記チップがＴＣＰで実装される請求項１〜６のいずれか一項に記載の走査駆動用集積回路。
- ディスプレイ装置の走査電極に対して走査用の駆動信号を順次に供給するための走査駆動用集積回路であって、
直列に接続された複数のレジスタ回路を有し、第１のクロック信号に応じて第１のシフトデータを順次に転送する第１のシフトレジスタと、
上記第１のシフトレジスタの複数のレジスタ回路にそれぞれ対応する複数の駆動回路を有し、当該複数の駆動回路が上記第１のシフトレジスタの複数のレジスタ回路から出力される上記第１のシフトデータに応じた駆動信号をそれぞれ出力する第１の駆動部と、
直列に接続された複数のレジスタ回路を有し、上記第１のクロック信号と位相が１８０゜ずれた第２のクロック信号に応じて上記第１のシフトデータと上記第２のクロック信号の半周期分位相がずれた第２のシフトデータを順次に転送する第２のシフトレジスタと、
上記第２のシフトレジスタの複数のレジスタ回路にそれぞれ対応する複数の駆動回路を有し、当該複数の駆動回路が上記第２のシフトレジスタの複数のレジスタ回路から出力される上記第２のシフトデータに応じた駆動信号をそれぞれ出力する第２の駆動部と
を有し、上記第１の駆動部の各駆動回路又は上記第２の駆動部の各駆動回路から上記第１又は第２のシフトデータに応じた上記駆動信号が交互に出力される走査駆動用集積回路。 - 上記第１のシフトレジスタの各レジスタ回路及び上記第１の駆動部の各駆動回路が第１の方向に沿って昇べきの順に配置され、上記第２のシフトレジスタの各レジスタ回路及び上記第２の駆動部の各駆動回路が上記第１の方向に沿って降べきの順に配置されている請求項８に記載の走査駆動用集積回路。
- 上記第１及び第２のシフトレジスタが双方向にシフトデータを転送可能な双方向シフトレジスタであり、上記第１のシフトデータが上記第１のシフトレジスタの初段のレジスタ回路又は最終段のレジスタ回路に供給され、上記第２のシフトデータが上記第２のシフトレジスタの初段のレジスタ回路又は最終段のレジスタ回路に供給される請求項９に記載の走査駆動用集積回路。
- 上記第１及び第２のクロック信号の２倍の周波数を有する基準クロック信号とスタートパルスとを入力し、上記基準クロック信号と上記スタートパルスとに基づいて上記第１及び第２のクロック信号と上記第１及び第２のシフトデータとを生成する信号発生回路を有する請求項８、９又は１０に記載の走査駆動用集積回路。
- 上記第１の及び第２のシフトレジスタと上記第１及び第２の駆動部とが長方形の半導体チップに形成されており、上記第１の方向が上記半導体チップの長手方向である請求項８、９、１０又は１１に記載の走査駆動用集積回路。
- 上記第１の駆動部の各駆動回路から奇数番目の駆動信号が順次に出力され、上記第２の駆動部の各駆動回路から偶数番目の駆動信号が順次に出力される請求項１２に記載の走査駆動用集積回路。
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