CN103106881A - 一种栅极驱动电路、阵列基板及显示装置 - Google Patents
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Abstract
本发明提供了一种栅极驱动电路、阵列基板及显示装置,涉及显示领域,可以减小布线面积,使所述边框更窄。所述栅极驱动电路包括:多个级联的移位寄存单元,每个移位寄存单元对应N路运算单元,所述N路运算单元中的每路运算单元包括至少两个输入端;所述运算单元用于对从所述至少两个输入端输入的两个信号进行运算;N路运算单元中的每路运算单元的一个输入端都连接对应的移位寄存单元的信号输出端;其他输入端分别对应连接时钟发生单元的输出端;时钟发生单元,分别为N路运算单元输入不同的时钟信号,以使得所述N路运算单元输出N路不同的驱动信号。
Description
技术领域
本发明涉及显示领域,尤其涉及一种栅极驱动(Gate Drive onArray,简称GOA)电路、阵列基板及显示装置。
背景技术
在现有技术中,显示装置大多都采用如图1所示的栅极驱动电路,所述栅极驱动电路包括若干移位寄存单元和若干输出缓冲单元,各个移位寄存单元依次级联在一起,每个移位寄存单元可以输出一个栅极脉冲信号给对应的输出缓冲单元,以使得所述输出缓冲单元输出栅极驱动信号;同时每个移位寄存单元的输出信号还作为下一个移位寄存单元的起始信号。
如图1所示,一个移位寄存单元将起始信号STV_N进行移位,输出一个移位信号STV_N+1,所述信号STV_N+1通过输出缓冲单元最终输出一路栅极驱动信号Gate_N+1;同时所述信号STV_N+1作为下一级移位寄存单元的起始信号输入所述下一级移位寄存单元,所述下一级移位寄存单元将信号STV_N+1进行移位后输出一个移位信号STV_N+2,将信号STV_N+2通过输出缓冲单元最终再输出一路栅极驱动信号Gate_N+2。
目前,为了增大小尺寸显示装置的显示区域,和改善大尺寸显示装置拼接显示的效果,需要减小从显示区域边缘到显示装置的边缘的边框宽度,形成所谓的窄边框设计。但如图1所示的栅极驱动电路,若要输出N路栅极驱动信号,则需要N个移位寄存单元串联实现,这将导致所述栅极驱动电路布线面积较大,所述边框宽度就较大,不利于所述窄边框设计的实现。
发明内容
本发明的实施例提供一种栅极驱动电路、阵列基板及显示装置,可以减小布线面积,使所述边框宽度更窄。
为达到上述目的,本发明的实施例采用如下技术方案:
一种栅极驱动电路,包括:
多个移位寄存单元,除最后一个移位寄存单元外的每个移位寄存单元的信号输出端连接下一个移位寄存单元的信号输入端;每个移位寄存单元对应N路运算单元,所述N大与等于2,所述N路运算单元中的每路运算单元包括至少两个输入端;所述运算单元用于对从所述至少两个输入端输入的信号进行运算;所述N路运算单元中的每路运算单元的一个输入端都连接对应的移位寄存单元的信号输出端;所述N路运算单元中的每路运算单元的其他输入端分别对应连接时钟发生单元的输出端;所述时钟发生单元,分别为所述N路运算单元输入不同的时钟信号,以使得所述N路运算单元输出N路不同的驱动信号。
一种阵列基板,包括栅线和数据线,在栅线和数据线限定的像素区域内形成有薄膜晶体管,所述阵列基板还包括上述的栅极驱动电路,所述栅极驱动电路为所述栅线提供驱动信号。
一种显示装置,包括上述的阵列基板。
上述技术方案提供的栅极驱动电路、阵列基板及显示装置,通过运算单元将一个移位寄存单元输出的信号和多种不同的时钟信号进行运算,从而实现了多路栅极驱动信号的输出,减小了移位寄存单元的使用数量,从而减小了栅极驱动电路的布线面积,进而减小了所述边框的宽度,有利于实现窄边框设计。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为现有技术中的一种栅极驱动电路的结构示意图;
图2为本发明实施例提供的一种栅极驱动电路的结构示意图;
图3为本发明实施例提供的一种图2所示的栅极驱动电路的驱动时序示意图;
图4为本发明实施例提供的一种栅极驱动电路的结构示意图;
图5为本发明实施例提供的一种图4所示的栅极驱动电路的驱动时序示意图;
图6为本发明实施例提供的一种栅极驱动电路的结构示意图;
图7为本发明实施例提供的一种图6所示的栅极驱动电路中的时钟发生单元生成的时钟信号的时序示意图。
附图标记:
21-移位寄存单元,22-运算单元,23-时钟发生单元,24-输出缓冲单元;231-时钟发生子单元,232-移位子单元。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。
本发明实施例提供了一种栅极驱动电路,如图2所示,所述栅极驱动电路包括:多个移位寄存单元21,除最后一个移位寄存单元外的每个移位寄存单元的信号输出端连接下一个移位寄存单元的信号输入端。每个移位寄存单元21对应N路运算单元22,所述N路运算单元22中的每路运算单元22包括至少两个输入端;所述运算单元22用于对从所述至少两个输入端输入的两个信号进行运算。所述N大于等于2,示例的,如图2所示,N=4,每个移位寄存单元21对应4路运算单元22。所述N路运算单元22中的每路运算单元22的一个输入端都连接对应的移位寄存单元21的信号输出端;所述N路运算单元22中的每路运算单元22的其他输入端分别对应连接时钟发生单元23的输出端。所述时钟发生单元23,分别为所述N路运算单元输入不同的时钟信号,以使得所述N路运算单元输出N路不同的驱动信号。
在本发明实施例中,所述移位寄存单元可以是移位寄存器,所述时钟发生单元可以是IC(integrated circuit,集成电路),需要说明的是,这里所述的运算是逻辑运算的一种。
第一个移位寄存单元的输入信号是由基板上的IC提供的,其他移位寄存单元的输入信号都是上一个移位寄存单元的输出信号。示例的,以图2所示的栅极驱动电路为例,所述运算单元22有两个输入端。图3为图2所示的栅极驱动电路的驱动时序示意图,如图2和3所示,移位寄存单元21的输入信号为STV_N-1,经移位后所述移位寄存单元的输出信号为STV_N,所述时钟发生单元23生成如图3所示的4路时钟信号C1~C4,将移位寄存单元21的输出信号STV_N分别与所述4路时钟信号C1~C4在N路运算单元进行运算,生成如图3所示的4路栅极驱动信号GateN_1~GateN_4。下一个移位寄存单元接收到输入信号STV_N后进行一维输出信号STV_N+1,所述信号STV_N+1如图3中所示,所述信号STV_N分别与所述4路时钟信号C1~C4进行运算有生成4路栅极驱动信号,依次类推,每生成4路栅极驱动信号需要一个移位寄存单元。现有技术中,生成4路栅极驱动信号需要4个移位寄存单元,而本申请中只需要一个移位寄存单元,就可以生成4路栅极驱动信号。
本发明实施例提供的栅极驱动电路,通过运算单元将一个移位寄存单元输出的信号和多种不同的时钟信号进行运算,从而实现了多路栅极驱动信号的输出,可以将使用移位寄存单元的数量减少为现有技术中使用的移位寄存单元数量的1/N,从而减小了栅极驱动电路的布线面积,进而减小了所述边框的宽度,有利于实现窄边框设计。
可选的,所述运算单元22可以有很多种逻辑电路形式,只要能实现所述N路运算单元22分别对输入的信号进行运算输出相应的驱动信号即可。可选的,所述运算单元22的输入端可以是两个也可以是三个或更多个。
若所述运算单元22的输入端有两个,可选的,所述运算单元可以由一个与非门和一个非门串联构成,也可以由一个与非门和奇数个非门串联构成。优选的,如图6所示,所述运算单元22可以包括串联的二输入与非门和非门。所述N路运算单元中的每路运算单元22的一个输入端都连接所述相应的移位寄存单元的信号输出端,每路运算单元22的另一个输入端分别对应连接所述时钟发生单元23的一个输出端。此时,如图3所示,移位寄存单元21的输出信号STV_N分别与图3中所示的4路时钟信号C1~C4在N路运算单元进行运算,生成如图3所示的4路栅极驱动信号GateN_1~GateN_4。
若所述运算单元22的输入端有三个,则如图4所示,所述运算单元22包括串联的三输入与非门和非门。所述N路运算单元的每路运算单元22中都有一个输入端连接到所述相应的移位寄存单元的信号输出端,所述N路运算单元的每路运算单元22中的其他输入端则相应连接到时钟发生单元23的输出端,只要保证N路运算单元22分别输出不同的驱动信号。示例的,其连接方式可以如图4所示,参照图4所示的连接方式,各个信号的时序图可以如图5所示,移位寄存单元21的输出信号STV_N分别与图5中所示的4路时钟信号C51~C54中的任3路信号在4路运算单元22中进行运算,可以生成如图5所示的4路栅极驱动信号GateN_1~GateN_4。具体的,如图5所示,信号STV_N、C51和C53三个信号在一路运算单元22进行运算,结果至输出缓冲单元24产生输出信号GateN_1;信号STV_N、C51和C54三个信号在一路运算单元22进行运算,结果至输出缓冲单元24产生输出信号GateN_2;信号STV_N、C52和C53三个信号在一路运算单元22进行运算,结果至输出缓冲单元24产生输出信号GateN_3;信号STV_N、C52和C54三个信号在一路运算单元22进行运算,结果至输出缓冲单元24产生输出信号GateN_4。
优选的,为了放大所述栅极驱动电路输出信号的驱动能力,如图4或图6所示,所述栅极驱动电路中每路运算单元22的输出端都连接有一个输出缓冲单元24。可选的,所述输出缓冲单元24由偶数个反相器串联组成。
所述时钟发生单元23通常可以提供2路、3路、4路、5、路或6路不同的时钟信号,当然,所述时钟发生单元23也可以提供更多路的时钟信号,但这在时钟上就变得更为复杂,实用性降低。
可选的,为了生成更多的时钟信号,减少移位寄存单元21的个数,如图6所示,所述时钟发生单元可以包括时钟发生子单元231和移位子单元232,此时,所述时钟发生子单元231的输出端以及所述移位子单元232的输出端作为所述时钟发生单元23的N个输出端。所述时钟发生子单元231,用于生成m(m≥1并且m<N)路不同的时钟信号,并从输出端输出;所述移位寄存子单元232,其输入端连接所述时钟发生子单元的输出端,用于将所述时钟发生子单元231生成的m路不同的时钟信号进行移位,生成后N-m路不同的时钟信号,并从输出端输出。
示例的,如图6所示,所述时钟发生单元23的4个输出端由所述时钟发生子单元231的2个输出端以及所述移位子单元232的2个输出端组成。所述时钟发生子单元231生成2路不同的时钟信号C41和C42,并从输出端输出,所述移位子单元232将所述时钟信号C41、C42移位生成C43和C44,或者所述时钟发生子单元231生成2路不同的时钟信号C41和C43,并从输出端输出,由移位子单元232分别将C41和C43移位生成C42和C44,并从输出端输出。示例的,如图7所示,为C41、C42和C43、C44的时序波形图。
这样所述时钟发生单元23就可以利用移位子单元232多生成一倍的时钟信号,从而可以将使用移位寄存单元的数量再次减小1/2倍,使布线面积更小,所述边框更窄,更加有利于窄边框设计的实现。
在应用上述栅极驱动电路时,需要预先设计所述时钟信号的脉宽和周期,在本发明实施例中,以图2或图6为例,所述时钟信号的脉宽,为所述移位寄存单元的信号输出端输出的信号的脉宽的1/N;所述时钟信号的周期,为所述移位寄存单元的信号输出端输出的信号的脉宽。示例的,如图3所示,N=4,所述时钟信号为C1~C4,此时,如时序示意图图4所示,所述时钟信号C1~C4的脉宽为信号STV_N的1/4,周期为信号STV_N的脉宽。以图4所示的栅极驱动电路为例,其信号时序图如图5所示,其中C52可由C51的反向信号形成,C54可由C53的反向信号形成,这样可减少必需的时钟信号数目。C51、C52的周期为STV_N信号的脉宽,C51、C52的脉宽为STV_N信号的脉宽的1/2,C53、C54的周期为C51和C52的脉宽,C53、C54的脉宽为C51和C52的脉宽的1/2。这样信号通过图4所述的栅极驱动电路时,才能够输出多路不同的驱动信号。
本发明实施例还提供了一种阵列基板,包括栅线和数据线,在栅线和数据线限定的像素区域内形成有薄膜晶体管,所述阵列基板还包括上述的栅极驱动电路,所述栅极驱动电路为所述栅线提供驱动信号。
本发明实施例还提供了一种显示装置,包括上述的阵列基板,所述显示装置可以为液晶显示器、液晶电视、数码相机、手机、平板电脑等具有任何显示功能的产品或者部件。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种栅极驱动电路,其特征在于,包括:
多个移位寄存单元,除最后一个移位寄存单元外的每个移位寄存单元的信号输出端连接下一个移位寄存单元的信号输入端;
每个移位寄存单元对应N路运算单元,所述N大与等于2,所述N路运算单元中的每路运算单元包括至少两个输入端;所述运算单元用于对从所述至少两个输入端输入的信号进行运算;
所述N路运算单元中的每路运算单元的一个输入端都连接对应的移位寄存单元的信号输出端;所述N路运算单元中的每路运算单元的其他输入端分别对应连接时钟发生单元的输出端;
所述时钟发生单元,分别为所述N路运算单元输入不同的时钟信号,以使得所述N路运算单元输出N路不同的驱动信号。
2.根据权利要求1所述的电路,其特征在于,所述运算单元有两个输入端,所述运算单元包括串联的二输入与非门和非门。
3.根据权利要求1所述的电路,其特征在于,所述运算单元有三个输入端,所述运算单元包括串联的三输入与非门和非门。
4.根据权利要求1~3任一项所述的电路,其特征在于,每路运算单元的输出端都连接有一个输出缓冲单元。
5.根据权利要求4所述的电路,其特征在于,所述输出缓冲单元包括偶数个串联的反相器。
6.根据权利要求2所述的电路,其特征在于,所述时钟发生单元包括:时钟发生子单元和移位子单元;所述时钟发生子单元的输出端以及所述移位寄存子单元的输出端作为所述时钟发生单元的N个输出端;所述时钟发生单元的N个输出端分别对应连接所述N路运算单元中的每路运算单元的另一个输入端;
所述时钟发生子单元,用于生成m路不同的时钟信号,并从输出端输出,所述m大于等于1并且m小于N;
所述移位寄存子单元,其输入端连接所述时钟发生子单元的输出端,用于将所述时钟发生子单元生成的m路不同的时钟信号进行移位,生成后N-m路不同的时钟信号,并从输出端输出。
7.根据权利要求1或6所述的电路,其特征在于,所述N为2或4。
8.根据权利要求2所述的电路,其特征在于,所述时钟信号的脉宽,为所述移位寄存单元的信号输出端输出的信号的脉宽的1/N;所述时钟信号的周期,为所述移位寄存单元的信号输出端输出的信号的脉宽。
9.一种阵列基板,包括栅线和数据线,在栅线和数据线限定的像素区域内形成有薄膜晶体管,其特征在于,所述阵列基板还包括权利要求1~8所述的栅极驱动电路,所述栅极驱动电路为所述栅线提供驱动信号。
10.一种显示装置,其特征在于,包括权利要求9所述的阵列基板。
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