CN108012567B - 用于存储器结构中的控制栅极电极的钴和钴-半导体合金的横向堆叠体 - Google Patents

用于存储器结构中的控制栅极电极的钴和钴-半导体合金的横向堆叠体 Download PDF

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Abstract

绝缘层和牺牲材料层的交替堆叠体形成在基板之上。存储器堆叠体结构和背侧沟槽通过所述交替堆叠体形成。经由对所述绝缘层有选择性地通过所述背侧沟槽移除所述牺牲材料层来形成背侧凹陷。在每个背侧凹陷中形成钴部分。可以通过在所述钴部分上沉积半导体材料层，并且使所述半导体材料与所述钴部分的表面区域反应来在每个钴部分上形成钴‑半导体合金部分。可以通过各向异性蚀刻或通过平坦化工艺移除形成在所述交替堆叠体的上方的钴‑半导体合金的残余部分。每个背侧凹陷内的钴部分和钴‑半导体合金部分的组合可以用作三维存储器器件的字线。

Description

用于存储器结构中的控制栅极电极的钴和钴-半导体合金的 横向堆叠体
相关申请的交叉引用
本申请要求于2015年9月21日提交的美国申请No.14/859,525的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开总体上涉及半导体器件领域，并且具体地涉及三维存储器结构(例如垂直NAND串和其他三维器件)及其制造方法。
背景技术
在T.Endoh等人的题为“Novel Ultra High Density Memory With A Stackeded-Surrounding Gate Transistor(S-SGT)Structured Cell”,IEDM Proc.(2001)33-36的文章中公开了具有每单元一位的三维垂直NAND串。
发明内容
根据本公开的一个方面，提供了一种三维存储器器件，其包括：绝缘层和导电层的交替堆叠体(alteranting stack)，并且其位于基板之上；以及通过交替堆叠体延伸的存储器堆叠体结构。导电层中的每一个包括具有面向存储器堆叠体结构的第一侧的钴部分、以及与钴部分的第二侧接触的钴-半导体合金部分。
根据本公开的另一方面，提供了一种制造三维存储器器件的方法。在基板之上形成包括绝缘层和牺牲材料(sacrificial material)层的交替堆叠体。形成通过交替堆叠体延伸的存储器堆叠体结构。通过交替堆叠体形成背侧沟槽。通过从背侧沟槽移除牺牲材料层，在存储器堆叠体结构的周围形成背侧凹陷。在每个背侧凹陷中形成钴部分。在每个钴部分上形成钴-半导体合金部分。在背侧沟槽中形成绝缘间隔体和接触通孔结构。
附图说明
图1是根据本公开的实施例的在形成绝缘层和牺牲材料层的交替堆叠体、以及通过交替堆叠体延伸的存储器开口之后的示例性结构的垂直截面图。
图2A至图2H是根据本公开的实施例的在用于形成存储器堆叠体结构的各种工艺步骤期间的示例性结构内的存储器开口的顺序垂直截面图。
图3是根据本公开的实施例的在形成存储器堆叠体结构之后的示例性结构的垂直截面图。
图4是根据本公开的实施例的在形成阶梯式表面的组和后退阶梯式电介质材料部分之后的示例性结构的垂直截面图。
图5是根据本公开的实施例的在形成电介质柱结构之后的示例性结构的垂直截面图。
图6A是根据本公开的实施例的在形成背侧沟槽之后的示例性结构的垂直截面图。
图6B是图6A的示例性结构的透视俯视图。垂直平面A–A’是图6A的垂直截面图的平面。
图7是根据本公开的实施例的在形成背侧凹陷之后的示例性结构的垂直截面图。
图8A至图8H是根据本公开的第一实施例的在形成第一示例性导电层期间对应于图7中的放大区域M的区域的顺序垂直截面图。
图9A至图9E是根据本公开的第二实施例的在形成第二示例性导电层期间对应于图7中的放大区域M的区域的顺序垂直截面图。
图10是根据本公开的实施例的在形成导电线之后的示例性结构的垂直截面图。
图11A是根据本公开的实施例的在形成各种接触通孔结构之后的示例性结构的垂直截面图。
图11B是图11A的示例性结构的透视俯视图。垂直平面A–A’是图11A的垂直截面图的平面。
具体实施例
如上面所讨论的，本公开涉及三维存储器结构(例如垂直NAND串和其他三维器件)及其制造方法，下面描述其各个方面。可以采用本公开的实施例来形成包括多级存储器结构的各种结构，其非限制性示例包括半导体器件，例如包括多个NAND存储器串的三维单片存储器阵列器件。附图不是按照比例绘制的。可以在示出元件的单个范例的情况下复制该元件的多个范例，除非明确描述或以其他方式清楚地指明了没有元件的复制。例如“第一”、“第二”和“第三”的序数词仅用于标识相似的元件，并且在本说明书和本公开的权利要求书中可以采用不同的序数词。如本文所使用的，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上，或者位于第二元件的内侧上。如本文所使用的，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
本公开的发明人认识到，由于各种原因，钴可以有利地用于形成三维器件中的导电层。可以利用无卤素化学物质(例如利用无卤素的含钴的前驱体气体)来沉积钴。此外，可以在基本上不超过200摄氏度(例如，约150摄氏度)的低沉积温度下沉积钴。可以在没有成核层(nucleation layer)的情况下沉积钴，由此允许几乎100％的沉积体积以提供与体钴(bulk cobalt)的电阻率相当的电阻率。钴比钨更软，并且因此作为导电层产生较小的应力。此外，钴膜可以退火，以提供沉积的钴材料的再生长。使用钴可以实现2倍或更多倍的晶粒尺寸生长。
如本文所使用的，“层”是指包括具有基本上均匀厚度的区域的材料部分。层可以在下面的或上覆的结构的整体之上延伸，或者具有的范围可以小于下面的或上覆的结构的范围。此外，层可以是均匀或不均匀的连续结构的区域，其具有的厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面处的或者其之间的水平平面的任何对之间。层可以水平地、垂直地和/或沿着锥形的表面延伸。基板可以是层，可以在其中包括一个或多个层，和/或可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所使用的，“场效应晶体管”是指具有半导体沟道的任何半导体器件，电流以由外部电场调节的电流密度流过该半导体沟道。如本文所使用的，“有源区域”是指场效应晶体管的源极区或场效应晶体管的漏极区。“顶部有源区域”是指位于场效应晶体管的另一有源区域的上方的场效应晶体管的有源区域。“底部有源区域”是指位于场效应晶体管的另一有源区域的下方的场效应晶体管的有源区域。单片三维存储器阵列是这样的阵列，其中多个存储器级形成在单个基板(例如半导体晶片)之上，而没有中间基板。术语“单片”意思是阵列的每个级的层被直接沉积在阵列的每个下面的级的层上。相比之下，二维阵列可以分开形成，然后封装在一起以形成非单片存储器器件。例如，如题为“Three DimensionalStructure Memory”的美国专利No.5,915,167中所述，通过在分离的基板上形成存储器级并垂直地堆叠存储器级来构造非单片堆叠的存储器。基板可以在键合之前被减薄或从存储器级移除，但是由于存储器级最初在分离的基板上形成，这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文所述的各种实施例来制造。
参考图1，示出了根据本公开的实施例的示例性结构，其可以用于例如制造包含垂直NAND存储器器件的器件结构。示例性结构包括基板，其可以是半导体基板(例如半导体基板，如单晶硅晶片)。基板可以包括半导体基板层10。半导体基板层10是半导体材料层，并且可以包括至少一种元素半导体材料(例如硅，如单晶硅)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。
如本文所使用的，“半导体材料”是指具有1.0x 10-6S/cm至1.0x 105S/cm的范围中的电导率的材料，且当以电掺杂剂进行适当的掺杂时，能够制造具有1.0S/cm至1.0x 105S/cm的范围中的电导率的掺杂的材料。如本文所使用的，“电掺杂剂”是指向带结构内的平衡带添加空穴的p型掺杂剂，或向带结构内的导电带添加电子的n型掺杂剂。如本文所使用的，“导电材料”是指具有电导率大于1.0x 105S/cm的材料。如本文所使用的，“绝缘材料”或“电介质材料”是指具有电导率小于1.0x 10-6S/cm的材料。对电导率的所有测量都是在标准条件下进行的。半导体基板层10可以包括至少一个掺杂阱(未明确示出)，该掺杂阱在其中具有基本上均匀的掺杂剂浓度。
示例性结构可以有多个区域，以构建不同类型的器件。这样的区域可以包括例如器件区域100、接触区域300和***器件区域200。在一个实施例中，半导体基板层10可以在器件区域100中包括至少一个掺杂阱。如本文所使用的“掺杂阱”是指通体具有相同导电类型(其可以是p型或n型)的掺杂以及基本上相同水平的掺杂剂浓度的半导体材料的一部分。掺杂阱可以与半导体基板层10相同，或者可以是半导体基板层10的一部分。掺杂阱的导电类型在本文中称为第一导电类型，其可以是p型或者n型。掺杂阱的掺杂剂浓度水平在本文中称为第一掺杂剂浓度水平。在一个实施例中，第一掺杂剂浓度水平可以在1.0x 1015/cm3至1.0x 1018/cm3的范围中，尽管也可以采用更小和更大的掺杂剂浓度水平。如本文所使用的，掺杂剂浓度水平是指给定区域的平均掺杂剂浓度。
***器件210可以形成在位于***器件区域200内的半导体基板层10的一部分之中或之上。***器件可以包括用于操作要在器件区域100中形成的存储器器件的各种器件，并且可以包括，例如，用于存储器器件的各种部件的驱动电路。***器件210可以包括，例如，场效应晶体管和/或例如电阻器、电容器、电感器、二极管等无源部件。
可选地，可以在半导体基板层10的上方形成栅极电介质层12。栅极电介质层12可以用作第一源极选择栅极电极的栅极电介质。栅极电介质层12可以包括，例如，氧化硅和/或电介质金属氧化物(例如HfO2、ZrO2、LaO2等)。栅极电介质层12的厚度可以在3nm至30nm的范围中，尽管也可以使用更小和更大的厚度。
在基板的顶表面之上形成第一材料层(其可以是绝缘层32)和第二材料层(其是指间隔体材料层)的交替堆叠体，其可以，例如，在栅极电介质层12的顶表面上。如本文所使用的，“材料层”是指其整体通体包括材料的层。如本文所使用的，“间隔体材料层”是指位于两个其他材料层之间(即上覆材料层和下面材料层之间)的材料层。间隔体材料层可以形成为导电层，或者可以在随后的工艺步骤中替换为导电层。
如本文所使用的，第一元件和第二元件的交替堆叠体是指这样的结构，其中第一元件的范例和第二元件的范例交替。不是交替的多个元件的端部元件的第一元件的每个范例在两侧邻接第二元件的两个范例，并且不是交替的多个元件的端部元件的第二元件的每个范例在两端邻接第一元件的两个范例。第一元件可以在其之中具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其之中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的范例或以第二材料层的范例开始，并且可以以第一材料层的范例或以第二材料层的范例结束。在一个实施例中，第一元件的范例和第二元件的范例可以在交替的多个元件内形成以周期性重复的单位。
每个第一材料层包括第一材料，并且每个第二材料层包括不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层42。在这种情况下，堆叠体可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替的层的原型堆叠体。如本文所使用的，“原型”结构或“过程中”结构是指临时结构，随后在形状上或在其中的至少一种组成物的组分上修改该临时结构。
交替的多个层的堆叠体在本文中称为交替堆叠体(32，42)。在一个实施例中，交替堆叠体(32，42)可以包括由第一材料构成的绝缘层32、以及由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包括但不限于氧化硅(包含掺杂的或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(Organosilicate Glass，OSG)、旋转电介质材料、通常称为高介电常数(High Dielectric Constant，high-k)电介质氧化物的电介质金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料是牺牲材料，其可以是对绝缘层32的第一材料有选择性地被移除。如本文所使用的，如果移除工艺以第二材料的移除的速率的至少两倍的速率来移除第一材料，则第一材料的移除为“对”第二材料“有选择性”。第一材料的移除的速率与第二材料的移除的速率的比例在本文中称为第一材料的移除工艺关于第二材料的“选择度”。
牺牲材料层42可以包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料可以随后替换为导电电极，其例如可以用作垂直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(例如非晶硅)和多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲材料层42可以是包括氮化硅或半导体材料(其包括硅和锗中的至少一种)的间隔体材料层。
在一个实施例中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(Chemical Vapor Deposition，CVD)沉积绝缘层32的第一材料。例如，如果氧化硅被用于绝缘层32，则原硅酸四乙酯(Tetraethylorthosilicate，TEOS)可以用作CVD工艺的前体材料。牺牲材料层42的第二材料可以例如由CVD或原子层沉积(Atomic Layer Deposition，ALD)来形成。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极(诸如，随后要形成的单片三维NAND串存储器器件的控制栅极电极)。牺牲材料层42可以包括具有基本上平行于基板的顶表面延伸的条形的部分。
绝缘层32和牺牲材料层42的厚度可以在20nm至50nm的范围中，尽管可以为每个绝缘层32和每个牺牲材料层42采用更小或更大的厚度。绝缘层32和牺牲材料层(例如，控制栅极电极或牺牲材料层)42的对的重复次数可以在从2至1024的范围中，并且通常为从8至256，尽管也可以采用更多的重复次数。堆叠体中的顶部栅极电极和底部栅极电极可以用作选择栅极电极。在一个实施例中，交替堆叠体(32，42)中的每个牺牲材料层42可以在每个相应的牺牲材料层42内具有基本上不变的均匀的厚度。
可选地，绝缘帽层70可以形成在交替堆叠体(32，42)之上。绝缘帽层70包括与牺牲材料层42的材料不同的电介质材料。在一个实施例中，绝缘帽层70可以包括如上所述的可以用于绝缘层32的电介质材料。绝缘帽层70可以具有比绝缘层32中的每一个更大的厚度。可以例如通过化学气相沉积沉积绝缘帽层70。在一个实施例中，绝缘帽层70可以是氧化硅层。
至少包括光致抗蚀剂层的光刻材料堆叠体(未示出)可以形成在绝缘帽层70和交替堆叠体(32，42)之上，并且可以被光刻图案化以在其中形成开口。通过采用图案化的光刻材料堆叠体作为蚀刻掩模的至少一个各向异性蚀刻，光刻材料堆叠体中的图案可以通过绝缘帽层70和通过交替堆叠体(32，42)的整体被转印。交替堆叠体(32，42)的位于图案化的光刻材料堆叠体中的开口的下面的部分被蚀刻以形成第一存储器开口49。换言之，图案化的光刻材料堆叠体中的图案通过交替堆叠体(32，42)的转印形成通过交替堆叠体(32，42)延伸的第一存储器开口。用于通过交替堆叠体(32，42)的材料蚀刻的各向异性蚀刻工艺的化学反应可以交替，以优化交替堆叠体(32，42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以例如是一系列的反应离子蚀刻。可选地，栅极电介质层12可以用作交替堆叠体(32，42)与基板之间的蚀刻停止层。第一存储器开口的侧壁可以是基本上垂直的，或者可以是锥形的。图案化的光刻材料堆叠体随后可以例如通过灰化被移除。
存储器堆叠体结构可以形成在每个存储器开口中。图2A至图2H示出了在形成示例性存储器堆叠体结构期间的顺序垂直截面图。可以在图1中示出的示例性结构中的存储器开口49的每一个内执行示例性存储器堆叠体结构的形成。
参考图2A，示出了存储器开口49。存储器开口49通过绝缘帽层70、交替堆叠体(32，42)和栅极电介质层12延伸，并且可选地延伸到半导体基板层10的上部部分中。每个存储器开口49的底表面相对于半导体基板层10的顶表面的凹陷深度可以在从0nm至30nm的范围中，尽管也可以采用更大的凹陷深度。可选地，可以例如通过各向同性蚀刻，部分地横向地凹陷牺牲材料层42以形成横向凹陷(未示出)。
参考图2B，可以通过对半导体材料的选择性外延以在每个存储器开口49的底部处可选地形成外延沟道部分11。在选择性外延工艺期间，反应物气体和蚀刻剂气体可以同时地或交替地流入工艺室中。示例性结构的半导体表面和电介质表面为半导体材料提供不同的成核速率。通过将半导体材料的蚀刻速率(由蚀刻剂气体的流量确定)设定为大于半导体材料在电介质表面上的成核速率，并且小于半导体材料在半导体表面上的成核速率，半导体材料可以从物理暴露的半导体表面(即，从每个存储器开口49的底部处的半导体基板层10的物理暴露的表面)生长。沉积的半导体材料的每个部分构成外延沟道部分11，其包括与半导体基板层10的单晶半导体材料(例如，单晶硅)外延对齐的单晶半导体材料(例如，单晶硅)。每个外延沟道部分11用作垂直场效应晶体管的沟道的一部分。外延沟道部分11的顶表面可以在牺牲材料层42的对之间。换言之，每个外延沟道部分11的***可以与绝缘层32的侧壁物理接触。腔49’存在于每个存储器开口49中的外延沟道部分11之上。
参考图2C，可以在存储器开口49中顺序地沉积一系列的层，包括：至少一个阻挡电介质层(501L，503L)、连续的存储器材料层504、隧穿电介质层506L和可选的第一半导体沟道层601L。至少一个阻挡电介质层(501L，503L)可以包括，例如，第一阻挡电介质层501L和第二阻挡电介质层503L。
在说明性示例中，第一阻挡电介质层501L可以通过共形沉积方法沉积在每个存储器开口49的侧壁上。第一阻挡电介质层501L包括电介质材料，其可以是电介质金属氧化物。如本文所使用的，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由至少一种金属元素和氧组成，或者可以基本上由至少一种金属元素、氧和至少一种非金属元素(例如氮)组成。在一个实施例中，第一阻挡电介质层501L可以包括电介质常数大于7.9(即，电介质常数大于氮化硅的电介质常数)的电介质金属氧化物。
电介质金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂的化合物、其合金、以及其堆叠体。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(Plused LaserDeposition，PLD)、液体源雾化化学沉积、或其组合沉积第一阻挡电介质层501L。第一阻挡电介质层501L的厚度可以在1nm至20nm的范围中，尽管也可以采用更小和更大的厚度。第一阻挡电介质层501L随后可以用作电介质材料部分，其阻挡存储的电荷泄漏到控制栅极电极。在一个实施例中，第一阻挡电介质层501L包括氧化铝。
第二阻挡电介质层503L可以形成在第一阻挡电介质层501L上。第二阻挡电介质层503L可以包括与第一阻挡电介质层501L的电介质材料不同的电介质材料。在一个实施例中，第二阻挡电介质层503L可以包括氧化硅、与第一阻挡电介质层501L具有不同的组分的电介质金属氧化物、氮氧化硅、氮化硅、或其组合。在一个实施例中，第二阻挡电介质层503L可以包括氧化硅。第二阻挡电介质层503L可以通过共形沉积方法(例如低压化学气相沉积)、原子层沉积、或其组合来形成。第二阻挡电介质层503L的厚度可以在1nm至20nm的范围中，尽管也可以采用更小和更大的厚度。替代地，可以省略第一阻挡电介质层501L和/或第二阻挡电介质层503L，并且可以在随后要形成的存储器薄膜的表面上形成背侧凹陷之后，形成阻挡电介质层。
可以顺序地形成连续的存储器材料层504、隧穿电介质层506L、以及可选的第一半导体沟道层601L。在一个实施例中，连续的存储器材料层504可以是包括电介质电荷捕获材料(其可以例如是氮化硅)的电荷捕获材料。替代地，连续的存储器材料层504可以包括半导体材料(例如掺杂的多晶硅)、或者被图案化成多个电隔离的部分(例如浮置栅极)的金属材料，例如通过在横向凹陷内形成到牺牲材料层42中。在一个实施例中，连续的存储器材料层504包括氮化硅层。
连续的存储器材料层504可以形成为具有均匀组分的单个存储器材料层，或者可以包括多个存储器材料层的堆叠体。多个存储器材料层(如果采用的话)可以包括多个间隔开的浮置栅极材料层，浮置栅极材料层包含导电材料(例如：金属，诸如钨、钼、钽、钛、铂、钌、及其合金；或者金属硅化物，诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴、或其组合)和/或半导体材料(例如，包含至少一种元素半导体元素或至少一种化合物半导体材料的多晶或非晶半导体材料)。替代地或附加地，连续的存储器材料层504可以包括绝缘的电荷捕获材料(诸如一个或多个氮化硅区段)。替代地，连续的存储器材料层504可以包括导电纳米颗粒(诸如，金属纳米颗粒)，其可以，例如，是钌纳米颗粒。连续的存储器材料层504可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、或任何适当的沉积技术来形成，以在其中存储电荷。连续的存储器材料层504的厚度可以在从2nm至20nm的范围中，尽管也可以采用更小和更大的厚度。
隧穿电介质层506L包括电介质材料，可以在适当的电偏置条件下通过其执行电荷隧穿。根据要形成的单片三维NAND串存储器器件的操作的模式，可以通过热载流子注入或者通过Fowler-Nordheim隧穿感应的电荷转移来执行电荷隧穿。隧穿电介质层506L可以包括氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如氧化铝和氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，隧穿电介质层506L可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠体，其通常称为ONO堆叠体。在一个实施例中，隧穿电介质层506L可以包括基本上没有碳的氧化硅层、或基本上没有碳的氮氧化硅层。隧穿电介质层506L的厚度可以在2nm至20nm的范围中，尽管也可以采用更小和更大的厚度。
可选的第一半导体沟道层601L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。在一个实施例中，第一半导体沟道层601L包括非晶硅或多晶硅。第一半导体沟道层601L可以通过共形沉积(诸如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD))方法来形成。第一半导体沟道层601L的厚度可以在2nm到10nm的范围中，尽管也可以采用更小和更大的厚度。腔49’形成在每个存储器开口49的未填充有沉积的材料层(501L、503L、504L、506L、601L)的体积中。
参考图2D，采用至少一个各向异性蚀刻工艺顺序地各向异性蚀刻可选的第一半导体沟道层601L、隧穿电介质层506L、连续的存储器材料层504、至少一个阻挡电介质层(501L，503L)。可以通过至少一个各向异性蚀刻工艺移除位于绝缘帽层70的顶表面的上方的第一半导体沟道层601L、隧穿电介质层506L、连续的存储器材料层504和至少一个阻挡电介质层(501L，503L)的部分。此外，可以移除位于每个腔49’的底部的第一半导体沟道层601L、隧穿电介质层506L、连续的存储器材料层504和至少一个阻挡电介质层(501L，503L)的水平部分，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601L、隧穿电介质层506L、连续的存储器材料层504和至少一个阻挡电介质层(501L，503L)中的每一个。
第一半导体沟道层601L的每个剩余部分构成第一半导体沟道部分601。隧穿电介质层506L的每个剩余部分构成隧道电介质506。连续的存储器材料层504的每个剩余部分在本文中称为存储器材料层504。存储器材料层504可以包括电荷捕获材料或浮置栅极材料。在一个实施例中，每个存储器材料层504可以包括在编程时存储电荷的电荷存储区域的垂直堆叠体。在一个实施例中，存储器材料层504可以是电荷存储层，其中邻接牺牲材料层42的每个部分构成电荷存储区域。第二阻挡电介质层503L的每个剩余部分在本文中称为第二阻挡电介质503。第一阻挡电介质层501L的每个剩余部分在本文中称为第一阻挡电介质503。
可以在通过第一半导体沟道部分601、隧穿电介质506、存储器材料层504和至少一个阻挡电介质(501，503)的开口的下面物理暴露外延沟道部分11的表面(或者在不采用外延沟道部分11的情况下的半导体基板层10的表面)。可选地，每个腔49’的底部处的物理暴露的半导体表面可以垂直地凹陷，使得在腔49’的下面的凹陷的半导体表面从外延沟道部分11(或者在不采用外延沟道部分11的情况下的半导体基板层10)的最顶表面垂直地偏移凹陷距离。隧道电介质506位于存储器材料层504之上。存储器开口49中的至少一个阻挡电介质(501，503)、存储器材料层504和隧穿电介质506的组构成存储器薄膜50，其包括通过至少一个阻挡电介质(501，503)和隧穿电介质506而与周围材料绝缘的多个电荷存储区域(如实施为存储器材料层504)。
在一个实施例中，第一半导体沟道部分601、隧穿电介质506、存储器材料层504、第二阻挡电介质503和第一阻挡电介质501可以具有垂直重合的侧壁。如本文所使用的，如果存在包括第一表面和第二表面两者的垂直平面，则第一表面与第二表面“垂直地重合”。这样的垂直平面可以具有或可以不具有水平曲率，但是沿着垂直方向不包括任何曲率，即，直线地上下延伸。
参考图2E，第二半导体沟道层602L可以直接沉积在外延沟道部分11的半导体表面或半导体基板层10(如果部分11被省略的话)上，并且直接沉积在第一半导体沟道部分601上。第二半导体沟道层602L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。在一个实施例中，第二半导体沟道层602L包括非晶硅或多晶硅。可以通过共形沉积方法(诸如低压化学气相沉积(LPCVD))形成第二半导体沟道层602L。第二半导体沟道层602L的厚度可以在从2nm至10nm的范围中，尽管也可以采用更小和更大的厚度。第二半导体沟道层602L可以部分地填充每个存储器开口中的腔49’，或者可以完全填充每个存储器开口中的腔。
第一半导体沟道部分601和第二半导体沟道层602L的材料共同被称为半导体沟道材料。换言之，半导体沟道材料是第一半导体沟道部分601和第二半导体沟道层602L中的全部半导体材料的组。
参考图2F，在第二半导体沟道层602L没有完全填充每个存储器开口中的腔49’的情况下，电介质芯层62L可以沉积在腔49’中，以填充每个存储器开口内的腔49’的任何剩余部分。电介质芯层62L包括电介质材料(诸如，氧化硅或有机硅酸盐玻璃)。可以通过共形沉积方法(诸如低压化学气相沉积(LPCVD))、或者可以通过自平坦化沉积工艺(诸如旋涂)沉积电介质芯层62L。
参考图2G，可以例如通过从绝缘帽层70的顶表面的上方的凹陷蚀刻来移除电介质芯层62L的水平部分。电介质芯层62L的每个剩余部分构成电介质芯62。此外，可以通过平坦化工艺来移除位于绝缘帽层70的顶表面的上方的第二半导体沟道层602L的水平部分，该平坦化工艺可以采用凹陷蚀刻或化学机械平坦化(Chemical Mechanical Planarization，CMP)。存储器开口内的第二半导体沟道层602L的每个剩余部分构成第二半导体沟道部分602。
第一半导体沟道部分601和第二半导体沟道部分602的每个相邻的对可以共同形成半导体沟道60，当包括半导体沟道60的垂直NAND器件被导通时，电流可以流动通过该半导体沟道60。隧穿电介质506嵌入存储器材料层504内，并横向地围绕半导体沟道60的一部分。第一阻挡电介质501、第二阻挡电介质503、存储器材料层504和隧穿电介质506的每个相邻的组共同构成存储器薄膜50，该存储器薄膜50可以以宏观保持时间存储电荷。在一些实施例中，在该步骤中，第一阻挡电介质501和/或第二阻挡电介质503可以不存在于存储器薄膜50中，并且可以在形成背侧凹陷之后随后形成阻挡电介质。如本文所使用的，宏观保持时间是指适合于将存储器器件作为永久存储器器件操作的保持时间，例如超过24小时的保持时间。
参考图2H，每个电介质芯62的顶表面可以在每个存储器开口内进一步凹陷(例如通过凹陷蚀刻)到位于绝缘帽层70的顶表面与绝缘帽层70的底表面之间的深度。可以通过在电介质芯62的上方的每个凹陷的区域内沉积掺杂的半导体材料来形成漏极区63。掺杂的半导体材料可以例如是掺杂的多晶硅。可以通过例如化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽层70的顶表面的上方移除沉积的半导体材料的多余部分，以形成漏极区63。
示例性存储器堆叠体结构55可以嵌入到图1中示出的示例性结构中。图3示出了合并了图2H的示例性存储器堆叠体结构的多个范例的示例性结构。每个示例性存储器堆叠体结构55包括半导体沟道(601，602)；横向围绕半导体沟道(601，602)的隧穿电介质层506；以及横向围绕隧穿电介质层506(实施为存储器材料层504)的电荷存储区域的垂直堆叠体。示例性结构包括半导体器件，其包括堆叠体(32，42)和通过堆叠体(32，42)延伸的存储器开口，堆叠体(32，42)包括位于半导体基板(例如半导体基板层10)之上的交替的多个材料层(例如，牺牲材料层42)和绝缘层32。半导体器件还包括第一阻挡电介质501，其从堆叠体的最底层(例如，最底部的牺牲材料层42)垂直地延伸到堆叠体的最顶层(例如，最顶部的牺牲材料层42)，并且接触存储器开口的侧壁和半导体基板的水平表面。尽管采用存储器堆叠体结构的示出的配置来描述本公开，但是本公开的方法可以应用于包括多晶半导体沟道的替代的存储器堆叠体结构。
参考图4，可以在半导体基板层10之上形成可选的第一接触级电介质层71。作为可选的结构，可以形成或可以不形成第一接触级电介质层71。在形成第一接触级电介质层71的情况下，第一接触级电介质层71包括电介质材料(诸如，氧化硅、氮化硅、氮氧化硅、多孔或无孔有机硅酸盐玻璃(OSG)、或其组合)。如果采用有机硅酸盐玻璃，有机硅酸盐玻璃可以或可以不掺杂有氮。第一接触级电介质层71可以形成在包括绝缘帽层70的顶表面和漏极区63的顶表面的水平平面之上。可以通过化学气相沉积、原子层沉积(ALD)、旋涂、或其组合沉积第一接触级电介质层71。第一接触级电介质层71的厚度可以在从10nm到300nm的范围中，尽管也可以采用更小和更大的厚度。
在一个实施例中，第一接触级电介质层71可以形成为通体具有均匀厚度的电介质材料层。第一接触级电介质层71可以形成为单个电介质材料层，或者可以形成为多个电介质层的堆叠体。替代地，第一接触级电介质层71的形成可以与至少一个线级电介质层(未示出)的形成合并。虽然采用第一接触级电介质层71是与随后要沉积的可选的第二接触级电介质层或至少一个线级电介质层分离的结构的实施例来描述本公开，但是本文明确地设想了这样的实施例，其中第一接触级电介质层71和至少一个线级电介质层在相同的工艺步骤中形成，和/或形成为相同的材料层。
在一个实施例中，可以例如通过掩模的蚀刻工艺从***器件区域200移除第一接触级电介质层71、绝缘帽层70和交替堆叠体(32，42)。另外，可以通过图案化交替堆叠体(32，42)的一部分来在接触区域300内形成阶梯式腔(stepped cavity)。如本文所使用的，“阶梯式腔”是指具有阶梯式表面(stepped surface)的腔。如本文所使用的，“阶梯式表面”是指一组表面，其包括至少两个水平表面和至少两个垂直表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并邻接从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯”是指在邻接的表面的组的高度上的垂直偏移。
阶梯式腔可以具有各种阶梯式表面，使得阶梯式腔的水平截面形状随着从半导体基板层10的顶表面的垂直距离而变化。在一个实施例中，通过重复地执行一组工艺步骤来形成阶梯式腔。该组工艺步骤可以例如包括第一类型的蚀刻工艺和第二类型的蚀刻工艺，第一类型的蚀刻工艺通过一个或多个级垂直地增加腔的深度，第二类型的蚀刻工艺横向地扩展将在随后的第一类型的蚀刻工艺中要被垂直蚀刻的区域。如本文所使用的，包括交替堆叠体的结构的“级”被定义为结构内的一对第一材料层和第二材料层的相对位置。在形成所有的阶梯式表面之后，可以移除(例如通过灰化)用于形成阶梯式表面的掩模材料层。可以采用多个光致抗蚀剂层和/或多个蚀刻工艺来形成阶梯式表面。
电介质材料(诸如氧化硅)沉积在阶梯式腔中和***器件区域200中的***器件210之上。可以从第一接触级电介质层71的顶表面的上方移除(例如通过化学机械平坦化(CMP))沉积的电介质材料的多余部分。填充接触区域300中的阶梯式腔并且上覆***器件区域200中的半导体基板层10的沉积的电介质材料的剩余部分构成后退阶梯式电介质材料部分65。如本文所使用的，“后退阶梯式”元件是指具有阶梯式表面和水平截面面积的元件，该水平截面面积随着从元件所存在的基板的顶表面的垂直距离的函数单调增加。如果采用氧化硅作为电介质材料，则后退阶梯式电介质材料部分65的氧化硅可以或可以不掺杂掺杂剂(例如B、P和/或F)。后退阶梯式电介质材料部分65的顶表面可以与第一接触级电介质层71的顶表面共面。
***器件210之上的区域和阶梯式腔之上的区域可以使用相同的电介质材料同时填充，或者可以在不同的工艺步骤中使用相同的电介质材料或使用不同的电介质材料来填充。可以在使用电介质材料填充接触区300的阶梯式表面之上的腔之前、同时、或之后使用电介质材料填充***器件210之上的腔。尽管采用同时填充***器件区域200中的腔和接触区域300中的阶梯式腔的实施例来描述本公开，但是本文明确地设想了这样的实施例，其中在不同的工艺步骤中填充***器件区域200中的腔和接触区域300中的阶梯式腔。
参考图5，可以通过后退阶梯式电介质材料部分65和/或通过第一接触级电介质层71和/或通过交替堆叠体(32，42)可选地形成电介质支撑柱7P。在一个实施例中，在位于器件区域100附近的接触区域300中可以形成电介质支撑柱7P。可以例如通过以下步骤来形成电介质支撑柱7P：形成通过后退阶梯式电介质材料部分65和/或通过交替堆叠体(32，42)延伸且至少延伸到半导体基板层10的顶表面的开口，并且使用对移除牺牲材料层42的蚀刻化学物质有抗性的电介质材料来填充开口。
在一个实施例中，电介质支撑柱7P可以包括氧化硅和/或电介质金属氧化物(诸如，氧化铝)。在一个实施例中，在沉积电介质支撑柱7P的同时沉积在第一接触级电介质层71之上的电介质材料的部分可以作为第二接触级电介质层73存在于第一接触级电介质层71之上。电介质支撑柱7P和第二接触级电介质层73中的每一个都是可选的结构。因此，第二接触级电介质层73可以或可以不存在于绝缘帽层70和后退阶梯式电介质材料部分65之上。第一接触级电介质层71和第二接触级电介质层73在本文中共同称为至少一个接触级电介质层(71，73)。在一个实施例中，至少一个接触级电介质层(71，73)可以包括第一接触级电介质层和第二接触级电介质层(71，73)这两者，并且可选地包括可以随后形成的任何附加的通孔级电介质层。在另一个实施例中，至少一个接触级电介质层(71，73)可以仅包括第一接触级电介质层71或第二接触级电介质层73，并且可选地包括任何可以随后形成的任何附加的通孔级电介质层。替代地，可以省略第一接触级电介质层和第二接触级电介质层(71，73)的形成，并且可以随后形成至少一个通孔级电介质层，即在形成第一源极接触通孔结构之后。
第二接触级电介质层73和电介质支撑柱7P可以形成为具有整体构造的单个连续结构，即它们之间没有任何材料界面。在另一实施例中，可以移除(例如通过化学机械平坦化或凹陷蚀刻)电介质材料的在沉积电介质支撑柱7P的同时沉积在第一接触级电介质层71之上的部分。在这种情况下，不存在第二接触级电介质层73，并且可以物理暴露第一接触级电介质层71的顶表面。
参考图6A和图6B，光致抗蚀剂层(未示出)可以施加在至少一个接触级电介质层(71，73)之上，并且可以被光刻图案化以在存储器块之间的区域内形成开口。在一个实施例中，存储块可以沿第一水平方向hd1(例如，位线方向)彼此横向地间隔开，并且光致抗蚀剂层中的每个开口沿着第一水平方向hd1的尺寸可以小于存储器堆叠体结构55的近邻的簇(即，集合)之间的沿着第二水平方向hd2(例如，字线方向)的间隔。此外，光致抗蚀剂层中的每个开口沿着第二水平方向hd2(其平行于存储器堆叠体结构55的每个簇的纵长方向)的尺寸可以大于存储器堆叠体结构55的每个簇的沿着第一水平方向hd1的范围。
可以通过至少一个接触级电介质层(71，73)、后退阶梯式电介质材料部分65和交替堆叠体(32，42)转印光致抗蚀剂层中的开口的图案来在存储器堆叠体结构55的簇的每个近邻的对之间形成背侧沟槽79。半导体基板层10的顶表面可以在每个背侧沟槽79的底部处物理暴露。在一个实施例中，每个背侧沟槽79可以沿着第二水平方向hd2延伸，使得存储器堆叠体结构55的簇沿着第一水平方向hd1横向地间隔开。存储器堆叠体结构55的每个簇结合交替堆叠体(32，42)的围绕该簇的部分构成存储器块。每个存储器块通过背侧沟槽79彼此横向地间隔开。
在一个实施例中，可以通过在形成背侧沟槽79之后注入第二导电类型(其与第一导电类型相反)的掺杂剂来在背侧沟槽79下面的半导体基板层10的部分之中或之上形成源极区域61。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。
参考图7，可以将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧沟槽79中，例如采用蚀刻工艺。在移除了牺牲材料层42的体积中形成了背侧凹陷43。牺牲材料层42的第二材料的移除可以为对绝缘层32的第一材料、电介质支撑柱7P的材料、后退阶梯式电介质材料部分65的材料、半导体基板层10的半导体材料、以及第一存储器薄膜50的最外层的材料有选择性。在一个实施例中，牺牲材料层42可以包括氮化硅，并且绝缘层32、电介质支撑柱7P和后退阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。在另一实施例中，牺牲材料层42可以包括半导体材料(例如多晶硅)，并且绝缘层32、电介质支撑柱7P和后退阶梯式电介质材料部分65的材料可以选自氧化硅、氮化硅和电介质金属氧化物。在这种情况下，可以修改背侧沟槽79的深度，使得背侧沟槽79的最底表面位于栅极电介质层12内，即以避免物理暴露半导体基板层10的顶表面。
对第一材料和第一存储器薄膜50的最外层选择性地移除第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法刻蚀工艺，或者可以是气相(干法)刻蚀工艺，其中蚀刻剂以气相被引入到背侧沟槽79中。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是湿法蚀刻工艺，其中示例性结构被浸入包括磷酸的湿法蚀刻槽内，磷酸对氧化硅、硅、以及本领域中采用的各种其他材料有选择性地蚀刻氮化硅。电介质支撑柱7P、后退阶梯式电介质材料部65和存储器堆叠体结构55提供结构支撑，而背侧凹陷43存在于先前被牺牲材料层42占据的体积内。
每个背侧凹陷43可以是横向延伸的腔，背侧凹陷43具有的横向尺寸大于腔的垂直范围。换言之，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。多个背侧凹陷43可以形成在移除了牺牲材料层42的第二材料的体积中。第一存储器开口(存储器堆叠体结构55形成在其中)在本文中称为与背侧凹陷43相对的前侧凹陷或前侧腔。在一个实施例中，器件区域100包括单片三维NAND串的阵列，其具有设置在基板的上方(例如，在半导体基板层10的上方)多个器件级。在这种情况下，每个背侧凹陷43可以限定用于接收单片三维NAND串的阵列的相应的字线的空间。
多个背侧凹陷43中的每一个可以基本上平行于半导体基板层10的顶表面延伸。背侧凹陷43可以由下面的绝缘层32的顶表面、以及上覆的绝缘层32的底表面垂直地界定。在一个实施例中，每个背侧凹陷43可以通体具有均匀的高度。可选地，背侧阻挡电介质层可以形成在背侧凹陷中。
随后，可以通过将半导体材料热转化和/或等离子体转化为电介质材料而将外延沟道部分11和源极区域61的物理暴露的表面部分转化为电介质材料部分。例如，可以采用热转化和/或等离子体转化来将每个外延沟道部分11的表面部分转化为电介质间隔物116，并且将每个源极区域61的表面部分转化为牺牲电介质部分616。在一个实施例中，每个电介质间隔体116可以拓扑地同胚于环面(torus)，即大致环形。如本文所使用的，如果可以在不损坏孔或者不将新的孔形成到环面的形状中的情况下连续地拉伸元件的形状，则元件拓扑地同胚于环面。电介质间隔体116包括电介质材料，其包括与外延沟道部分11相同的半导体元素，并且附加地包括至少一种非金属元素(例如氧和/或氮)，使得电介质间隔体116的材料是电介质材料。在一个实施例中，电介质间隔体116可以包括外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。类似地，每个牺牲电介质部分616包括电介质材料，其包括与源极区域61相同的半导体元素，并且附加地包括至少一种非金属元素(例如氧和/或氮)，使得牺牲电介质部分616的材料是电介质材料。在一个实施例中，牺牲电介质部分616可以包括源极区域61的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
可以可选地形成背侧阻挡电介质层(未示出)。背侧阻挡电介质层(如果存在的话)包含电介质材料，其用作随后要形成在背侧凹陷43中的控制栅极的控制栅极电介质。在每个存储器堆叠体结构55内存在至少一个阻挡电介质的情况下，背侧阻挡电介质层是可选的。在存储器堆叠体结构55中不存在阻挡电介质的情况下，存在背侧阻挡电介质层。
参考图8A，示出了图7的放大区域M的垂直截面图，其示出了通过移除牺牲材料层42形成的背侧凹陷43。导电金属化合物层462可以沉积在背侧凹陷43中和背侧沟槽79的侧壁之上。导电金属化合物层462可以直接沉积在绝缘层32的侧壁和水平表面、以及存储器薄膜50的外侧壁的物理暴露的部分上，或者可以直接沉积在外阻挡电介质层(未示出)的外表面上(如果采用了这样的外阻挡电介质层的话)。在一个实施例中，导电金属化合物层462可以是包括导电金属氮化物(诸如TiN、TaN或WN)的导电金属氮化物层，或者可以是包括导电金属碳化物(诸如TiC、TaC或WC)的导电金属碳化物层。
导电金属化合物层462可以包括金属材料，其用作势垒材料层，即用作杂质原子或气体的扩散势垒的材料层，和/或用作粘附促进剂层，即促进随后的层粘附到绝缘层32(在不采用背侧阻挡电介质层的情况下)、或粘附到背侧阻挡电介质层(在采用背侧阻挡电介质层的情况下)的材料层。可以通过共形沉积工艺(诸如化学气相沉积(CVD)或原子层沉积(ALD))沉积导电金属化合物层462。导电金属化合物层462的厚度可以在1nm至6nm的范围中，尽管也可以采用更小和更大的厚度。在每个背侧凹陷43内存在背侧腔43’，即未填充的体积。
参考图8B，包含钴的钴层466沉积在背侧腔43’中、在背侧沟槽79的侧壁之上、以及在至少一个接触级电介质层(71，73)的顶表面之上。钴层466作为连续的钴层直接沉积在导电金属化合物层462的表面上。可以通过共形沉积方法(诸如化学气相沉积(CVD)或原子层沉积(ALD))沉积钴层466。在沉积钴层466时，每个背侧腔43’可以填充有钴层466的一部分。如在背侧沟槽79的侧壁上测量的，沉积的钴材料的厚度可以大于背侧腔43’的高度的一半，使得每个背侧腔43’的整个体积填充有钴层466。
钴层466可以包含钴作为组成物的主要组分。在一个实施例中，钴层466中的至少80％的原子可以是钴原子。在一个实施例中，钴层466中的至少95％的原子可以是钴原子。0至20％的原子可以包括其他金属合金元素，例如镍、锰等。在一个实施例中，钴层466可以基本上由钴组成(例如，至少99.9原子百分比的钴和可选地不可避免的杂质)。
可以通过采用含钴的前体气体的化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来沉积钴层466。在一个实施例中，含钴的前体气体可以没有氟，即不含有氟。钴的化学气相沉积或原子层沉积采用钴前体，其可以易于被蒸发而在不造成表面损伤的情况下在表面上留下高纯度钴。在一个实施例中，可以采用具有较高蒸气压和良好热稳定性的有机金属化合物作为钴前体气体，以在不需要氢气的情况下沉积钴。在非限制性示例中，双(环戊二烯基)钴、双(乙基环戊二烯基)钴、双(乙基环戊二烯基)钴、或双(五甲基环戊二烯基)钴可以在CVD或ALD工艺中用作钴前体气体。替代地，也可以采用不同的前体气体(例如Co2(CO)8)进行钴沉积。
沉积的钴的垂直延伸部分覆盖背侧沟槽79的侧壁的主要部分(即，背侧沟槽79的整个侧壁的至少50％)，并且可以覆盖背侧沟槽79的侧壁的整体(即，可以覆盖背侧沟槽79的整个侧壁表面的100％)。特别地，沉积的钴的垂直延伸部分可以覆盖背侧沟槽79的侧壁的在背侧凹陷43的每个垂直近邻的对之间的部分。当被沉积时，沉积的钴的垂直延伸部分可以连续地邻接位于背侧凹陷43的每个垂直相邻的对之内的钴部分。在一个实施例中，沉积的钴可以是非晶的或微晶的。由于沉积的材料的簇或晶粒当中的纳米级空间(腔)，所以沉积的钴可以具有比体钴较小的密度。沉积的钴的晶粒尺寸可以受限于背侧凹陷43中的背侧腔43’的尺寸。在一个实施例中，当被沉积时，沉积的钴可以具有小于背侧凹陷43的平均高度的平均晶粒尺寸。
参考图8C，示例性结构在升高的温度下退火，以引起沉积的钴的晶粒尺寸的生长，并且以将连续的钴层466分离成位于凹陷中的物理地分离的(即，离散的)钴部分46C。在一个实施例中，可以在从450摄氏度至800摄氏度的温度范围中执行退火。在一个实施例中，可以选择退火的温度以使退火的钴的晶粒尺寸最大化。在一个实施例中，退火的温度可以在从475摄氏度至700摄氏度的范围中、和/或可以在从500摄氏度至600摄氏度的范围中、和/或可以在从475摄氏度至550摄氏度的范围中，尽管也可以采用更低和更高的温度。
在不希望受到特定理论的束缚的情况下，本发明人认为，退火使得背侧凹陷43中的含钴的材料部分彼此物理地分离是由于以下原因中的一个或多个。由于相邻的钴原子之间的强大内聚力，据信钴材料在退火期间被向内拉入背侧凹陷43中以聚集成孤岛。退火工艺减少了钴的晶粒之间的空的空间的总体积，从而引起钴的表观体积收缩。钴在退火期间的体积收缩(导致致密化)使得钴远离背侧沟槽79的侧壁(例如，远离导电金属化合物层462的侧壁)移动到背侧凹陷43中。
在另一实施例中，钴层466被沉积为不完全填满背侧腔43’的薄共形层。这允许层466的垂直部分迁移到背侧凹陷43中的腔43’中，并填充腔43’。可选地，绝缘层32(即，朝向背侧沟槽79凸出的绝缘鳍片)曲率增大以形成背离存储器堆叠体结构55(即，面向沟槽79)的凸形侧壁或表面，以促进退火期间的钴毛细管作用，从而利用表面张力。表面张力在绝缘层32鳍片的凸形部分处增加，这据信更容易将钴材料拉入凹陷43内。
因此，钴的垂直延伸部分可以通过在升高的温度下执行的退火工艺而迁移到背侧凹陷43中。形成在背侧凹陷43内的钴的每个连续部分在本文中称为钴部分46C。另外，在形成钴部分46C的同时，平面钴部分46T形成在交替堆叠体(32，42)和至少一个接触级电介质层(71，73)之上。平面钴部分46T可以具有与钴部分46C相同的组成物。此外，另一钴部分(为了清楚起见而未示出)可以形成在沟槽79的底部处。
位于背侧凹陷43的垂直近邻的对中的、并且在退火之前通过钴的垂直延伸部分彼此物理邻接的钴部分46C的对在退火期间变得彼此物理地分离。未被钴覆盖的表面(诸如导电金属化合物层462的侧壁表面)在退火期间物理暴露在背侧沟槽79中。在退火工艺之前连续的钴层466被划分成位于相应的背侧凹陷43中的多个物理分离的钴部分46C。在一个实施例中，迁移的钴可以被拉离导电金属化合物层462的表面，以形成面向背侧沟槽79的凸形表面。在一个实施例中，背侧凹陷46内的钴部分46C可以在退火期间形成有凸形侧壁表面。
参考图8D，半导体材料层464沉积在钴部分46C和背侧沟槽79的侧壁之上。半导体材料层464可以直接沉积在钴部分46C的凸形表面、平面的钴部分46T的顶表面、以及导电金属化合物层462的暴露在沟槽79中的表面上。半导体材料层464包括半导体材料，诸如非晶硅、多晶硅、硅锗合金、锗等。在一个实施例中，半导体材料层464包括硅。可以通过共形沉积方法(诸如化学气相沉积(CVD)或原子层沉积(ALD))沉积半导体材料层464。在一个实施例中，可以选择半导体材料层464的厚度，使得沉积在钴部分46C上的半导体材料的量不足以将钴部分46C的整体转化成钴-半导体合金材料。半导体材料层464的厚度可以在2nm至60nm的范围中，尽管也可以采用更小和更大的厚度。
参考图8E，在升高的温度下执行退火工艺，以引起钴部分46C的面向沟槽79的背侧部分与半导体材料层464之间的反应。退火工艺的升高的温度可以基于半导体材料层464的组成物来确定，并且其可以在从500摄氏度至1100摄氏度的范围中，并且典型地在从600摄氏度至800摄氏度的范围中，尽管也可以采用更低和更高的温度。包括钴-半导体合金材料的钴-半导体合金部分46S可以形成在每个背侧凹陷43内。
因此，通过在退火工艺中半导体材料层464的半导体材料与钴部分46C的面向沟槽79的背侧表面部分发生的反应，钴-半导体合金材料形成在每个背侧凹陷43内。在一个实施例中，半导体材料层464的半导体材料可以包括硅，并且钴-半导体合金材料部分46S可以包括硅化钴。
在一个实施例中，选择退火工艺的持续时间和升高的温度，使得钴-半导体合金部分46S仅形成在每个钴部分46C的面向沟槽79的***(例如，背侧)部分处，并且每个钴部分46C的主要部分保持未与半导体材料层464的半导体材料发生反应。在一个实施例中，半导体材料层464的剩余的未反应部分可以在钴部分46C的每个级之间的彼此间隔开的多个物理分离的部分中(例如，邻接绝缘层32的垂直表面)。每个钴-半导体合金部分46S可以具有与相应的钴部分46C接触的物理暴露的凸形侧壁和凹形侧壁。在堆叠体的顶部上的平面钴-半导体合金部分47T可以通过平面钴部分46T与半导体材料层464的水平部分进行反应而形成。第二钴-半导体合金部分(为清楚起见而未示出)可以同时形成在沟槽79的底部处。
参考图8F，可以采用选择性蚀刻工艺对钴-半导体合金部分46S和平面半导体合金部分47T选择性地移除半导体材料层464的未反应部分。蚀刻工艺可以是各向同性蚀刻工艺或各向异性蚀刻工艺。例如，可以采用湿法蚀刻来蚀刻半导体材料层464，该湿法蚀刻采用KOH、四甲基氢氧化铵(Tetramethylammonium Hydroxide，TMAH)、或乙二胺和邻苯二酚(Ethylene Diamine and Pyrocatechol，EDP)的混合物。在移除半导体材料层464的未反应部分之后，可以物理暴露导电金属化合物层462的侧壁。
参考图8G，可以执行各向异性蚀刻以移除平面钴-半导体合金部分47T和沟槽79底部处的第二钴-半导体合金部分。各向异性蚀刻可以是干法蚀刻，诸如反应离子蚀刻。在非限制性示例中，至少一种含卤化物的气体(诸如SF6、SiF4、Cl2、NF3)可以用于各向异性蚀刻。可选地，氧化剂(诸如O2或O3)可以与至少一种含卤化物的气体结合使用。形成硅化钴部分47T并且然后选择性地蚀刻硅化钴部分47T，而不是蚀刻钴部分46T是有利的，因为蚀刻硅化钴的各向异性干法蚀刻化学反应比蚀刻堆叠体的顶部上的未反应的钴部分46T的各向异性干法蚀刻化学反应更为先进。在一个实施例中，各向异性蚀刻并行地移除了钴-半导体合金部分46S的表面区域。在这种情况下，钴-半导体合金部分46S的暴露于背侧沟槽79的侧壁可以变成基本上垂直的，而钴-半导体合金部分46S的接触钴部分46C接触的侧壁可以是凹形的。每个钴-半导体合金部分46S的厚度可以具有垂直调节的横向厚度，其具有最小值，该最小值约在包括钴-半导体合金部分46S的顶表面的第一水平平面与包括钴-半导体合金部分46S的底表面的第二水平平面之间的中间级别。
随后，例如通过各向同性或各向异性蚀刻工艺，从每个背侧沟槽79内部、以及从至少一个接触级电介质层(71，73)的上方移除导电金属化合物层462(其包括导电材料)的物理暴露的部分。在形成钴-半导体合金部分46S之后，从背侧沟槽79的侧壁移除导电金属化合物层462的垂直部分。导电金属化合物层462的剩余部分构成金属衬垫46B。可选地，各向异性蚀刻可以并行地蚀刻钴-半导体合金部分46S的表面，使得钴-半导体合金部分46S的外表面(即，面向背侧沟槽79的表面)为垂直表面。每个金属衬垫46B接触相应的钴部分46C和相应的钴-半导体合金部分46S。绝缘层32的侧壁物理暴露在背侧沟槽79中。在该步骤中，牺牲电介质部分616(参见图7)可以被并行地移除。替代地，可以采用另一各向异性蚀刻来移除牺牲电介质部分616。
通过从每个背侧沟槽79移除导电金属化合物层462(其包括导电材料)的物理暴露的部分，每个背侧凹陷内的金属-半导体合金材料的部分(即金属-半导体合金部分46S)变成彼此电隔离。金属-半导体合金材料的每个剩余部分构成导电层46的一部分。每个导电层46包括金属衬垫46B、面向存储器堆叠体结构55的钴部分46C、以及面向背侧沟槽79的钴-半导体合金部分46S。在一个实施例中，钴-半导体合金部分46S的外侧壁可以相对于包括背侧沟槽79的侧壁(即绝缘层的侧壁)的垂直平面横向地凹陷。在这种情况下，相比金属衬垫46B所接触的相应的钴-半导体合金部分46S的外侧壁，金属衬垫46B可以从存储器堆叠体结构55向外横向地延伸得更远。
参考图8H，可以通过沉积连续的电介质材料层并且对其水平部分进行各向异性蚀刻来在每个背侧沟槽79的侧壁上形成绝缘间隔体74。每个绝缘间隔体74包括电介质材料，其可以包括例如氧化硅、氮化硅、电介质金属氧化物、电介质金属氮氧化物、或其组合。每个绝缘间隔体74的厚度(在其底部处进行测量)可以在1nm至50nm的范围中，尽管也可以采用更小和更大的厚度。在一个实施例中，绝缘间隔体74的厚度可以在3nm至10nm的范围中。
至少一种导电材料可以随后沉积在被绝缘间隔体围绕的腔中以形成接触通孔结构76，其可以是与源极区域61接触的源极接触通孔结构。在一个实施例中，该至少一种导电材料可以包括金属衬垫材料(诸如导电金属氮化物或导电金属碳化物)和金属填充材料(诸如W、Cu、Al、Co、Ru及其合金)。可以例如通过化学机械平坦化，从至少一个接触级电介质层(71，73)的顶表面的上方移除该至少一种导电材料的多余部分。接触通孔结构76可以包括金属衬垫部分76A(其包括导电衬垫材料的剩余部分)和导电填充材料部分76B(其包括金属填充材料的剩余部分)。
图9A至图9D示出了用于形成第二示例性导电层的工艺步骤，该第二示例性导电层是第一示例性导电层的替代结构。第二示例性导电层可以采用图8E的示例性结构(其在图9A中示出)来形成。
参考图9B，可以采用选择性刻蚀工艺对钴-半导体合金部分46S和平面半导体合金部分47T有选择性地移除半导体材料层464的未反应部分。该蚀刻工艺可以是各向同性蚀刻工艺或各向异性蚀刻工艺。例如，可以采用湿法蚀刻来蚀刻半导体材料层464，该湿法蚀刻采用KOH、四甲基氢氧化铵(TMAH)、或乙二胺和邻苯二酚(EDP)的混合物。在移除半导体材料层464的未反应部分之后，可以物理暴露导电金属化合物层462的侧壁。
如果不期望在源极区域61之上存在硅化钴，则可以执行各向异性蚀刻以移除沟槽79底部处的钴-半导体合金部分。各向异性蚀刻可以是干法蚀刻，例如反应离子蚀刻。在一个实施例中，钴-半导体合金部分46S的并行蚀刻可以减薄每个钴-半导体合金部分46S的中间部分，而钴-半导体合金部分46S的上部部分和下部部分由半导体材料层464暂时保护，直到半导体材料层464被蚀刻。在这种情况下，钴-半导体合金部分46S的物理暴露的侧壁可以变得不那么凸形，并且可以变成基本上垂直。在一个实施例中，用于蚀刻半导体材料层464的蚀刻的化学反应可以对平面钴-半导体合金部分47T的钴-半导体合金材料有选择性。在这种情况下，在移除半导体材料层464之后，平面钴-半导体合金部分可以存在于至少一个接触级电介质层(71，73)之上。
参考图9C，例如通过各向同性或各向异性蚀刻工艺，从每个背侧沟槽79内部和从至少一个接触级电介质层(71，73)的上方移除导电金属化合物层462(其包括导电材料)的物理暴露的部分。导电金属化合物层462的剩余部分构成金属衬垫46B。背侧凹陷43中的每个金属衬垫46B接触相应的钴部分46C和相应的钴-半导体合金部分46S。可选地，各向异性蚀刻可以并行地蚀刻钴-半导体合金部分46S的表面，使得钴-半导体合金部分46S的外表面(即，面向背侧沟槽79的表面)为垂直表面。绝缘层32的侧壁物理暴露在背侧沟槽79中。上覆至少一个接触级电介质层(71，73)的最顶部的金属衬垫46X接触平面钴-半导体合金部分47T的底表面。牺牲电介质部分616(参见图7)可以在该步骤中被并行地移除。替代地，可以采用另一各向异性蚀刻来移除牺牲电介质部分616。
通过从每个背侧沟槽79移除导电金属化合物层462(其包括导电材料)的物理暴露的部分，每个背侧凹陷内的金属-半导体合金材料的部分(即金属-半导体合金部分46S)变成彼此电隔离的。金属-半导体合金材料的每个剩余部分构成导电层46的一部分。每个导电层46包括金属衬垫46B、钴部分46C和钴-半导体合金部分46S。在一个实施例中，钴-半导体合金部分46S的外侧壁可以相对于包括背侧沟槽79的侧壁(即绝缘层的侧壁)的垂直平面横向地凹陷。在这种情况下，相比金属衬垫46B所接触的相应的钴-半导体合金部分的外侧壁，金属衬垫46B可以从存储器堆叠体结构55向外横向地延伸得更远。在该第二实施例中，部分46X和47T保留在堆叠体的顶部上，并且硅化钴部分保留在背侧沟槽79的底部处。
参考图9D，可以通过沉积连续的电介质材料层并且对其水平部分进行各向异性蚀刻，以暴露位于沟槽79的底部上的源极区域61之上的硅化钴部分，和/或以暴露源极区域61(如果绝缘间隔体74蚀刻也蚀刻了沟槽79的底部上硅化钴部分的话)，来在每个背侧沟槽79的侧壁上形成绝缘间隔体74。每个绝缘间隔体74包括电介质材料，其可以包括例如氧化硅、氮化硅、电介质金属氧化物、电介质金属氧氮化物、或其组合。每个绝缘间隔体74的厚度(在其底部处进行测量)可以在1nm至50nm的范围中，尽管也可以采用更小和更大的厚度。在一个实施例中，绝缘间隔体74的厚度可以在3nm至10nm的范围中。
至少一种导电材料可以随后沉积在被绝缘间隔体74围绕的腔中。在一个实施例中，该至少一种导电材料可包括金属衬垫材料(诸如导电金属氮化学或导电金属碳化物)和金属填充材料(诸如W、Cu、Al、Co、Ru及其合金)。例如，可以顺序沉积金属衬垫材料层762和金属填充材料层764，以填充背侧沟槽79。
参考图9E，可以通过平坦化工艺，移除位于包括至少一个接触级电介质层(71，73)的最顶表面的水平平面之上的至少一种导电材料(即，金属衬垫材料层762和金属填充材料层764)的部分、平面钴-半导体合金部分47T、最顶部的金属衬垫46X、以及绝缘间隔体74的任何凸出部分。在一个实施例中，平坦化工艺可以是采用至少一个接触级电介质层(71，73)中的一个作为停止层的化学机械平坦化(CMP)工艺。
背侧接触通孔结构76可以形成在绝缘间隔体74中，其在本文中称为背侧接触通孔结构或源极接触通孔结构(即，接触源极区域61的接触通孔结构)。接触通孔结构76可以包括金属衬垫部分76A(其包括导电衬垫材料的剩余部分)和导电填充材料部分76B(其包括金属填充材料的剩余部分)。平面钴-半导体合金部分47T可以在形成背侧接触通孔结构76期间，并且具体地在CMP工艺期间被移除。
参考图10，示出了在形成多个导电层46之后的示例性结构，该多个导电层可以是图8H中示出的第一示例性导电层46的组，或者图9E中示出的第二示例性导电层46的组。
每个导电层46可以用作多个控制栅极电极和字线的组合，该字线电连接(即，电短接)多个控制栅极电极。每个导电层46内的多个控制栅极电极可以包括位于相同的级处的、用于包括存储器堆叠体结构55的垂直存储器器件的控制栅极电极。换言之，每个导电层46可以是用作多个垂直存储器器件的公共控制栅极电极的字线。
参考图11A和图11B，光致抗蚀剂层(未示出)可以施加在示例性结构的最顶层(其可以例如是电介质柱材料层73)之上，以及施加在被绝缘间隔体74横向地围绕的腔中，并且被光刻图案化以在器件区域100、***器件区域200和接触区域300中形成各种开口。选择各种开口的位置和形状以对应于要被接触通孔结构电接触的各种器件的电节点。在一个实施例中，可以采用单个光致抗蚀剂层来图案化对应于要形成的接触通孔腔的所有的开口，并且可以通过采用图案化的光致抗蚀剂层作为蚀刻掩模的至少一个各向异性蚀刻工艺同时形成所有的接触通孔腔。在另一实施例中，多个光致抗蚀剂层可以与多个各向异性蚀刻工艺结合使用，以在光致抗蚀剂层中形成具有不同的开口的图案的、不同组的接触通孔腔。(多个)光致抗蚀剂层可以在相应的各向异性蚀刻工艺之后被移除，该工艺将相应的光致抗蚀剂层中的开口的图案通过下面的电介质材料层转印，并且转印到相应的导电结构的顶表面。
在说明性示例中，漏极接触通孔腔可以形成在器件区域100中的每个存储器堆叠体结构55之上，使得漏极区域63的顶表面物理暴露在每个漏极接触通孔腔的底部处。字线接触通孔腔可以形成到交替堆叠体(32，46)的阶梯式表面，使得导电层46的顶表面物理暴露在接触区域300中的每个字线接触通孔腔的底部处。器件接触通孔腔可以形成到***器件区域中的接触通孔结构要接触的***器件210的每个电节点。
各种通孔腔可以填充有至少一种导电材料，其可以是导电金属衬垫材料(诸如TiN、TaN或WN)和金属填充材料(诸如W、Cu或Al)的组合。可以通过平坦化工艺从至少一个接触级电介质层(71，73)的上方移除至少一种导电材料的多余部分，该平坦化工艺可以包括例如化学机械平坦化(CMP)和/或凹陷蚀刻。漏极接触通孔结构88可以形成在相应的漏极区域63上。字线接触通孔结构84可以形成在相应的导电层46上。***器件接触通孔结构8P可以形成在***器件210的相应的节点上。附加的金属互连结构(未示出)和层间电介质材料层(未示出)可以形成在示例性结构之上，以在各种接触通孔结构当中提供电气布线。
示例性结构可以包括三维存储器器件。三维存储器器件可以包括绝缘层32和导电层46的交替堆叠体，并且位于基板(例如，基板半导体层10)之上，以及通过交替堆叠体(32，46)延伸的存储器堆叠体结构55。每个导电层46包括与存储器堆叠体结构55接触的钴部分46C、以及与钴部分46C接触的钴-半导体合金部分46S。在一个实施例中，每个钴部分46C可以基本上由钴组成，并且每个钴-半导体合金部分46S可以包含硅化钴。
绝缘间隔体74可以位于通过交替堆叠体(32，46)延伸的背侧沟槽79之内。接触通孔结构76可以嵌入绝缘间隔体74内。钴-半导体合金部分46S可以与绝缘间隔体74接触。
钴-半导体合金部分46S与绝缘间隔体74之间的界面可以在垂直平面内。在一个实施例中，钴-半导体合金部分46S与绝缘间隔体74之间的界面可以从包括绝缘层32的侧壁的另一垂直平面横向地凹陷，或者可以与该另一垂直平面垂直重合。
在一个实施例中，钴-半导体合金部分46S可以具有可变的厚度，厚度的最小值位于其相应的最顶表面与其相应的最底表面之间。在一个实施例中，每个钴部分46C可以具有与相应的钴-半导体合金部分46S的凹形侧壁接触的凸形侧壁。
在一个实施例中，每个导电层46还可以包括接触相应的钴部分46C和相应的钴-半导体合金部分46S的金属衬垫46B。在一个实施例中，金属衬垫46B接触相应的钴部分46C的垂直侧壁表面、平面顶表面和平面底表面。在一个实施例中，金属衬垫46B可以接触相应的钴-半导体合金部分46S的顶表面和底表面。在一个实施例中，金属衬垫46B包括导电金属氮化物和导电金属碳化物中的至少一种。在一个实施例中，相比金属衬垫46B所接触的相应的钴-半导体合金部分的外侧壁，金属衬垫46B可以从存储器堆叠体结构55向外横向地延伸得更远。
在一个实施例中，位于半导体基板上的器件可以包括位于器件区域100中的垂直NAND器件，并且堆叠体(32，46)中的导电层46中的至少一个可以包括、或者可以电连接到，NAND器件的字线。器件区域100可以包括多个半导体沟道(601，602)。多个半导体沟道(601，602)中的每一个的至少一个端部部分基本上垂直于半导体基板的顶表面延伸。器件区域100还包括位于每个存储层50内的多个电荷存储区域。每个电荷存储区域邻接多个半导体沟道(601，602)中的相应的一个。器件区域100还包括多个控制栅极电极，其具有基本上平行于基板(例如，基板半导体层10)的顶表面延伸的条形。多个控制栅极电极至少包括位于第一器件级中的第一控制栅极电极、以及位于第二器件级中的第二控制栅极电极。堆叠体(32，46)中的多个导电层46可以与多个控制栅极电极电接触，或者可以包括多个控制栅极电极，并且从器件区域100延伸到包括多个导电接触通孔结构的接触区域300。
在示例性结构包括三维NAND器件的情况下，交替的多个字线46和绝缘层32的堆叠体(32，46)可以位于半导体基板之上。字线46和绝缘层32中的每一个位于不同的级处，该不同的级与半导体基板的顶表面以不同的距离垂直地间隔开。存储器堆叠体结构55的阵列嵌入堆叠体(32，46)内。每个存储器堆叠体结构55包括半导体沟道(601，602)和邻接半导体沟道(601，602)的至少一个电荷存储区域。半导体沟道(601，602)的至少一个端部部分通过堆叠体(32，46)基本上垂直于半导体基板的顶表面延伸。
本公开的各种结构提供了包括钴部分46C的导电层46。可以采用钴-半导体合金部分46S来使每个导电层46的端部部分基本上匹配到包括背侧沟槽79的侧壁的垂直平面。因此，导电层46提供了合并钴作为主要导电材料的所有优点，并且还可以提供导电层的侧壁自对准到背侧沟槽79的侧壁的特征。
尽管上述内容涉及特定的优选实施例，但应当理解，本公开不限于此。本领域的普通技术人员将会想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在本公开中示出了采用特定结构和/或配置的实施例的情况下，应该理解，本公开可以用功能上等同的任何其他兼容结构和/或配置来实践，只要这些替换没有明确禁止或者对于本领域的普通技术人员已知是不可能的。本文引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (9)

1.一种三维存储器器件，包括：
绝缘层和导电层的交替堆叠体，并且其位于基板之上；以及
通过所述交替堆叠体延伸的存储器堆叠体结构，
其中：
所述导电层中的每一个包括具有面向所述存储器堆叠体结构的第一侧的钴部分、以及与所述钴部分的第二侧接触的钴-半导体合金部分，其中：
所述钴-半导体合金部分具有可变的厚度，所述可变的厚度的最小值位于其相应的最顶表面与其相应的最底表面之间；并且
每个钴部分具有接触相应的钴-半导体合金部分的凹形侧壁的凸形侧壁。
2.如权利要求1所述的三维存储器器件，还包括：
通过所述交替堆叠体延伸的背侧沟槽；
位于所述背侧沟槽内的绝缘间隔体；
由所述绝缘间隔体围绕的接触通孔结构，其中所述钴-半导体合金部分与所述绝缘间隔体接触。
3.如权利要求2所述的三维存储器器件，其中：
所述钴-半导体合金部分与所述绝缘间隔体之间的界面位于垂直平面之内；并且
所述钴-半导体合金部分与所述绝缘间隔体之间的界面从包括所述绝缘层的侧壁的另一垂直平面横向地凹陷。
4.如权利要求1所述的三维存储器器件，其中每个导电层还包括接触相应的钴部分和相应的钴-半导体合金部分的金属衬垫。
5.如权利要求4所述的三维存储器器件，其中：
所述金属衬垫接触所述相应的钴部分的垂直侧壁表面、平面顶表面和平面底表面；
所述金属衬垫接触相应的钴-半导体合金部分的顶表面和底表面；并且
所述金属衬垫包括导电金属氮化物和导电金属碳化物中的至少一种。
6.如权利要求5所述的三维存储器器件，其中相比所述金属衬垫所接触的相应的钴-半导体合金部分的外侧壁，所述金属衬垫从所述存储器堆叠体结构向外横向地延伸得更远。
7.如权利要求1所述的三维存储器器件，其中：
所述钴部分基本上由钴组成；并且
所述钴-半导体合金部分包括硅化钴。
8.如权利要求1所述的三维存储器器件，其中所述存储器堆叠体结构中的每一个从内到外包括：
半导体沟道；
横向地围绕所述半导体沟道的隧穿电介质层；以及
横向地围绕所述隧穿电介质层的电荷存储区域的垂直堆叠体。
9.如权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括形成在器件区域中的垂直NAND器件；
所述导电层包括，或者电连接到所述NAND器件的相应的字线；
所述器件区域包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分基本上垂直于所述基板的顶表面延伸；
多个电荷存储区域，每个电荷存储区域位于所述多个半导体沟道中的相应的一个的附近；以及
多个控制栅极电极，其具有基本上平行于所述基板的顶表面延伸的条形；
所述多个控制栅极电极至少包括位于第一器件级中的第一控制栅极电极、以及位于第二器件级中的第二控制栅极电极；
所述堆叠体中的导电层与所述多个控制栅极电极电接触，并且从所述器件区域延伸到包括多个导电通孔连接的接触区域；并且
所述基板包括硅基板，其含有NAND器件的驱动电路。
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