CN111183520A - 具有环形阻挡电介质的三维存储器器件及其制造方法 - Google Patents

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Abstract

穿过位于衬底上方的绝缘层和牺牲材料层的交替堆叠体来形成存储器开口。通过相对于所述绝缘层使所述牺牲材料层横向凹陷来围绕所述存储器开口来形成环形凹陷部。通过选择性沉积工艺在所述环形凹陷部中的每个凹陷部内的所述牺牲材料层的凹陷侧壁上方形成环形金属部分。通过采用自组装材料层来选择性地在环形金属部分的内侧壁上形成环形背侧阻挡电介质，所述自组装材料层覆盖绝缘层的表面并抑制电介质材料沉积在所述绝缘层的表面上。在存储器开口中形成存储器堆叠结构，并且用导电层替换所述牺牲材料层。所述环形背侧阻挡电介质为用作控制栅极电极的所述环形金属部分提供电隔离。

Description

具有环形阻挡电介质的三维存储器器件及其制造方法
相关申请
本申请要求提交于2017年11月6日的美国非临时申请序列号15/804,692号的优先权的权益，并且该美国非临时申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及采用环形阻挡电介质的三维存储器器件及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，提供了三维存储器器件，其包括：绝缘层和导电层的交替堆叠体，所述绝缘层和导电层的交替堆叠体定位在衬底上方；延伸穿过所述交替堆叠体的存储器堆叠结构，其中所述存储器堆叠结构包括存储器膜以及接触所述存储器膜的内侧壁的竖直半导体沟道；环形背侧阻挡电介质，所述环形背侧阻挡电介质位于所述导电层的层级处并横向围绕所述存储器堆叠结构；以及环形金属部分，所述环形金属部分位于所述导电层中的至少一些导电层的层级处并接触所述环形背侧阻挡电介质中的相应环形背侧阻挡电介质的外侧壁。
根据本公开的另一方面，提供了形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠体；形成穿过所述交替堆叠体的存储器开口；通过相对于所述绝缘层使所述牺牲材料层横向凹陷来围绕所述存储器开口形成环形凹陷部；在所述环形凹陷部中的每个凹陷部内的所述牺牲材料层的凹陷侧壁上形成环形金属部分；在所述环形金属部分的内侧壁上形成环形背侧阻挡电介质；在所述存储器开口中的所述环形背侧阻挡电解质的内侧壁上形成存储器堆叠结构，其中所述存储器堆叠结构包括存储器膜以及接触所述存储器膜的内侧壁的竖直半导体沟道；以及用导电层替换所述牺牲材料层。
附图说明
图1是根据本公开的实施方案的在形成至少一个***器件和半导体材料层之后的示例性结构的示意性竖直剖面图。
图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的示例性结构的示意性竖直剖面图。
图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式电介质材料部分之后的示例性结构的示意性竖直剖面图。
图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A'是图4A的剖面的平面。
图5A至图5M是根据本公开的实施方案的在形成环形金属部分、环形背侧阻挡电介质和存储器开口填充结构期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。
图7A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。
图7B是图7A的示例性结构的局部透视俯视图。竖直平面A–A'是图7A的示意性竖直剖面图的平面。
图8是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。
图9A和图9B是根据本公开的实施方案的在形成背侧凹陷部和金属阻挡层期间的示例性结构的区域的顺序竖直剖面图。
图10A是根据本公开的实施方案的在形成导电层之后的示例性结构的示意性竖直剖面图。
图10B是图10A的示例性结构的区域的竖直剖面图。
图10C是图10A的示例性结构的第一另选实施方案的区域的竖直剖面图。
图10D是图10A的示例性结构的第二另选实施方案的区域的竖直剖面图。
图11A是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的示意性竖直剖面图。
图11B是图11A的示例性结构的区域的竖直剖面图。
图12A是根据本公开的实施方案的在每个背侧沟槽内在形成绝缘间隔物和背侧接触结构之后的示例性结构的示意性竖直剖面图。
图12B是图12A的示例性结构的区域的竖直剖面图。
图12C是图12A的示例性结构的区域C-C'的水平剖面图。
图12D是图12A的示例性结构的第一另选实施方案的区域的竖直剖面图。
图12E是图12A的示例性结构的第二另选实施方案的区域的竖直剖面图。
图13A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的示意性竖直剖面图。
图13B是图13A的示例性结构的俯视图。竖直平面A–A'是图13A的示意性竖直剖面图的平面。
具体实施方式
如上文所讨论的，本公开涉及采用环形背侧阻挡电介质的三维存储器器件及其制造方法，其各个方面在下文中有所描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利号5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
一般来讲，半导体管芯或半导体封装件可包括存储器芯片。每个半导体封装件包括一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包括一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包括多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包括多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
参见图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直NAND存储器器件的器件结构。示例性结构包括可为半导体衬底的衬底(9,10)。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以变成导电材料(即，以具有大于1.0×105S/cm的电导率)的半导体材料，该导电材料如同晶体材料一样形成或像是通过退火工艺(例如，从初始非晶态状态)转化成晶体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
***电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积电介质材料来形成至少一个浅沟槽隔离结构120。栅极电介质层、至少一个栅极导体层和栅极帽盖电介质层可以形成在衬底半导体层9上方，并且可以随后被图案化以形成至少一个栅极结构(150,152,154,158)，这些栅极结构中的每个栅极结构均可包括栅极电介质150、栅极电极(152,154)和栅极帽盖电介质158。栅极电极(152,154)可以包括第一栅极电极部分152和第二栅极电极部分154的堆叠体。可以通过沉积和各向异性蚀刻电介质衬里来围绕该至少一个栅极结构(150,152,154,158)形成至少一个栅极间隔物156。例如可以通过将该至少一个栅极结构(150,152,154,158)用作掩模结构而引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区130。根据需要可以采用附加掩模。有源区130可以包括场效应晶体管的源极区和漏极区。可以任选地形成第一电介质衬里161和第二电介质衬里162。第一电介质衬里和第二电介质衬里(161,162)中的每一者可包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一电介质衬里161可以是氧化硅层，并且第二电介质衬里162可以是氮化硅层。***电路的至少一个半导体器件可以含有随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
电介质材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化电介质层170。在一个实施方案中，平面化电介质层170的平面化顶表面可以与电介质衬里(161,162)的顶表面共面。随后，可以从一个区域移除平面化电介质层170和电介质衬里(161,162)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于半导体衬底层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化电介质层170的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化电介质层170的顶表面共面的顶表面。
至少一个半导体器件700的区(即区域)在本文中被称为***器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和***器件区200之间提供。
参考图2，在衬底(9,10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
交替的多个的堆叠体在本文中被称为交替堆叠体(32,42)。在一个实施方案中，交替堆叠体(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常称为高电介质常数(高k)电介质氧化物的电介质金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可以包含氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠体(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在交替堆叠体(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的电介质材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的电介质材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参考图3，阶梯式腔可在定位在存储器阵列区100和***器件区200之间的接触区300内形成，该***区含有用于***电路的至少一个半导体器件。阶梯式腔可具有各种阶梯式表面，使得阶梯式腔的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在形成阶梯式腔之后，交替堆叠体(32,42)的***部分在形成阶梯式腔之后可具有阶梯式表面。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。“阶梯式腔”是指具有阶梯式表面的腔。
通过图案化交替堆叠体(32,42)来形成平台区域。在交替堆叠体(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在交替堆叠体(32,42)内的任何上覆牺牲材料层42横向延伸得远。平台区域包括交替堆叠体(32,42)的阶梯式表面，该阶梯式表面从交替堆叠体(32,42)内的最底层持续延伸至交替堆叠体(32,42)内的最顶层。
通过在其中沉积电介质材料，可在阶梯式腔中形成后向阶梯式电介质材料部分65(即绝缘填充材料部分)。例如，电介质材料诸如氧化硅可沉积在阶梯式腔中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的电介质材料的多余部分。填充阶梯式腔的沉积的电介质材料的剩余部分构成后向阶梯式电介质材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式电介质材料部分65，则后向阶梯式电介质材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
任选地，可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成漏极选择层级隔离结构(未示出)。可以例如通过形成漏极选择层级隔离沟槽并且用电介质材料诸如氧化硅填充漏极选择层级隔离沟槽来形成漏极选择层级隔离结构。可从绝缘帽盖层70的顶表面上方移除电介质材料的多余部分。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式电介质材料部分65上方，并且可以光刻图案化以在其中形成开口。开口包括形成在存储器阵列区域100上方的第一组开口和形成在接触区域300上方的第二组开口。光刻材料堆叠体中的图案可以通过采用图案化光刻材料堆叠体作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式电介质材料部分65，并且穿过交替堆叠体(32,42)进行转移。图案化的光刻材料堆叠体中开口下方的交替堆叠体(32,42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠体(32,42)的整体形成。支撑开口19穿过后向阶梯式电介质材料部分65以及交替堆叠体(32,42)的位于接触区域300中阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠体(32,42)的整体。支撑开口19延伸穿过在交替堆叠体(32,42)内的层的子集。用于蚀刻穿过交替堆叠体(32,42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠体(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可从交替堆叠体(32,42)的顶表面至少延伸到半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可以在接触区域300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9,10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
图5A至图5M示出了存储器开口49中的结构变化，该存储器开口49是图4A和图4B的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠体(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤处，每个支撑开口19可延伸穿过后向阶梯式电介质材料部分65、交替堆叠体(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换定位在包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。
可以执行氧化工艺以将基座沟道部分11的表面部分转换为半导体氧化物部分，在本文中，该半导体氧化物部分被称为牺牲半导体氧化物板13。氧化工艺可以是热氧化工艺或等离子体氧化工艺。例如，如果基座沟道部分11包括硅，则该牺牲半导体氧化物板13可包含氧化硅。该基座沟道部分11的厚度可以在1nm至10nm的范围内，诸如2nm至5nm，但是也可以采用更小和更大的厚度。
参见图5C，牺牲材料层42的物理地暴露的侧壁可通过各向同性蚀刻工艺从每个存储器开口49和每个支撑开口19横向凹陷。可采用各向同性蚀刻工艺诸如湿式蚀刻工艺来使该牺牲材料层42的物理地暴露的侧壁横向凹陷。例如，如果绝缘层32、绝缘帽盖层70和后向阶梯式电介质材料部分65包含氧化硅，并且如果牺牲材料层42包含氮化硅，则可采用使用热磷酸的湿式蚀刻来相对于绝缘层32的侧壁和绝缘盖帽层70的侧壁使牺牲材料层42的物理地暴露的侧壁横向凹陷。可在围绕每个存储器开口49以及支撑开口19的主要子集的牺牲材料层42的每个层级处形成环形凹陷部149。各向同性蚀刻工艺的横向凹陷距离LRD为包括绝缘层32的侧壁的竖直平面与包括牺牲材料层42的横向凹陷侧壁的竖直平面之间的横向偏移距离。该横向凹陷距离LRD可以在10nm至120nm的范围内，诸如20nm至60nm，但是也可以采用更小和更大的横向凹陷距离LRD。
参见图5D，可任选地通过将半导体材料选择性沉积在围绕每个存储器开口49并围绕每个支撑开口19的牺牲材料层42的每个物理地暴露的侧壁上而形成环形半导体部分246。例如，绝缘层32、绝缘帽盖层70和后向阶梯式电介质材料部分65可包含氧化硅，并且牺牲材料层42可包含氮化硅。在这种情况下，半导体材料诸如硅仅可从氮化硅表面生长，同时防止硅从氧化硅表面生长。例如，二硅烷(Si2H6)可用作在400摄氏度至600摄氏度的温度范围内执行的化学气相沉积工艺中的反应气体。选择性硅沉积工艺的一个示例提供于S.Yokoyama等人的“通过时间调制的二硅烷流量和形成硅窄线来在氮化硅上低温选择性沉积硅(Low-temperature selective deposition of silicon on silicon nitride bytime-modulated disilane flow and formation of silicon narrow wires)”，《应用物理快报》，第79卷，第4期，第494-496页(2001)。一般来讲，环形半导体部分246可包括硅、锗或硅锗合金。如果期望掺入锗，除二硅烷之外或代替二硅烷，还可采用含锗前体，诸如乙锗烷(Ge2H6)。
在一个实施方案中，环形半导体部分246可以是在形成导电层之前被移除的牺牲结构。在这种情况下，环形半导体部分246无需掺杂有电掺杂剂。如果将锗用于环形半导体部分246，则环形半导体部分246中的锗浓度可在原子浓度的1％至100％、诸如30％至100％的范围内。
在另一个实施方案中，可不形成环形半导体部分246。如果存在的话，环形半导体部分246可用于促进金属在后续加工步骤中的选择性沉积，并且用于扩大对可选择性地沉积在环形凹陷部149中的元素金属的选择。如果采用的话，每个环形半导体部分246的横向厚度小于横向凹陷部距离LRD，并且可在1nm至10nm的范围内，如在外圆柱形侧壁和内圆柱形侧壁之间所测量的，但也可采用更小和更大的横向厚度。
参见图5E，环形金属部分146可形成在牺牲材料层42的凹陷侧壁上方。在不采用环形半导体部分246的情况下，环形金属部分146可形成在环形半导体部分246的内圆柱形侧壁上或牺牲材料层42的凹陷侧壁上。
在一个实施方案中，不采用环形半导体部分246，并且环形金属部分146形成在牺牲材料层42的凹陷侧壁上。在这种情况下，环形金属部分146的材料选自可直接从牺牲材料层42的表面生长而不从绝缘层32和绝缘帽盖层70的表面生长的金属材料。例如，如果绝缘层32和绝缘帽盖层70包含氧化硅，并且如果牺牲材料层42包含氮化硅，则可通过选择性钌沉积工艺仅从牺牲材料层42的凹陷侧壁生长钌而不从绝缘层32和绝缘帽盖层70的表面生长钌。选择性钌沉积工艺可以是采用RuO4作为钌前体气体和氢或氢化物气体作为还原剂的原子层沉积工艺。在原子层沉积工艺期间，RuO4气体在氮化硅表面或钌表面上成核为RuO2，而不在氧化硅表面上成核。在随后的还原步骤期间，可将RuO2的每个单层还原成钌单层。RuO2单层沉积步骤和还原步骤的交替重复可仅从氮化硅表面生长钌，而不引起从氧化硅表面生长钌。
在另一个实施方案中，采用环形半导体部分246，并且环形金属部分146选择性地形成在环形半导体部分246的内圆柱形侧壁上。在这种情况下，环形金属部分146的材料选自可直接从环形半导体部分246的表面生长而不从绝缘层32和绝缘帽盖层70的表面生长的金属材料。例如，如果绝缘层32和绝缘帽盖层70包含氧化硅，并且如果环形半导体部分246包含掺杂硅或未掺杂硅，则钼可通过选择性钼沉积工艺仅从环形半导体部分246的内圆柱形侧壁生长而不从绝缘层32和绝缘帽盖层70的表面生长。选择性钼沉积工艺可以是采用MoF6作为钼前体气体并且氢或氢化物气体作为还原剂的原子层沉积工艺或化学气相沉积工艺。任选地，可采用附加气体诸如SiH4或者SiH4来增强化学气相沉积工艺的选择性。仅从硅表面生长钼而不从氧化硅表面生长钼的示例性化学气相沉积工艺描述于A.Harsta和J.Carlsson发表的“选择性钼化学气相沉积的热力学研究：生长条件和气体添加剂对工艺选择性的影响(Thermodynamic Investigation of Selective Molybdenum ChemicalVapour Deposition:Influence of Growth Conditions and Gas Additives on theSelectivity of the Process)”，《薄固体膜》，1900年第185期，第246-255页。
一般来讲，环形金属部分146可形成在环形凹陷部149中的每个环形凹陷部内的牺牲材料层42的凹陷侧壁上方。环形金属部分146可通过选择性金属沉积工艺而形成，该选择性金属沉积工艺使环形金属部分146的金属在牺牲材料层42的凹陷侧壁上方生长，而不使金属从绝缘层32的表面生长。在一些实施方案中，环形金属部分146的金属可选自钌和钼。
如在外圆柱形侧壁和内圆柱形侧壁之间所测量的，环形金属部分146的横向厚度可以在10nm至110nm的范围内，诸如20nm至55nm，但也可以采用更小和更大的厚度。环形金属部分的横向厚度可相同于、小于或大于横向凹陷距离LRD。如果存在环形半导体部分246，则相邻环形半导体部分246和环形金属部分146的横向厚度之和可相同于、小于或大于横向凹陷距离LRD。在环形金属部分146的内圆柱形侧壁从包括绝缘层32的侧壁的竖直表面向外横向凹陷的情况下，可在围绕每个存储器开口49并围绕支撑开口19的主要子集的环形金属部分146的每个层级处提供凹陷区域151。
参见图5F，包括自组装材料的自组装单层140在每个存储器开口49内和每个支撑开口19内涂覆在绝缘层32、绝缘帽盖层70和牺牲半导体氧化物板13的表面上。选择自组装材料使得该自组装材料仅将绝缘层32、绝缘帽盖层70和牺牲半导体氧化物板13的物理地暴露的表面涂覆有自组装材料单层而不涂覆环形金属部分146的表面。该自组装材料粘附到绝缘层32、绝缘帽盖层70和牺牲半导体氧化物板13的物理地暴露的表面，而不粘附到环形金属部分146的物理地暴露的表面。该自组装材料随后抑制环形背侧阻挡电介质的电介质材料在后续选择性电介质材料沉积工艺期间的成核。
形成该自组装单层140的自组装材料仅粘附到特定类型的表面而不粘附到其他类型的表面，并改变该特定类型的表面的原子层沉积(ALD)前体之间的反应性。例如，可相对于未涂覆有自组装单层140的表面来抑制涂覆有自组装单层140的表面的反应性。在绝缘层32、绝缘帽盖层70和牺牲半导体氧化物板13包含氧化硅的情况下，该自组装单层140可防止电介质氧化物材料在后续原子层沉积中的沉积，而电介质氧化物材料从未涂覆有自组装材料的环形金属部分146的表面生长。因此，绝缘层32的物理地暴露的表面选择性地涂覆有自组装材料的单层，该单层粘附到绝缘层32的物理地暴露的表面，而不粘附到环形金属部分146的物理地暴露的表面。
在一个实施方案中，形成自组装单层140的自组装材料可选自烷硫醇类(alaknethiol)、寡聚苯撑类(oligophenolylene)、寡聚(苯撑乙炔类)(oligo(phenoleneethynyene))以及寡聚(苯撑乙烯类)(oligo(phenylenevinylene))。形成自组装单层140的自组装材料的示例性物类包括辛基三氯硅烷、十八烷基三氯硅烷、六甲基二硅烷。在郭磊(Guo Le)的以下博士论文中讨论了此类自组装材料的属性：“金属氧化物原子层沉积在基于硅的基底表面上的选择性化学作用(Selective Chemistry of Metal OxideAtomic Layer Deposition on Si Based Substrate Surfaces)”，美国加州大学河边郡分校电子论文(2015)(可在线查阅https://escholarship.org/uc/item/55t058st)，全文以引用方式并入本文。
参见图5G，执行选择性电介质材料沉积工艺以从环形金属部分146的表面生长电介质材料，而不引起电介质材料从涂覆有自组装单层140的表面生长。当在该选择性电介质材料沉积工艺期间电介质材料从环形金属部分146的物理地暴露的表面(即，内圆柱形侧壁)开始生长时，该自组装单层140的自组装材料抑制该电介质材料的成核。因此，该选择性电介质材料沉积工艺使电介质材料从环形金属部分的物理地暴露的表面生长，而不使该电介质材料从绝缘层32的覆盖有该自组装单层140的表面生长。所沉积的电介质材料形成位于环形金属部分146的内侧壁上的环形背侧阻挡电介质51。
在一个实施方案中，所沉积的电介质材料可为电介质金属氧化物诸如氧化铝。在这种情况下，环形背侧阻挡电介质51可为环形电介质金属氧化物部分。如在外圆柱形侧壁和内圆柱形侧壁之间所测量的，每个环形背侧阻挡电介质51的横向厚度可以在1nm至20nm的范围内，诸如2nm至10nm，但也可以采用更小和更大的厚度。该环形背侧阻挡电介质51的内圆柱形侧壁可与绝缘层32的侧壁竖直地重合，可从包括绝缘层32的侧壁的竖直表面向外凹陷，或者可从包括绝缘层32的侧壁的竖直表面向内突出。如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括该第一表面和该第二表面的竖直平面，则第一表面与第二表面竖直地重合。
随后，可选择性地对于绝缘层32和环形背侧阻挡电介质51来移除自组装单层140。可采用各向同性蚀刻工艺、在溶剂中溶解、蒸发或灰化以移除自组装单层140。牺牲半导体氧化物板13可通过各向异性蚀刻从每个存储器开口49和每个支撑开口19内移除，该各向异性蚀刻选择性地对于基座沟道部分11的半导体材料蚀刻氧化硅。另选地，可采用各向同性蚀刻诸如采用稀氢氟酸的湿式蚀刻来从每个存储器开口49和支撑开口19内移除牺牲半导体氧化物板13。
参考图5H，包括阻挡介电层52、电荷存储层54、隧穿电介质层56和任选的第一半导体沟道层601的层堆叠体可以顺序地沉积在存储器开口49中。阻挡电介质层52可为前侧阻挡电介质，其形成在环形背侧阻挡电介质51的侧壁上和绝缘层32的侧壁上。
阻挡电介质层52可以包括单个电介质材料层或多个电介质材料层的堆叠。在一个实施方案中，阻挡电介质层可以包括电介质金属氧化物层，其基本上由电介质金属氧化物组成。如本文所用，电介质金属氧化物是指包括至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡电介质层52可以包括具有大于7.9的电介质常数(即，具有大于氮化硅的电介质常数的电介质常数)的电介质金属氧化物。
电介质金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(La2O3)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积电介质金属氧化物层。电介质金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，电介质金属氧化物层可以用作电介质材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡电介质层52包括氧化铝。在一个实施方案中，阻挡电介质层52可以包括具有不同的材料组成的多个电介质金属氧化物层。
另选地或除此之外，阻挡电介质层52可以包括电介质半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡电介质层52可以包含氧化硅。在这种情况下，阻挡电介质层52的电介质半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。电介质半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡电介质层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡电介质层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括电介质电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为垂直地间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被垂直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层含有导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿电介质层56包括电介质材料，可以在合适电偏压条件下穿过该电介质材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿电介质层56可以包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(诸如氧化铝和氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿电介质层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿电介质层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。存储器腔49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参考图5I，采用至少一种各向异性蚀刻工艺顺序地各向异性蚀刻任选的第一半导体沟道层601、隧穿电介质层56、电荷存储层54、阻挡电介质层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶表面上方的第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的部分。此外，可移除第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的在每个存储器腔49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。
基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层10的表面)可穿过第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52物理地暴露在开口下面。任选地，在每个存储器腔49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体衬底层10)的最顶表面偏移凹陷距离。隧穿电介质层56定位在电荷存储层54上方。存储器开口49中的一组阻挡电介质层52、电荷存储层54和隧穿电介质层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为电荷存储层54)，多个电荷存储区通过阻挡电介质层52和隧穿电介质层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52可以具有竖直重合的侧壁。
参考图5J，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者如果基座沟道部分11被省略的话沉积在半导体衬底层10上，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可部分地填充每个存储器开口中的存储器腔49'，或者可完全填充每个存储器开口中的腔。
第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图5K，在每个存储器开口中的存储器腔49'未被第二半导体沟道层602完全填充的情况下，可将电介质核心层62L沉积在存储器腔49'中以填充每个存储器开口内的存储器腔49'的任何剩余部分。电介质核心层62L包括电介质材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积电介质核心层62L。
参考图5L，可例如通过从绝缘帽盖层70的顶表面上方进行凹陷蚀刻来移除电介质核心层62L的水平部分。电介质核心层62L的每个剩余部分构成电介质核心62。此外，第二半导体沟道层602的位于绝缘帽盖层70的顶表面上方的水平部分可以通过可采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿电介质层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡电介质层52、电荷存储层54和隧穿电介质层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡电介质层52，并且可以在形成背侧凹陷部之后随后形成阻挡电介质层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参考图5M，每个电介质核心62的顶表面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到位于绝缘帽盖层70的顶表面和绝缘帽盖层70的底表面之间的深度。可通过将掺杂半导体材料沉积在电介质核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，尽管也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿电介质层、体现为电荷存储层54的部分的多个存储器元件以及可选的阻挡电介质层52的组合。基座沟道部分11(如果存在的话)、存储器堆叠结构55、电介质核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构(11,55,62,63)。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、电介质核心62和漏极区63的每种组合填充相应的支撑开口19并且构成图6中所示的支撑柱结构20。
参照图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构(11,55,62,63)和支撑柱结构20之后的示例性结构。存储器开口填充结构(11,55,62,63)的实例可以形成在图4A和图4B的结构的每个存储器开口49内。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。
每个存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿电介质层56以及横向围绕隧穿电介质层56(如实施为存储器材料层54)和可选的阻挡电介质层52的电荷存储区域的竖直堆叠。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
参考图7A和图7B，接触级电介质层73可以形成在绝缘层32和牺牲材料层42的交替堆叠体(32,42)上方，以及存储器堆叠体结构55和支撑柱结构20上方。接触级电介质层73包括与牺牲材料层42的电介质材料不同的电介质材料。例如，接触级电介质层73可以包含氧化硅。接触级电介质层73可以具有在50nm至500nm的范围内的厚度，但是也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触级电介质层73上方，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以穿过接触级电介质层73、交替堆叠体(32,42)和/或采用各向异性蚀刻的后向阶梯式电介质材料部分65来转移，以形成背侧沟槽79，该背侧沟槽至少从接触级电介质层73的顶表面竖直延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和接触区300。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。
参考图8和图9A，可例如采用蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。如果存在环形半导体部分246，则可通过对绝缘层32具有选择性的各向同性蚀刻来选择性地对于环形金属部分146移除环形半导体部分246。例如，如果环形半导体部分246包含硅，则可采用包括KOH或三甲基-2羟乙基氢氧化铵(通常称为TMY或TMAH)的湿式蚀刻工艺来选择性地对于环形金属部分146和绝缘层32移除环形半导体部分246。如果环形半导体部分246包括锗或锗的原子浓度大于30％的硅锗合金，则可采用包括过氧化氢和任选的磷酸的湿式蚀刻工艺来选择性地对于环形金属部分146和绝缘层32移除环形半导体部分246。图9A示出了在移除牺牲材料层42和如果存在的环形半导体部分246之后的图8的示例性结构的区域。
背侧凹陷部43形成在从中移除牺牲材料层42和环形半导体部分246的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地移除。在一个实施方案中，牺牲材料层42可包含氮化硅，并且绝缘层32和后向阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包含氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔，该腔的横向尺寸大于该腔的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每个背侧凹陷部可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和上覆绝缘层32的底表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
可通过将半导体材料热转换和/或等离子体转换成电介质材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成电介质材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状电介质间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面电介质部分616。在一个实施方案中，每个管状电介质间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状电介质间隔物116包括电介质材料，该电介质材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状电介质间隔物116的材料是电介质材料。在一个实施方案中，管状电介质间隔物116可包括基座沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样，每个平面的电介质部分616包括电介质材料，该电介质材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的电介质部分616的材料是电介质材料。在一个实施方案中，平面的电介质部分616可以包括半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图9B，金属阻挡层46A可沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。背侧腔79'存在于背侧沟槽79内。
参考图10A和图10B，金属填充材料沉积在多个背侧凹陷部43中、沉积在该至少一个背侧沟槽79的侧壁上并且沉积在接触级电介质层73的顶表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属组成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属组成。在一个实施方案中，金属填充材料层46B可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电层(46,346)可形成在多个背侧凹陷部43中，并且连续金属材料层46L可形成在每个背侧沟槽79的侧壁上以及接触级电介质层73上方。每个导电层(46,346)包括位于竖直相邻的一对电介质材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续金属材料层46L包括位于背侧沟槽79中或接触级电介质层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。一个或多个最底部导电层346包括三维NAND器件的源极选择栅极电极。其余导电层46包括字线(即，控制栅极电极)和漏极选择栅极电极(其包括一个或多个最顶层46)。
每个牺牲材料层42可被导电层46替换。背侧腔79'存在于每个背侧沟槽79的未填充有连续金属材料层46L的部分内。管状电介质间隔物116横向围绕基座沟道部分11。在形成导电层346时，一个或多个最底部导电层(例如，源极选择栅极电极)346横向围绕每个管状电介质间隔物116。电介质间隔物116用作源极选择晶体管的栅极电介质，并且基座沟道部分11用作源极选择晶体管的沟道。在一个实施方案中，在一个或多个最底部导电层(例如，源极选择栅极电极)346的层级处不存在环形金属部分146和环形背侧阻挡电介质(例如，氧化铝电介质)51。
在一个实施方案中，环形背侧阻挡电介质51的内侧壁可与绝缘层32的侧壁竖直地重合。另选地，环形背侧阻挡电介质51的内侧壁可从包括绝缘层32的侧壁的竖直平面向外横向凹陷，如图10C所例示，该图示出了示例性结构的第一另选实施方案。然而，另选地，环形背侧阻挡电介质51的内侧壁可朝向竖直轴线向内突伸，该竖直轴线从包括绝缘层32的侧壁的竖直平面穿过最近侧存储器堆叠结构55的几何中心，如图10D所例示，该图示出了示例性结构的第二另选实施方案。
参见图11A和图11B，连续的导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁以及从接触级电介质层73上方进行回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。可在移除连续导电材料层46L期间移除平面电介质部分616。
参见图12A至图12C，可以通过保形沉积工艺在至少一个背侧沟槽79中和在接触级电介质层73上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包含氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
执行各向异性蚀刻以从接触级电介质层73上方和每个背侧沟槽79的底部处移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。
通过将电掺杂剂注入半导体材料层10的物理地暴露的表面部分中，可以在每个背侧腔下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。
半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在交替堆叠体(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部部分中。半导体沟道(59,11,60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
背侧接触通孔结构76可形成在每个背侧腔内。每个接触通孔结构76可以填充相应的腔。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬里76A和导电填充材料部分76B。导电衬里76A可包括导电金属衬里，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬里76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可通过将上覆交替堆叠体(32,46)的接触级电介质层73用作停蚀层来平面化该至少一种导电材料。如果采用化学机械平面化(CMP)工艺，则接触级电介质层73可以用作CMP停蚀层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。背侧接触通孔结构76延伸穿过交替堆叠体(32,46)，并且接触源极区61的顶表面。
另选地，环形背侧阻挡电介质51的内侧壁可从包括绝缘层32的侧壁的竖直平面向外横向凹陷，如图12D所例示，该图示出了示例性结构的第一另选实施方案。然而，另选地，环形背侧阻挡电介质51的内侧壁可朝向竖直轴线向内突伸，该竖直轴线从包括绝缘层32的侧壁的竖直平面穿过最近侧存储器堆叠结构55的几何中心，如图12E所例示，该图示出了示例性结构的第二另选实施方案。
所述存储器堆叠结构55位于延伸穿过所述交替堆叠体(32,46)的存储器开口内。在一个实施方案中，接触存储器膜50的绝缘层32的侧壁与穿过存储器开口的几何中心GC的竖直轴线VA的距离跟接触存储器膜50的环形背侧阻挡电介质51的内侧壁与穿过存储器开口的几何中心GC的竖直轴线VA的距离相等，如图12B所示。
在另一个实施方案中，接触存储器膜50的绝缘层32的侧壁与穿过存储器开口的几何中心GC的竖直轴线VA的距离比接触存储器膜50的环形背侧阻挡电介质51的内侧壁与穿过存储器开口的几何中心GC的竖直轴线VA的距离更近，如图12D所示。
在又一个实施方案中，接触存储器膜50的绝缘层32的侧壁与穿过存储器开口的几何中心GC的竖直轴线VA的距离比接触存储器膜50的环形背侧阻挡电介质51的内侧壁与穿过存储器开口的几何中心GC的竖直轴线VA的距离更远，如图12E所示。
参考图13A和图13B，附加接触通孔结构(88,86,8P)可以穿过接触级电介质层73形成，并且任选地穿过后向阶梯式电介质材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触级电介质层73形成。字线接触通孔结构86可穿过接触级电介质层73以及穿过后向阶梯式电介质材料部分65形成在导电层46上。***器件接触通孔结构8P可以通过后向阶梯式电介质材料部分65直接形成在***器件的相应节点上。
参考本公开的所有附图，本公开的示例性结构可包括三维存储器器件。三维存储器器件可以包括：位于衬底(9,10)上方的绝缘层32和导电层46的交替堆叠体；存储器堆叠结构55，所述存储器堆叠结构55延伸穿过所述交替堆叠体(32,46)，其中所述存储器堆叠结构55包括存储器膜50以及接触所述存储器膜50的内侧壁的竖直半导体沟道60；分立的环形背侧阻挡电介质51，所述分立的环形背侧阻挡电介质位于所述导电层46中的至少一些导电层的层级处并横向围绕所述存储器堆叠结构55；以及环形金属部分146，所述环形金属部分位于导电层46中的至少一些导电层的层级处并接触环形背侧阻挡电介质51中相应环形背侧阻挡电介质的外侧壁。
如本文所用，“分立的”环形背侧阻挡电介质51是指位于相同存储器堆叠结构55周围的处于不同竖直层级(例如，在不同导电层46的层级处)的电介质51彼此不接触。
在一个实施方案中，环形金属部分146中的每个环形金属部分接触导电层46中相应导电层的圆柱形侧壁。在一个实施方案中，导电层46中的每个导电层包括具有导电金属氮化物46A的金属衬里46A；并且金属填充部分46B接触金属衬里46A，其中金属衬里46A中的一些金属衬里接触环形金属部分146中的位于绝缘层32的竖直相邻对之间的相应子集。
在一个实施方案中，环形背侧阻挡电介质51中的每个环形背侧阻挡电介质包括环形顶表面和环形底表面，该环形顶表面接触绝缘层32中的相应上覆绝缘层的底表面，该环形底表面接触绝缘层32的相应下层绝缘层的顶表面。在一个实施方案中，环形金属部分146中的每个环形金属部分包括环形顶表面和环形底表面，该环形顶表面接触绝缘层32中的相应上覆绝缘层的底表面，该环形底表面接触绝缘层32的相应下层绝缘层的顶表面。
在一个实施方案中，导电层(46,346)包括字线46和至少一个源极选择栅极电极346。所述环形金属部分146和所述分立的环形背侧阻挡电介质51位于所述字线46的层级处。然而，所述环形金属部分146和所述分立的环形背侧阻挡电介质51不位于所述至少一个源极选择栅极电极346的层级处。
在一个实施方案中，环形金属部分146中的每个环形金属部分具有相应的外圆柱形侧壁和相应的内圆柱形侧壁，该相应的内圆柱形侧壁从相应的外圆柱形侧壁向内横向偏移均一的横向厚度。在一个实施方案中，分立的环形背侧阻挡电介质51中的每个环形背侧阻挡电介质具有均一的横向厚度并且不具有蛤壳形状。“蛤壳”形状为类似于英文字母“C”构造的侧横截面形状。蛤壳形状具有两个区段，该两个区段基本上彼此平行延伸并延伸至衬底(9,10)的主表面7。这两个区段通过基本上垂直于该头两个区段和表面7延伸的第三区段彼此连接。因此，分立的环形背侧阻挡电介质缺乏基本上平行于彼此延伸的该两个区段。
在一个实施方案中，存储器膜50包括层堆叠体，该层堆叠体从外部到内部包括氧化硅阻挡电介质层52、电荷存储层54和隧道电介质层56；并且所述阻挡电介质层52接触包含氧化铝的环形背侧阻挡电介质51。
在一个实施方案中，环形金属部分146基本上由元素金属组成。在一个实施方案中，元素金属为选自钌和钼的元素。
示例性结构可包括三维存储器器件。在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件。所述导电层46中的每个导电层可以是所述单体三维NAND存储器器件的相应字线的组成部分。衬底(9，10)可以包括硅衬底。竖直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件层级中的至少一个存储器单元(如实施为在导电层46的层级处的电荷存储层54的部分)可定位在单体三维NAND串阵列的第二器件层级中的另一存储器单元(如实施为在另一导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可包括集成电路，该集成电路包括用于定位在其上的存储器器件的驱动器电路(具体体现为该至少一个半导体器件700的子集)。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9,10)顶表面延伸，例如在一对背侧沟槽79之间的条带形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串的阵列可包括：多个半导体沟道(59,11,60)，其中该多个半导体沟道(59,11,60)中的每个半导体沟道的至少一个端部部分60基本上垂直于衬底(9,10)的顶表面延伸并且包括竖直半导体沟道60中的相应竖直半导体沟道；和多个电荷存储元件(具体体现为存储器膜50的部分，即，电荷存储层54的部分)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应半导体沟道定位。
该导电层46中的一些导电层用作三维存储器器件的字线。该环形金属部分146可被视为字线的一部分。因为环形阻挡电介质部分51不包括在每个竖直相邻的字线对和绝缘层32之间延伸的水平部分，所以每个字线可具有与相邻的对绝缘层对32之间的竖直间距相同的高度，因此，与包括背侧阻挡电介质层的水平部分的结构相比，该每个字线可提供低电阻。因此，与现有技术器件相比，本公开的方法和结构可减少字线中的RC延迟并提供优异的性能。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (23)

1.一种形成三维存储器器件的方法，包括：
在衬底上方形成绝缘层和牺牲材料层的交替堆叠体；
形成穿过所述交替堆叠体的存储器开口；
通过相对于所述绝缘层使所述牺牲材料层横向凹陷来围绕所述存储器开口形成环形凹陷部；
通过所述存储器开口在所述环形凹陷部中的每个凹陷部内的所述牺牲材料层的凹陷侧壁上方形成环形金属部分；
在所述环形金属部分的内侧壁上选择性地形成分立的环形背侧阻挡电介质；
在所述存储器开口中的所述环形背侧阻挡电解质的内侧壁上形成存储器堆叠结构，其中所述存储器堆叠结构包括存储器膜以及接触所述存储器膜的内侧壁的竖直半导体沟道；以及
用导电层替换所述牺牲材料层。
2.根据权利要求1所述的方法，其中所述环形金属部分通过选择性金属沉积工艺而形成，所述选择性金属沉积工艺使所述环形金属部分的金属在所述牺牲材料层的凹陷侧壁上方生长，而不使所述金属从所述绝缘层的表面生长。
3.根据权利要求2所述的方法，其中：
所述环形金属部分通过所述选择性金属沉积工艺而形成，所述选择性金属沉积工艺使所述环形金属部分的所述金属直接在所述牺牲材料层的凹陷侧壁上生长，而不使所述金属从所述绝缘层的表面生长；
所述环形金属部分包含钌；
所述绝缘层包含氧化硅；并且
所述牺牲材料层包含氮化硅。
4.根据权利要求1所述的方法，其中所述环形背侧阻挡电介质通过选择性电介质材料沉积工艺而形成，所述选择性电介质材料沉积工艺使所述环形背侧阻挡电介质的电介质材料生长，而不使所述电介质材料从所述绝缘层的表面生长。
5.根据权利要求4所述的方法，还包括用粘附到所述绝缘层的物理地暴露的表面而不粘附到所述环形金属部分的自组装材料的单层来选择性地涂覆所述绝缘层的所述物理地暴露的表面，其中所述自组装材料在选择性地形成所述分立的环形背侧阻挡电介质的步骤期间抑制所述环形背侧阻挡电介质的所述电介质材料成核。
6.根据权利要求5所述的方法，还包括在形成所述环形背侧阻挡电介质之后并且在形成所述存储器堆叠结构之前移除自组装材料的所述单层。
7.根据权利要求1所述的方法，其中通过以下步骤用导电层来替换所述牺牲材料层：
选择性地对于所述绝缘层和所述环形金属部分移除所述牺牲材料层以形成背侧凹陷部；
将包括导电金属氮化物的金属衬里沉积在暴露于所述背侧凹陷部的所述环形金属部分的外表面和所述绝缘层的水平表面上方；以及
将金属填充部分沉积在所述背侧凹陷部的每个剩余体积中，其中金属填充部分和所述金属衬里的邻接部分的每个组合构成所述导电层中的一个导电层。
8.根据权利要求1所述的方法，其中：
所述存储器膜中的每个存储器膜包括层堆叠体，所述层堆叠体从外部到内部包括前侧氧化硅阻挡电介质层、电荷存储层和隧道电介质层；并且
所述前侧氧化硅阻挡电介质层形成在包含氧化铝的所述环形背侧阻挡电介质的侧壁上和所述绝缘层的侧壁上。
9.根据权利要求1所述的方法，还包括：
通过所述存储器开口在所述牺牲材料层的每个物理地暴露的侧壁上选择性地形成环形半导体部分，其中所述环形金属部分选择性地直接形成在所述环形半导体部分上；
选择性地移除所述牺牲材料层和所述环形半导体部分以形成背侧凹陷部；以及
在所述背侧凹陷部中形成所述导电层以用所述导电层替换所述牺牲材料层和所述环形半导体部分。
10.根据权利要求9所述的方法，其中所述环形半导体部分包含硅、硅锗或锗，并且所述环形金属部分包含钼。
11.根据权利要求1所述的方法，其中：
所述导电层包括字线和至少一个源极选择栅极电极；
所述环形金属部分和所述分立的环形背侧阻挡电介质位于所述字线的层级处；并且
所述环形金属部分和所述分立的环形背侧阻挡电介质不位于所述至少一个源极选择栅极电极的层级处。
12.根据权利要求1所述的方法，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层中的每个导电层是所述单体三维NAND存储器器件的相应字线的组成部分；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底含有集成电路，所述集成电路包括用于定位在其上的所述存储器器件的驱动器电路；
所述导电层包括多个控制栅极电极，所述多个控制栅极电极具有基本上平行于所述衬底的所述顶表面延伸的条带形状，所述多个控制栅极电极至少包括定位在所述第一器件层级中的第一控制栅极电极和定位在所述第二器件层级中的第二控制栅极电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每个半导体沟道的至少一个端部部分基本上垂直于所述衬底的顶表面延伸，和
多个电荷存储元件，每个电荷存储元件定位成与所述多个半导体沟道中的相应半导体沟道相邻。
13.一种三维存储器器件，包括：
绝缘层和导电层的交替堆叠体，所述交替堆叠体定位在衬底上方；
延伸穿过所述交替堆叠体的存储器堆叠结构，其中所述存储器堆叠结构包括存储器膜以及接触所述存储器膜的内侧壁的竖直半导体沟道；
分立的环形背侧阻挡电介质，所述分立的环形背侧阻挡电介质位于所述导电层中的至少一些导电层的层级处并横向围绕所述存储器堆叠结构；以及
环形金属部分，所述环形金属部分位于所述导电层中的至少一些导电层的层级处并接触所述环形背侧阻挡电介质中相应环形背侧阻挡电介质的外侧壁。
14.根据权利要求13所述的三维存储器器件，其中所述环形金属部分中的每个环形金属部分接触所述导电层中的相应导电层的圆柱形侧壁。
15.根据权利要求14所述的三维存储器器件，其中所述导电层中的每个导电层包括：
金属衬里，所述金属衬里包含导电金属氮化物；以及
金属填充部分，所述金属填充部分接触所述金属衬里，
其中所述金属衬里中的一些金属衬里接触所述环形金属部分的位于所述绝缘层的竖直相邻对之间的相应子集。
16.根据权利要求13所述的三维存储器器件，其中：
每个环形背侧阻挡电介质包括环形顶表面和环形底表面，所述环形顶表面接触所述绝缘层中的相应上覆绝缘层的底表面，所述环形底表面接触所述绝缘层中的相应下层绝缘层的顶表面；并且
每个环形金属部分包括环形顶表面和环形底表面，所述环形顶表面接触所述绝缘层中的相应上覆绝缘层的底表面，所述环形底表面接触所述绝缘层中的相应下层绝缘层的顶表面。
17.根据权利要求13所述的三维存储器器件，其中：
所述导电层包括字线和至少一个源极选择栅极电极；
所述环形金属部分和所述分立的环形背侧阻挡电介质位于所述字线的层级处；并且
所述环形金属部分和所述分立的环形背侧阻挡电介质不位于所述至少一个源极选择栅极电极的层级处。
18.根据权利要求13所述的三维存储器器件，其中：
所述环形金属部分中的每个环形金属部分具有相应的外圆柱形侧壁和相应的内圆柱形侧壁，所述相应的内圆柱形侧壁从所述相应的外圆柱形侧壁向内横向偏移均一的横向厚度；并且
所述分立的环形背侧阻挡电介质中的每个环形背侧阻挡电介质具有均一的横向厚度并且不具有蛤壳形状。
19.根据权利要求13所述的三维存储器器件，其中：
所述存储器膜包括层堆叠体，所述层堆叠体从外部到内部包括前侧氧化硅阻挡电介质层、电荷存储层和隧道电介质层；并且
所述前侧氧化硅阻挡电介质层接触包含氧化铝的所述环形背侧阻挡电介质。
20.根据权利要求13所述的三维存储器器件，其中：
所述存储器堆叠结构位于延伸穿过所述交替堆叠体的存储器开口内；并且
接触所述存储器膜的所述绝缘层的侧壁与穿过所述存储器开口的几何中心的竖直轴线的距离比接触所述存储器膜的所述环形背侧阻挡电介质的内侧壁与穿过所述存储器开口的所述几何中心的所述竖直轴线的距离更近。
21.根据权利要求13所述的三维存储器器件，其中：
所述存储器堆叠结构位于延伸穿过所述交替堆叠体的存储器开口内；并且
接触所述存储器膜的所述绝缘层的侧壁与穿过所述存储器开口的几何中心的竖直轴线的距离比接触所述存储器膜的所述环形背侧阻挡电介质的内侧壁与穿过所述存储器开口的所述几何中心的所述竖直轴线的距离更远。
22.根据权利要求13所述的三维存储器器件，其中所述环形金属部分基本上由钌或钼组成。
23.根据权利要求13所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层中的每个导电层是所述单体三维NAND存储器器件的相应字线的组成部分；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底含有集成电路，所述集成电路包括用于定位在其上的所述存储器器件的驱动器电路；
所述导电层包括多个控制栅极电极，所述多个控制栅极电极具有基本上平行于所述衬底的所述顶表面延伸的条带形状，所述多个控制栅极电极至少包括定位在所述第一器件层级中的第一控制栅极电极和定位在所述第二器件层级中的第二控制栅极电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每个半导体沟道的至少一个端部部分基本上垂直于所述衬底的顶表面延伸，和
多个电荷存储元件，每个电荷存储元件定位成与所述多个半导体沟道中的相应半导体沟道相邻。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111801799A (zh) * 2020-05-27 2020-10-20 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN111801797A (zh) * 2020-05-27 2020-10-20 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112216703A (zh) * 2020-10-10 2021-01-12 长江存储科技有限责任公司 半导体结构的制作方法和半导体结构
CN112997310A (zh) * 2020-09-04 2021-06-18 长江存储科技有限责任公司 具有用于源选择栅极线的隔离结构的三维存储器件及用于形成其的方法
WO2022047722A1 (en) * 2020-09-04 2022-03-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming thereof
US11557601B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11574922B2 (en) 2020-05-27 2023-02-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
WO2023014503A1 (en) * 2021-08-06 2023-02-09 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529624B2 (en) * 2017-11-21 2020-01-07 International Business Machines Corporation Simple contact over gate on active area
US11075113B2 (en) * 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal capping layer and methods thereof
US10840259B2 (en) 2018-08-13 2020-11-17 Sandisk Technologies Llc Three-dimensional memory device including liner free molybdenum word lines and methods of making the same
KR102635442B1 (ko) 2018-10-25 2024-02-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
US10804291B1 (en) * 2019-05-09 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device using epitaxial semiconductor channels and a buried source line and method of making the same
US11469251B2 (en) * 2019-05-15 2022-10-11 Sandisk Technologies Llc Memory device using a multilayer ferroelectric stack and method of forming the same
US10916504B2 (en) 2019-06-14 2021-02-09 Sandisk Technologies Llc Three-dimensional memory device including electrically conductive layers with molybdenum-containing liners
CN112510052B (zh) * 2019-06-27 2023-09-12 长江存储科技有限责任公司 新型3d nand存储器件及形成其的方法
US11018153B2 (en) 2019-08-13 2021-05-25 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
US10950626B2 (en) 2019-08-13 2021-03-16 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
US11309332B2 (en) * 2019-09-12 2022-04-19 Sandisk Technologies Llc Three-dimensional memory device containing ferroelectric memory elements encapsulated by transition metal-containing conductive elements and method of making thereof
US11049807B2 (en) 2019-09-25 2021-06-29 Sandisk Technologies Llc Three-dimensional memory device containing tubular blocking dielectric spacers
KR20210038084A (ko) * 2019-09-30 2021-04-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11289416B2 (en) 2019-11-26 2022-03-29 Sandisk Technologies Llc Three-dimensional memory device containing amorphous and crystalline blocking dielectric layers
US11101288B2 (en) 2019-12-11 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same
WO2021118627A1 (en) * 2019-12-11 2021-06-17 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same
US11063063B2 (en) 2019-12-11 2021-07-13 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same
US11158673B2 (en) * 2019-12-18 2021-10-26 Micron Technology, Inc. Vertical 3D memory device and method for manufacturing the same
CN113594173B (zh) * 2020-01-21 2023-12-12 长江存储科技有限责任公司 具有增大的接头临界尺寸的三维存储器器件及其形成方法
US11244953B2 (en) 2020-02-26 2022-02-08 Sandisk Technologies Llc Three-dimensional memory device including molybdenum word lines and metal oxide spacers and method of making the same
US11569260B2 (en) 2020-02-26 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device including discrete memory elements and method of making the same
JP2021150463A (ja) 2020-03-18 2021-09-27 キオクシア株式会社 半導体装置
US11398496B2 (en) 2020-04-27 2022-07-26 Sandisk Technologies Llc Three-dimensional memory device employing thinned insulating layers and methods for forming the same
US11489043B2 (en) 2020-04-27 2022-11-01 Sandisk Technologies Llc Three-dimensional memory device employing thinned insulating layers and methods for forming the same
US11302716B2 (en) 2020-05-18 2022-04-12 Sandisk Technologies Llc Three-dimensional memory device including ferroelectric-metal-insulator memory cells and methods of making the same
US11177280B1 (en) 2020-05-18 2021-11-16 Sandisk Technologies Llc Three-dimensional memory device including wrap around word lines and methods of forming the same
US11282848B2 (en) 2020-05-18 2022-03-22 Sandisk Technologies Llc Three-dimensional memory device including ferroelectric-metal-insulator memory cells and methods of making the same
US11398486B2 (en) * 2020-06-17 2022-07-26 Micron Technology, Inc. Microelectronic devices with tier stacks with varied tier thicknesses, and related methods and systems
US11264404B2 (en) 2020-06-17 2022-03-01 Micron Technology, Inc. Microelectronic devices including a varying tier pitch, and related electronic systems and methods
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11374099B2 (en) * 2020-07-16 2022-06-28 Macronix International Co., Ltd. 3D memory device including source line structure comprising composite material
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
WO2022094904A1 (en) * 2020-11-06 2022-05-12 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device with novel dummy channel structures
CN112640103B (zh) * 2020-11-10 2023-10-17 长江存储科技有限责任公司 具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法
CN112567518B (zh) * 2020-11-10 2024-04-09 长江存储科技有限责任公司 具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法
US11380707B2 (en) * 2020-12-09 2022-07-05 Sandisk Technologies Llc Three-dimensional memory device including backside trench support structures and methods of forming the same
US11594490B2 (en) 2021-01-22 2023-02-28 Sandisk Technologies Llc Three-dimensional memory device including molybdenum carbide or carbonitride liners and methods of forming the same
WO2022186851A1 (en) * 2021-03-04 2022-09-09 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
US11515326B2 (en) 2021-03-04 2022-11-29 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
US11877452B2 (en) * 2021-03-04 2024-01-16 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
KR20220125031A (ko) 2021-03-04 2022-09-14 에스케이하이닉스 주식회사 반도체 메모리 장치
US20220285362A1 (en) * 2021-03-05 2022-09-08 Applied Materials, Inc. Methods and structures for three-dimensional dynamic random-access memory
US11968826B2 (en) 2021-04-29 2024-04-23 Sandisk Technologies Llc Three-dimensional memory device with metal-barrier-metal word lines and methods of making the same
US11877446B2 (en) 2021-06-11 2024-01-16 Sandisk Technologies Llc Three-dimensional memory device with electrically conductive layers containing vertical tubular liners and methods for forming the same
CN113745233A (zh) * 2021-09-06 2021-12-03 长江存储科技有限责任公司 三维存储器及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120001249A1 (en) * 2010-06-30 2012-01-05 Sandisk Corporation Ultrahigh density vertical nand memory device & method of making thereof
US20140048868A1 (en) * 2012-08-20 2014-02-20 Juhyung Kim Three-dimensional semiconductor memory device and a method of manufacturing the same
KR20150140067A (ko) * 2014-06-05 2015-12-15 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 수직 채널 낸드 내의 스트링 선택 라인/접지 선택 라인 게이트 산화물
CN105355602A (zh) * 2015-10-19 2016-02-24 中国科学院微电子研究所 三维半导体器件及其制造方法
US20160071861A1 (en) * 2014-09-05 2016-03-10 Sandisk Technologies Inc. 3d semicircular vertical nand string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US20160086964A1 (en) * 2014-09-24 2016-03-24 SanDisk Technologies, Inc. High stack 3d memory and method of making

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
KR101532366B1 (ko) * 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
CN102959693B (zh) * 2010-06-30 2015-08-19 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法
US8946808B2 (en) 2012-02-09 2015-02-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9184175B2 (en) * 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US10141322B2 (en) * 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods
US9478643B2 (en) * 2013-12-24 2016-10-25 Intel Corporation Memory structure with self-aligned floating and control gates and associated methods
JP2015177129A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置及びその製造方法
US9230983B1 (en) 2014-08-20 2016-01-05 Sandisk Technologies Inc. Metal word lines for three dimensional memory devices
US9698152B2 (en) 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
US9496419B2 (en) 2014-11-25 2016-11-15 Sandisk Technologies Llc Ruthenium nucleation layer for control gate electrodes in a memory structure
US9570455B2 (en) 2014-11-25 2017-02-14 Sandisk Technologies Llc Metal word lines for three dimensional memory devices
US9698223B2 (en) 2014-11-25 2017-07-04 Sandisk Technologies Llc Memory device containing stress-tunable control gate electrodes
US9553100B2 (en) 2014-12-04 2017-01-24 Sandisk Techologies Llc Selective floating gate semiconductor material deposition in a three-dimensional memory structure
US9754956B2 (en) 2014-12-04 2017-09-05 Sandisk Technologies Llc Uniform thickness blocking dielectric portions in a three-dimensional memory structure
US9780182B2 (en) 2015-02-04 2017-10-03 Sandisk Technologies Llc Molybdenum-containing conductive layers for control gate electrodes in a memory structure
US9613977B2 (en) 2015-06-24 2017-04-04 Sandisk Technologies Llc Differential etch of metal oxide blocking dielectric layer for three-dimensional memory devices
US10020317B2 (en) * 2015-08-31 2018-07-10 Cypress Semiconductor Corporation Memory device with multi-layer channel and charge trapping layer
US9806089B2 (en) * 2015-09-21 2017-10-31 Sandisk Technologies Llc Method of making self-assembling floating gate electrodes for a three-dimensional memory device
US9659955B1 (en) 2015-10-28 2017-05-23 Sandisk Technologies Llc Crystalinity-dependent aluminum oxide etching for self-aligned blocking dielectric in a memory structure
US9659956B1 (en) 2016-01-06 2017-05-23 Sandisk Technologies Llc Three-dimensional memory device containing source select gate electrodes with enhanced electrical isolation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120001249A1 (en) * 2010-06-30 2012-01-05 Sandisk Corporation Ultrahigh density vertical nand memory device & method of making thereof
US20140048868A1 (en) * 2012-08-20 2014-02-20 Juhyung Kim Three-dimensional semiconductor memory device and a method of manufacturing the same
KR20150140067A (ko) * 2014-06-05 2015-12-15 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 수직 채널 낸드 내의 스트링 선택 라인/접지 선택 라인 게이트 산화물
US20160071861A1 (en) * 2014-09-05 2016-03-10 Sandisk Technologies Inc. 3d semicircular vertical nand string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US20160086964A1 (en) * 2014-09-24 2016-03-24 SanDisk Technologies, Inc. High stack 3d memory and method of making
CN105355602A (zh) * 2015-10-19 2016-02-24 中国科学院微电子研究所 三维半导体器件及其制造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11557601B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11462560B2 (en) 2020-05-27 2022-10-04 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11574922B2 (en) 2020-05-27 2023-02-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN111801799B (zh) * 2020-05-27 2021-03-23 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN111801797B (zh) * 2020-05-27 2021-05-25 长江存储科技有限责任公司 用于形成三维存储器件的方法
US11557570B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN111801797A (zh) * 2020-05-27 2020-10-20 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN111801799A (zh) * 2020-05-27 2020-10-20 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2022047723A1 (en) * 2020-09-04 2022-03-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming thereof
WO2022047722A1 (en) * 2020-09-04 2022-03-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming thereof
CN112997310A (zh) * 2020-09-04 2021-06-18 长江存储科技有限责任公司 具有用于源选择栅极线的隔离结构的三维存储器件及用于形成其的方法
US11711921B2 (en) 2020-09-04 2023-07-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming the same
US11990506B2 (en) 2020-09-04 2024-05-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming the same
CN112216703A (zh) * 2020-10-10 2021-01-12 长江存储科技有限责任公司 半导体结构的制作方法和半导体结构
WO2023014503A1 (en) * 2021-08-06 2023-02-09 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies

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