CN107528594A - 电荷式流水线逐次逼近型模数转换器及其控制方法 - Google Patents

Abstract

本发明提供一种电荷式流水线逐次逼近型模数转换器，包括：高位电容阵列，用于对输入信号采样，还用于充、放电；低位电容阵列，其电容值与高位电容阵列的电容值相同，用于充、放电；开关控制电路，用于控制高、低位电容阵列的工作状态，还用于将高位电容阵列的残差电压以电荷共享方式分布至低位电容阵列；比较器，用于在半个周期内对低位电容阵列进行逐次比较，在另半个周期内对高位电容阵列进行逐次比较，将比较值依次输出；逐次逼近寄存逻辑电路，用于根据比较值闭合连接高、低位电容阵列的两项选择开关阵列的开关，直到闭合电容阵列的对应的开关得到数字信号。本发明还提供该模数转换器的控制方法，简化了电路的设计难度，减小了电路的面积。

Description

电荷式流水线逐次逼近型模数转换器及其控制方法

技术领域

本发明属于集成电路技术领域，涉及模拟信号或数模混合信号，特别是涉及一种电荷式流水线逐次逼近型模数转换器及其控制方法。

背景技术

近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高速异步逐次逼近型模数转换器的研究也越来越深入。随着集成电路制造工艺的不断演进，高增益运算放大器的设计变得越来越困难，由于不需要运算放大器，SAR(Successive Approximation Register)结构ADC(Analog-to-Digital Converter)具有天然的低功耗优势，特别是在纳米级工艺节点下，SAR(逐次逼近寄存器型)结构ADC(模数转换器)的速度又得到了巨大的提升。因此，高速SAR结构ADC成为目前模数转换器的研究热点。为了满足ADC的整体的高速工作要求，SAR结构ADC的串行工作模式仍然是一个严重的瓶颈，为了进一步提高ADC的工作速度，近年来出现了混合结构的ADC，如：Piplined-SAR(流水线-逐次逼近型)结构ADC架构。

然而，传统的Piplined-SAR结构ADC仍然存在残差放大器设计难度较大，功耗较大，两级比较器的失调需要校准等一系列问题。因此，传统结构不利于高速混合结构ADC的实现。为了更好的说明本发明的优点，先分析一种传统的Piplined-SAR结构ADC的优点和缺点，为了表示方便，以下说明都以8位ADC为例，同时，以单端结构代替差分结构进行工作原理说明。

传统Piplined-SAR ADC结构1，如图1所示，设C为单位电容容值，其高位和低位电容阵列DAC1和DAC2分别由电容容值为128C、64C、32C的权重电容和容值为32C的一个补偿电容组成，高位电容阵列DAC1中，电容的上极板和采样开关S1的一端相连，同时和比较器COMP1的输入端相连，还和残差放大器RA的输入端相连，采样开关S1的另一端接输入电压信号VIN。低位电容阵列DAC2的上极板和复位开关S1N相连，同时和比较器COMP2的输入端相连，还和残差放大器RA的输出端相连。

传统Piplined-SAR ADC结构1工作时所对应的时序图，如图2所示：当采样开关S1导通时，开关S1N关断，高位电容阵列DAC1处于采样阶段，比较器COMP2通过信号cal2先消除失调进行校准，此后，低位电容阵列DAC2处于逐次逼近阶段。当低位电容阵列完成逐次逼近过程后，采样开关S1关断，开关S1N导通，低位电容阵列DAC2处于复位状态，比较器COMP1通过信号cal1先消除失调进行校准，此后，高位电容阵列DAC1处于逐次逼近状态。当高位电容阵列DAC1完成逐次逼近过程后，开关S1N关断，控制信号S2使得残差放大器RA处于工作状态，将高位电容阵列所产生的残差电压进行处理，此后，开关S1导通，高位电容阵列重新进入采样阶段，ADC完成一次工作周期。这种结构的优点是，将传统的SAR结构ADC的电容阵列分为高位电容阵列DAC1和低位电容阵列DAC2，中间用一个残差放大器RA进行连接，将高位电容阵列DAC1所产生的残差电压通过RA处理之后，传递给低位电容阵列DAC2，这种结构结合了Piplined结构ADC高速的优点和SAR结构ADC低功耗的优点。

然而，这种结构的缺点在于：一方面，要使用到一个残差放大器RA，随着集成电路制造工艺的逐渐更新，在纳米级工艺下，残差放大器的设计变得越来越困难。另一方面，这种结构用到了两个比较器，因此，必须对这两个比较器进行失调校准，从而消除失调误差。同时，需要引入两组不同的基准电压，基于上述三方面因素，增加了设计难度。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种电荷式流水线逐次逼近型模数转换器及其控制方法，用于解决现有技术中Piplined-SAR结构的模数转换器在确保高速与低功耗的优点下，无法降低电路设计复杂度的问题。

为实现上述目的及其他相关目的，本发明提供一种电荷式流水线逐次逼近型模数转换器，包括：

高位电容阵列，用于对输入电压信号进行采样，还用于对电容进行充、放电；

低位电容阵列，其电容值与高位电容阵列的电容值相同，用于对电容进行充、放电；

开关控制电路，其输入端与所述高、低位电容阵列的输出端相连，用于控制高位电容阵列、低位电容阵列的工作状态，还用于将所述高位电容阵列的残差电压以电荷共享方式分布至低位电容阵列；

一个比较器，其输入端与所述开关控制电路的输出端相连，用于在半个周期内对低位电容阵列进行逐次比较，在另外半个周期内对高位电容阵列进行逐次比较，将比较值依次输出；

逐次逼近寄存逻辑电路，其输入端与所述比较器的输出端相连，用于根据所述比较器输出的比较值闭合连接高、低位电容阵列的两项选择开关阵列的开关，直到闭合所有电容阵列两项选择开关阵列的开关得到输入电压信号转换的数字信号。

本发明还提供一种电荷式流水线逐次逼近型模数转换器的控制方法，包括：

电荷式流水线逐次逼近型模数器根据开关控制电路控制低电位电容阵列逐次逼近；其中，比较器在半个周期内对低位电容阵列进行逐次比较，直到闭合所有电容阵列两项选择开关阵列的开关得到输入电压信号转换输出低位电容阵列所对应的LSB的数字码；

控制电路控制低电位电容阵列接地复位，所述高电位电容阵列采样；

当所述开关控制电路控制高电位电容阵列逐次逼近；其中，比较器在另外半个周期内对高位电容阵列进行逐次比较，输出高位电容阵列所对应的MSB的数字码，且所述高位电容阵列的上极板产生了残差电压；

当所述开关控制电路控制高电位电容阵列与低电位电容阵列相连，将所述高电位电容阵列残差电压以电荷共享方式分布至低位电容阵列，直至一个周期完成为止。

如上所述，本发明的电荷式流水线逐次逼近型模数转换器及其控制方法，具有以下有益效果：

通过开关控制电路控制比较器在高位电容阵列和低位电容阵列之间来回切换，使得比较器在整个工作周期内无闲置状态，提高了比较器的工作效率；同时，不需要消除两个比较器之间的失调而进行校准，节省了ADC转换时间；由于权重电容的电容值较小，且只采用一个比较器，避免了两个比较器所带来的电容阵列上级板的寄生电容增加问题，提高了ADC的精度与速度，简化了电路的设计难度，减小了电路的面积。

附图说明

图1显示为本发明提供现有的一种Piplined-SAR结构1的模数转换器原理图；

图2显示为本发明提供现有的一种Piplined-SAR结构1的模数转换器第时序图；

图3显示为本发明提供的一种电荷式Piplined-SAR结构的模数转换器原理图；

图4显示为本发明提供的一种电荷式Piplined-SAR结构的模数转换器的时序图；

图5显示为本发明提供的一种电荷式Piplined-SAR结构的模数转换器的工作状态分解说明图；

图6显示为本发明提供的一种电荷式流水线逐次逼近型模数转换器的控制方法流程图。

元件标号说明：

1 高位电容阵列

2 低位电容阵列

3 开关控制电路

4 比较器

5 逐次逼近寄存逻辑电路

6 两项选择开关阵列

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参阅图3，为本发明提供的一种电荷式Piplined-SAR结构的模数转换器原理图，参照第一实施例(结构1)的原理图，同样以8位SAR结构的模数转换器为例，本实施例包括：

高位电容阵列1，用于对输入电压信号进行采样，还用于对电容进行充、放电；

其中，所述高位电容阵列DAC1包括多个高权重电容与第一补偿电容，其中，所述最低位高权重电容的电容值与第一补偿电容电容值相同；采样开关的一端连接输入电压信号，其另一端连接所述高位电容阵列中电容的上级板，多个所述高权重电容的下级板对应连接各自的两项选择开关阵列，所述第一补偿电容的下级板连接第一基准电压。

由于本实施例优选地是8位ADC，在此高位电容阵列中三个权重电容从左至右依次为128C、64C、32C，补偿电容与最低位的权重电容的电容值相同，也为32C，其中，C为单位电容容值，而对应两项选择开关阵列为三组，分别对应三个权重电容，在本申请中电容的上级板为电路图中电容上方的极板，下级板为电路图中电容下方的极板。

低位电容阵列2，其电容值与高位电容阵列的电容值相同，用于对电容进行充、放电；

其中，所述低位电容阵列DAC2包括多个低权重电容与第二补偿电容，其中，所述第二补偿电容与多个低权重电容的电容值之和等于高位电容阵列的电容值；复位开关的一端接地，其另一端连接所述低位电容阵列中电容的上级板，多个所述低权重电容的下级板对应连接各自的两项选择开关阵列，所述第二补偿电容的下级板连接第一基准电压。

其中，由于高位电容阵列DAC1与低位电容阵列DAC2的电容值相同，多个低权重电容的电容值8C、4C、2C、1C和电容值为241C的补偿电容，而对应两项选择开关阵列为四组，分别对应四个权重电容。

在本实施例中，所述两项选择开关阵列的选择开关分别连接第一基准电压Vrefp与第二基准电压Vrefn，所述逐次逼近寄存逻辑电路根据各个电容的对应输出的比较值高低反向控制电容阵列的电容闭合到第一基准电压Vrefp或第二基准电压Vrefn，其中，第一基准电压Vrefp的电压值大于第二基准电压Vrefn的电压值。

开关控制电路3，其输入端与所述高、低位电容阵列的输出端相连，用于控制高位电容阵列1、低位电容阵列2的工作状态，还用于将所述高位电容阵列的残差电压以电荷共享方式分布至低位电容阵列；

其中，所述开关控制电路包括第一开关S1、第二开关S2与第三开关S3，其中，第一开关S1与采样开关Sc受同一时序信号控制，所述第一开关S1与第三开关S3交替导通控制比较器的输入端在高位电容阵列1与低位电容阵列2之间来回切换。

具体地，在ADC的一个工作周期中，结构1中模数转换器所示的两个比较器在ADC半个工作周期中是处于闲置状态。本发明通过和比较器COMP输入端相连第一开关S1和第三开关S3的交替导通和关断，实现比较器COMP在高位电容阵列DAC1和低位电容阵列DAC2之间的来回切换，使得在ADC的一个工作周期中，比较器都处于工作状态，从而只使用一个比较器，提高了比较器的工作效率，避免了比较器失调消除过程所带来的工程问题。

当且仅有所述第一开关S1与采样开关Sc闭合时，所述高位电容阵列1对输入电压信号进行采样，所述低位电容阵列2依次连通比较器4和逐次逼近寄存逻辑电路5进行逐次逼近产生低四位数字码；当所述第一开关S1与采样开关Sc闭合以及复位开关Sr闭合时，所述低位电容阵列2的上级板接地，所述高位电容阵列1依次连通比较器4和逐次逼近寄存逻辑电路5进行逐次逼近产生高四位数字码。

当生成高四位数字码后且仅有所述第二开关S2导通时，所述高位电容阵列1以电荷共享方式将残差电压平分到电容低位电容阵列2。

一个比较器4，其输入端与所述开关控制电路的输出端相连，用于在半个周期内对低位电容阵列进行逐次比较，在另外半个周期内对高位电容阵列进行逐次比较，将比较值依次输出；

逐次逼近寄存逻辑电路5，其输入端与所述比较器的输出端相连，用于根据所述比较器4的比较值闭合连接高、低位电容阵列的两项选择开关阵列6的开关，直到闭合所有电容阵列两项选择开关阵列的开关得到输入电压信号转换的数字信号。

在本实施例中，可根据需求设定SAR结构的模数转换器的位数，在此不一一赘述。通过开关控制电路控制比较器在高位电容阵列和低位电容阵列之间来回切换，使得比较器在整个工作周期内无闲置状态，提高了比较器的工作效率；同时，不需要消除两个比较器之间的失调而进行校准，节省了ADC转换时间；由于权重电容的电容值较小，且只采用一个比较器，避免了两个比较器所带来的电容阵列上级板的寄生电容增加问题，提高了ADC的精度与速度，简化了电路的设计难度，减小了电路的面积。

请参阅图4，显示为本发明提供的一种电荷式Piplined-SAR结构的模数转换器的时序图，以及图5，显示为本发明提供的一种电荷式Piplined-SAR结构的模数转换器的工作状态分解说明图，包括：

高位电容阵列DAC1和低位电容阵列DAC2的总的电容值大小相同，将一个完整周期分为P1、P2、P3和P4四个阶段。在P1阶段内，当ADC处于采样阶段时，采样开关Sc与第一开关S1导通，复位开关Sr、第二开关S2和第三开关S3都断开，高位电容阵列DAC1对输入电压信号VIN进行采样，比较器COMP的正向输入端和低位电容阵列DAC2相连，低位电容阵列DAC2通过比较器COMP和逐次逼近寄存逻辑电路SAR Logic进行逐次逼近，完成转换产生低四位数字码(从高至低位逐次比较各个电容上级板电压值，如果比较器COMP的正向输入端电压大于负向输入端，其输出值为“1”，致使低位电容阵列DAC2中的电容连接两项选择开关阵列中的第一参考电压Vrefp，相反地，如果比较器COMP的正向输入端电压不大于负向输入端，其输出值为“0”，致使低位电容阵列DAC2中的电容连接两项选择开关阵列中的第二参考电压Vrefn，三个权重电容均受逐次逼近寄存逻辑电路的反向控制)。此后，在P2阶段内，采样开关Sc与第一开关S1导通且复位开关Sr也导通，第三开关S3和第二开关S2断开，通过闭合第三开关S3，低位电容阵列DAC2的上极板被复位到地。接下来，在P3阶段内，第一开关S1、第二开关S2、复位开关Sr和采样开关Sc均处于断开状态，只有第三开关S3处于导通状态，比较器COMP的正向输入端和高位电容阵列DAC1相连，高位电容阵列DAC1通过比较器COMP和逐次逼近寄存逻辑电路SAR Logic进行逐次逼近，完成转换产生高四位数字码(从高至低位逐次比较各个电容上级板电压值，如果比较器COMP的正向输入端电压大于负向输入端，其输出值为“1”，致使高位电容阵列DAC1中的电容连接两项选择开关阵列中的第一参考电压Vrefp，相反地，如果比较器COMP的正向输入端电压不大于负向输入端，其输出值为“0”，致使高位电容阵列DAC1中的电容连接两项选择开关阵列中的第二参考电压Vrefn；四个权重电容均受逐次逼近寄存逻辑电路的反向控制)。同时，在高位电容阵列DAC2的上极板产生了残差电压Vr。在P4阶段内，高四位数字码产生之后，第二开关S2导通，其余开关(第一开关S1、第三开关S3、复位开关Sr和采样开关Sc)处于断开状态，由于高位电容阵列DAC1和低位电容阵列DAC2的电容值大小相同，由电荷共享原理(电荷守恒原理)可知，此时电容阵列DAC1和电容阵列DAC2上极板的电压为0.5Vr，由此完成ADC的一个工作周期。由于低位电容阵列DAC2中设有电容值为241C补偿电容，补偿了残差电压从Vr到0.5Vr的衰减，同时，低位电容阵列DAC2的最高位权重电容的容值为8C，而不是16C，其余权重电容按二进制比例缩小。使得电荷共享之后，低位电容阵列DAC2能够按正常的方式进行逐次逼近。

其中，比较器优选动态锁存比较器，能够有效的降低功耗，而逐次逼近寄存逻辑电路可优选为异步逻辑单元，能够有效的提高电路的转换速度和降低转换功耗。

另一方面，由于第二开关S2的存在，通过导通第二开关S2，可以对残差电压进行处理，其作用和Piplined结构ADC中残差放大器的作用类似，但使用开关来实现，和传统的Piplined-SAR结构ADC相比，极大降低了电路的复杂度和功耗，从而明显降低了电路的设计难度，减小了电路的面积。进一步，通过采样开关Sc、第一开关S1和第三开关S3，将高位电容阵列DAC1和低位电容阵列DAC2轮流接入比较器的输入端，使得整个ADC中只用到了一个比较器，和传统的Piplined-SAR结构ADC相比，减少了比较器的个数，因此，对于单通道设计而言，不需要对比较器做失调消除，简化了电路的设计难度，减小了电路的面积。

另外，本发明的实施例优选的是8位SAR结构的模数转换器，但电荷式流水线逐次逼近型模数转换器的位数不仅仅局限于8位，可按照上述结构根据用户需求制作低位数或高位数该种类型的模数转换器，在此不一一赘述。

请参阅图6，为本发明提供的一种电荷式流水线逐次逼近型模数转换器的控制方法流程图，包括：

步骤S1，高电位电容阵列对输入电压信号开始采样，开关控制电路控制低电位电容阵列逐次逼近；其中，比较器在半个周期内对低位电容阵列进行逐次比较，直到闭合所有电容阵列两项选择开关阵列的开关，得到低位电容阵列转换输入电压信号所对应的LSB的数字码；

具体地，控制电路使低位电容阵列对输入电压信号进行采样，逐次逼近寄存逻辑电路控制所述低位电容阵列的初始连接方式为(0，V_REFP，V_REFP……V_REFP)，其中，V_REFP的电压大于Vrefn，即分别代表高电平、低电平，比较采样电压与低位电容阵列的初始电压之差是否大于零，根据比较结果确定所述低位电容阵列的最高值；

同理，在半个周期内对低位电容阵列从高至低的逐次比较，按照比较器输出的比较值闭合所有电容阵列两项选择开关阵列的开关，分别确定第二最高值、第三最高值……最低值的取值，得到低位电容阵列转换输入电压信号所对应的LSB的数字码。

步骤S2，控制电路控制低电位电容阵列接地复位，所述高电位电容阵列对输入电压信号完成采样；

具体地，当控制电路控制电路控制低电位电容阵列接地复位，也使高位电容阵列完成对输入电压信号发采样。

步骤S3，当所述开关控制电路控制高电位电容阵列逐次逼近；其中，比较器在另外半个周期内对高位电容阵列进行逐次比较，输出高位电容阵列所对应的MSB的数字码，且所述高位电容阵列的上极板产生了残差电压；

具体地，逐次逼近寄存逻辑电路控制所述高位电容阵列的初始连接方式为(0，V_REFP，V_REFP……V_REFP)，比较采样电压与高位电容阵列的初始电压之差是否大于零，根据比较结果确定所述高位电容阵列的最高值；

同理，在另半个周期内对高位电容阵列从高至低逐次比较，根据比较结果依次闭合高位电容阵列的两项选择开关阵列的开关，直到闭合所有电容阵列两项选择开关阵列的开关，得到高位电容阵列转换输入电压信号所对应的MSB的数字码，同时，在高位电容阵列的上极板产生了残差电压。

步骤S4，当所述开关控制电路控制高电位电容阵列与低电位电容阵列相连，将所述高电位电容阵列残差电压以电荷共享方式分布至低位电容阵列，直至一个周期完成为止。

具体地，由于高位电容阵列和低位电容阵列的电容值大小相同，由电荷共享原理(电荷守恒原理)可知，此时电容阵列和电容阵列上极板的电压为0.5Vr，由此完成ADC的一个工作周期。由于低位电容阵列中设有电容值为241C补偿电容，补偿了残差电压从Vr到0.5Vr的衰减，同时，低位电容阵列的最高位权重电容的容值为8C，而不是16C，其余权重电容按二进制比例缩小。使得电荷共享之后，低位电容阵列能够按正常的方式进行逐次逼近。

在本实施例中，本发明提供Piplined-SAR结构的模数转换器相对于现有技术而言，生产成本更低廉，更适合推广应用。例如：结构1的模数转换器需要两个比较器、一个运算放大器，以及需要消除两个比较器之间的失调电压进行校准，并且需要基准电压也需要两组。而本发明的电路结构只需一个比较器，无需校准比较器失调电压，无需运算放大器，只需一组基准电压作为参考电压值，不仅提高了ADC的精度与速度，简化了电路的设计难度，减小了电路的面积。

综上所述，本发明通过开关控制电路控制比较器在高位电容阵列和低位电容阵列之间来回切换，使得比较器在整个工作周期内无闲置状态，提高了比较器的工作效率；同时，不需要消除两个比较器之间的失调而进行校准，节省了ADC转换时间；由于权重电容的电容值较小，且只采用一个比较器，避免了两个比较器所带来的电容阵列上级板的寄生电容增加问题，提高了ADC的精度与速度，简化了电路的设计难度，减小了电路的面积。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种电荷式流水线逐次逼近型模数转换器，其特征在于，包括：

高位电容阵列，用于对输入电压信号进行采样，还用于对电容进行充、放电；

低位电容阵列，其电容值与高位电容阵列的电容值相同，用于对电容进行充、放电；

开关控制电路，其输入端与所述高、低位电容阵列的输出端相连，用于控制高位电容阵列、低位电容阵列的工作状态，还用于将所述高位电容阵列的残差电压以电荷共享方式分布至低位电容阵列；

一个比较器，其输入端与所述开关控制电路的输出端相连，用于在半个周期内对低位电容阵列进行逐次比较，在另外半个周期内对高位电容阵列进行逐次比较，将比较值依次输出；

逐次逼近寄存逻辑电路，其输入端与所述比较器的输出端相连，用于根据所述比较器输出的比较值闭合连接高、低位电容阵列的两项选择开关阵列的开关，直到闭合所有电容阵列两项选择开关阵列的开关得到输入电压信号转换的数字信号。

2.根据权利要求1所述的电荷式流水线逐次逼近型模数转换器，其特征在于，所述高位电容阵列包括多个高权重电容与第一补偿电容，其中，所述最低位高权重电容的电容值与第一补偿电容电容值相同；采样开关的一端连接输入电压信号，其另一端连接所述高位电容阵列中电容的上级板，多个所述高权重电容的下级板对应连接各自的两项选择开关阵列，所述第一补偿电容的下级板连接第一基准电压。

3.根据权利要求1所述的电荷式流水线逐次逼近型模数转换器，其特征在于，所述低位电容阵列包括多个低权重电容与第二补偿电容，其中，所述第二补偿电容与多个低权重电容的电容值之和等于高位电容阵列的电容值；复位开关的一端接地，其另一端连接所述低位电容阵列中电容的上级板，多个所述低权重电容的下级板对应连接各自的两项选择开关阵列，所述第二补偿电容的下级板连接第一基准电压。

4.根据权利要求2或3所述的电荷式流水线逐次逼近型模数转换器，其特征在于，所述两项选择开关阵列的选择开关分别连接第一基准电压与第二基准电压，所述逐次逼近寄存逻辑电路根据各个电容的对应输出的比较值高低反向控制电容阵列的电容闭合到第一基准电压或第二基准电压，其中，第一基准电压的电压值大于第二基准电压的电压值。

5.根据权利要求1所述的电荷式流水线逐次逼近型模数转换器，其特征在于，所述开关控制电路包括第一开关、第二开关与第三开关，所述低位电容阵列与高位电容阵列的输出端对应连接在第二开关的两端，所述第二开关的两端对应连接第一开关、第三开关，其中，所述第一开关与采样开关均受同一时序信号控制，所述第一开关与第三开关交替导通控制比较器的输入端在高位电容阵列与低位电容阵列之间来回切换。

6.根据权利要求5所述的电荷式流水线逐次逼近型模数转换器，其特征在于，当且仅有所述第一开关与采样开关闭合时，所述高位电容阵列对输入电压信号进行采样，所述低位电容阵列依次连通比较器和逐次逼近寄存逻辑电路进行逐次逼近产生低四位数字码；当所述第一开关与采样开关闭合以及复位开关闭合时，所述低位电容阵列的上级板接地，所述高位电容阵列依次连通比较器和逐次逼近寄存逻辑电路进行逐次逼近产生高四位数字码。

7.根据权利要求5所述的电荷式流水线逐次逼近型模数转换器，其特征在于，当生成高四位数字码后且仅导通所述第二开关，所述高位电容阵列以电荷共享方式将残差电压平分到电容低位电容阵列。

8.一种采用权利要求1至7中任意一项所述的电荷式流水线逐次逼近型模数转换器的控制方法，包括：

高电位电容阵列对输入电压信号开始采样，开关控制电路控制低电位电容阵列逐次逼近；其中，比较器在半个周期内对低位电容阵列进行逐次比较，直到闭合所有电容阵列两项选择开关阵列的开关，得到低位电容阵列转换输入电压信号所对应的LSB的数字码；

所述控制电路控制低电位电容阵列接地复位，所述高电位电容阵列对输入电压信号完成采样；

当所述开关控制电路控制高电位电容阵列逐次逼近；其中，比较器在另外半个周期内对高位电容阵列进行逐次比较，输出高位电容阵列所对应的MSB的数字码，且所述高位电容阵列的上极板产生了残差电压；

当所述开关控制电路控制高电位电容阵列与低电位电容阵列相连，将所述高电位电容阵列残差电压以电荷共享方式分布至低位电容阵列，直至一个周期完成为止。

9.根据权利要求8所述的电荷式流水线逐次逼近型模数转换器的控制方法，所述比较器在半个周期内对低位电容阵列进行逐次比较，直到闭合所有电容阵列两项选择开关阵列的开关，得到低位电容阵列转换输入电压信号所对应的LSB的数字码的步骤，包括：

逐次逼近寄存逻辑电路控制所述低位电容阵列的初始连接方式为(0，V_REFP，V_REFP……V_REFP)，比较采样电压与低位电容阵列的初始电压之差是否大于零，根据比较结果确定所述低位电容阵列的最高值；

同理，在半个周期内对低位电容阵列进行逐次比较，根据比较结果依次闭合低位电容阵列的两项选择开关阵列的开关，直到闭合所有电容阵列两项选择开关阵列的开关，得到低位电容阵列转换输入电压信号所对应的LSB的数字码。

10.根据权利要求8所述的电荷式流水线逐次逼近型模数转换器的控制方法，所述比较器在另外半个周期内对高位电容阵列进行逐次比较，输出高位电容阵列所对应的MSB的数字码，且所述高位电容阵列的上极板产生了残差电压的步骤，包括：

逐次逼近寄存逻辑电路控制所述高位电容阵列的初始连接方式为(0，V_REFP，V_REFP……V_REFP)，比较采样电压与高位电容阵列的初始电压之差是否大于零，根据比较结果确定所述高位电容阵列的最高值；

同理，在另半个周期内对高位电容阵列从高至低逐次比较，根据比较结果依次闭合高位电容阵列的两项选择开关阵列的开关，直到闭合所有电容阵列两项选择开关阵列的开关，得到高位电容阵列转换输入电压信号所对应的MSB的数字码，同时，在高位电容阵列的上极板产生了残差电压。