CN101534115A - 全二进制权电容的分段电容阵列 - Google Patents

Abstract

本发明涉及一种集成电路技术领域的全二进制权电容的分段电容阵列，包括：最高有效位电容阵列，最低有效位电容阵列，连接在最高有效位电容阵列和最低有效位电容阵列之间的多组分段电容阵列，以及各分段电容阵列之间的连接电容，所述连接电容完全由单位电容C₀的全二进制权倍数组成，连接电容是由连接两段电容阵列中的下一段电容阵列中的所有二进制权电容串联，再将其串联电容进行两组并联构成的。本发明避免了采用非二进制权电容值和避免了在实现高精度模数转换器或者数模转换时所需要的电容大小和芯片面积，同时一定程度上缓减了电容之间匹配的极限瓶颈。

Description

全二进制权电容的分段电容阵列

技术领域

本发明涉及的是一种集成电路技术领域的电容阵列，具体地说，涉及的是一种全二进制权电容的分段电容阵列。

背景技术

二进制权的电容阵列是逐次逼近比较模数转换器(SAR-ADC)的核心部分，然而随着集成电路特征尺寸的减小，集成度的增加，实现高精度，高速，低功耗，小面积成为芯片设计的趋势，尤其在实现便携式***以及SOC***中显得特别重要。传统的模数转换器设计中，一直存在着速度与精度、功耗与面积之间的权衡，二进制权衡逐次比较器是一种实现低功耗，中等速度、精度的模数转换器。但一直受到电容匹配精度的限制，不能实现高精度的设计。

经对现有技术的检索发现，James L.McCreary等在《IEEE Journal OfSolid-State Circuits》(电子电气工程固态电子电路期刊，1975年12月，第6期371页)上发表的“All-MOS Charge Redistribution Analog-to-DigitalConversion Techniques——Part I”(“全MOS电荷重分布模数转换器技术——第一部分”)。该文献中提到可以采用二进制权电容阵列实现逐次逼近模数比较器，二进制权衡电容阵列是由N个二进制权电容组成，用于实现权电压参考值。然而此电路结构受到电容之间的匹配影响，在接近现代集成电路工艺电容的极限匹配情况下，大概只能实现10位精度的模数转换，同时，此电容阵列在实现高精度比较时需要非常大的电容值来实现，从而消耗更大的芯片面积；后来，人们提出分段电容阵列的思想，Eugenio Culurciello等在《IEEE Circuits andSystems，ISCAS’03.Proceeding of the 2003 International Symposium on》(电子电器工程电路与***，2003年国际会议进展刊物，2003年5月，第1期301至304页)上发表的“An8-bit 1m W successive approximation ADC in SOICMOS”(一种基于绝缘体上硅CMOS工艺上实现8位，1mW逐次逼近模数转换器)，该文中采用了分段电容阵列技术，电容阵列由M位MSB和L位LSB电容阵列组成，通过连接电容实现N＝M+L位的二进制权电压。虽然此电路结构在一定程度上缓减了芯片面积的瓶颈，但引入了一个非二进制权衡的连接电容，这给电容的匹配和版图等设计上带来一定的困难，因为在实际工艺当中设计非二进制权的电容是这个电容阵列的主要瓶颈。

在逐次逼近模数转换器的要求中，需要实现高精度与小面积的设计，需要解决好芯片面积以及电容的匹配的设计困难，然而上述两项技术存在芯片面积以及电容之间匹配的权衡问题。

发明内容

本发明的目的在于针对于现在技术的不足，提供了一种全二进制权电容的分段电容阵列，避免了采用非二进制权电容值和避免了在实现高精度模数转换器或者数模转换时所需要的电容大小和芯片面积，同时一定程度上缓减了电容之间匹配的极限瓶颈。

本发明是通过以下技术方案实现的，本发明包括：最高有效位(MSB)电容阵列，最低有效位(LSB)电容阵列，连接在最高有效位电容阵列和最低有效位电容阵列之间的多组分段电容阵列，以及各分段电容阵列之间的连接电容(其中为连接任意两段电容阵列的电容)，其中本发明创新在于连接电容完全由单位电容C₀的全二进制权倍数组成，连接电容是由连接两段电容阵列中的下一段电容阵列中的所有二进制权电容串联，再将其串联电容进行两组并联构成的。

本发明用符号M表示最高有效位电容阵列，M-1表示次有效位电容阵列，M-2表示次高有效位电容阵列，L表示最低有效位电容阵列，在M-1次有效位电容阵列的下一级电容阵列可用符号M-2表示，连接在M电容阵列以及L电容阵列中间的任意电容阵列用符号i表示，即连接在M电容阵列的下一个电容阵列为i＝M-1电容阵列，连接在M-1次有效位电容阵列的下一级电容阵列为i＝M-2点阵列，在连接M-2电容阵列的下一级电容阵列为i＝M-3电容阵列，连接M-3电容阵列的下一级电容阵列为i＝M-4电容阵列，连接M-4电容阵列的下一级电容阵列为i＝M-5电容阵列，如此类推，连接到次低有效位电容阵列(即连接最低有效位电容阵列L的上一级电容阵列)为L+1，最低有效位电容阵列可表示为L。其中i表示多组分段电容阵列中的任意一段电容阵列，连接第i段电容阵列以及第i+1段电容阵列之间的连接电容用Cs_i表示，按照上段所叙述的其中连接电容Cs_i完全由单位电容C₀的全二进制权倍数组成，Cs_i的实现是首先由i-1段电容阵列中的所有二进制权电容串联，再将其串联电容进行两组并联。在实现N(N表示自然数)位模数转换时，分段电容阵列的数目可以任意选取，因此1≤M-L≤2^N；L≤i≤M。同时结构中每一段电容阵列中可包含二进制权衡电容的个数可以任意选取，但需要满足整个结构中所包含的二进制权电容总数目均在2^N范围之内。

本发明的电路实现N位二进制权电压阵列，即实现N位逐次逼近模数转换器或数模转换器，N位的二进制权电压的表达式为：

$V_x=K*(\frac{1}{2}{b}_1+\frac{1}{2^2}{b}_2+\frac{1}{2^3}{b}_3+...+\frac{1}{2^N}{b}_N)$

因此，为了得到合适电容阵列大小，将N位的权电压部分分段成最高有效位MSB电容阵列M，次高有效位电容阵列M-1，…第i+1段电容阵，第i段电容阵列，第i-1段电容阵列，…，次低有效位电容阵列L+1，以及最低有效位LSB电容阵列L。因此设计需得到：

其中各段电容阵列之间的连接电容Cs_i(其中Cs_i为第i段电容阵列与第i-1段电容阵列相连的电容值，i＝M，M-1，…L+2，L+i)，其中连接电容Cs_i完全由单位电容C₀的全二进制权倍数组成。在一般的情况下，如是整个电容阵列由分段电容组成，所需要的连接电容Cs_i的大小能够表达为：

${\mathrm{Cs}}_i=\frac{2^{i-1}}{2^{i-1}-1}{C}_0$ (其中C₀为单位电容)

此电容为一个非二进制权的单位电容倍数值，然而本发明采用了巧妙的构造，通过利用电容之间的串并联，得到由全二进制权的单位电容得到连接电容，具体实现过程如下：首先，电容的并联等于两个电容的叠加，将Cs_i进行等分成两个部分，即 ${\mathrm{Cs}}_i=\frac{2^{i-1}}{2^{i-1}-1}{C}_0=\frac{2^{i-2}}{2^{i-1}-1}{C}_0+\frac{2^{i-2}}{2^{i-1}-1}{C}_0,$ 这样在电路上，可以就可以利用两组电容值大小为

的电容并联得到，然而电容值也具有一定的特点，它可以通过一系列的二进制权电容进行串联得到：

$\frac{2^{i-2}}{2^i-1}{C}_0=\frac{1}{\frac{2^i-1}{2^{i-2}{C}_0}}=\frac{1}{\frac{1}{C_0}+\frac{1}{2C_0}+\frac{1}{2^2{C}_0}+...+\frac{1}{2^{i-3}{C}_0}+\frac{1}{2^{i-2}{C}_0}}$

从而连接电容Cs_i可以首先由i-1段电容阵列中的所有二进制权衡电容串联，再将其串联电容进行两组并联，在电路结构上面组成有多个分段电容阵列，以及由第i-1段电容阵列组成的连接电路结构构成整个电容阵列。这种结构避免了采用非二进制权电容值和避免了在实现高精度模数转换器或者数模转换时所需要的电容大小和芯片面积，同时此电路也一定程度上缓减了电容之间匹配的极限瓶颈。

本发明的连接电容Cs_i完全由单位电容C₀的全二进制权倍数组成，区别于传统的用分数值电容实现连接电容，分数值连接电容在工艺实现上具有很大的电容失配容错。连接电容Cs_i的实现是首先由i-1段电容阵列中的所有二进制权电容串联，再将其串联电容进行两组并联，从而得到需要的Cs_i。

本发明的任意电容阵列中所含有二进制权衡电容的个数可以自由选取，电容的段数也可以自由选取，例如：如果选两段电容阵列MSB阵列以及LSB阵列，其中MSB电容阵列实现M位二进制加权、LSB电容阵列实现L位二进制加权、连接电容Cs由单位电容C₀的全二进制权衡倍数组成，则整个电容阵列可实现N＝M+L位二进制加权。因此，电容阵列的实现时，可以参考实际的需求，进行芯片面积和电容工艺匹配条件进行最佳选择，这给电路的设计带来最大的灵活度。

本发明采用了用单位电容C₀巧妙地实现连接电容Cs_i，从而构造可以进行多子段电容阵列组成的电容阵列，这种电容阵列具有很好的灵活性，可在电容分段数和电容分段阵列电容的二进制权衡电容个数中进行自由选择，根据不同的工艺条件以及不同的面积要求对其进行最佳选择。本发明结构简单，灵活度大，并能实现高精度、低功耗以及小面积，且在电路上和工艺制造上都容易实现。

附图说明

图1为本发明结构示意图；

其中：(a)为全二进制权电容阵列模数转换器的***结构；(b)为二进制权电容阵列模数转换器的电路结构以及多个分段权电容组成的电容阵列结构。

图2为实现N位模数转换器或数模转换器的全二进制权电容阵列结构图。

图3为连接电容Cs_i的实现结构图。

图4为一个实现16位电荷重分布逐次逼近模数转换器的电容阵列图。

具体实施方式

下面结合附图对本发明的实施例作详细说明：本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

如图所示，本实施例包括：最高有效位(MSB)电容阵列，最低有效位(LSB)电容阵列，连接在最高有效位电容阵列和最低有效位电容阵列之间的多组分段电容阵列，以及各分段电容阵列之间的连接电容，其中连接电容完全由单位电容C₀的全二进制权倍数组成，连接电容的实现是首先由连接两段电容阵列中的下一段电容阵列中的所有二进制权电容串联，再将其串联电容进行两组并联。

如附图1(a)示，S0开关为置零(Reset)开关，Comp为比较器，Area1、Area2、Area3、Area4以及Area5表示五个不同的分段电容阵列和连接电容的组成部分，Pad表示连接到输入端输入电压Vin或输入参考电压Vref的输入接口，C_Array(M)表示最高有效位MSB段阵列电容M的电容阵列，C_Array(M-1)表示次高有效位段阵列电容M-1的电容阵列，C_Array(i)表示中间任意段阵列电容i的电容阵列，C_Array(L+1)表示次低有效位L+1段阵列电容L的电容阵列，C_Array(L)表示最低有效位MSB段阵列电容L的电容阵列。如附图1(b)表示完整的分段式全二进制全电容阵列模数转换器的电路结构图：采用b_N表示第N位的控制开关，b_N-1表示第N-1位的控制开关，…b_Nm+2表示第Nm+2位的控制开关，b_Nm+1表示第Nm+1位的控制开关，b_Nm表示第Nm位的控制开关，b_Nm-1表示第Nm-1位的控制开关，b_Nm-2表示第Nm-2位的控制开关，…b_Nm-Nm″+1表示第Nm-Nm″+1位的控制开关，b_Nm-Nm″表示第Nm-Nm″位的控制开关，b_Nm-Nm″-1表示第Nm-Nm″-1位的控制开关，…b_Ni表示第Ni位的控制开关，b_Ni-1表示第Ni-1位的控制开关，…b_Ni-Ni″+2表示第Ni-Ni″+2位的控制开关，b_Ni-Ni″+1表示第Ni-Ni″+1位的控制开关，b_Ni-Ni″表示第Ni-Ni″位的控制开关，…b_NL+NL″表示第NL+NL″位的控制开关，b_NL+NL″-1表示第NL+NL″-1位的控制开关，…b_NL+2表示第NL+2位的控制开关，b_NL+1表示第NL+1位的控制开关，b_NL表示第NL位的控制开关，b_NL-1表示第NL-1位的控制开关，…b₃表示第3位的控制开关，b₂表示第2位的控制开关，b₁表示第1位的控制开关，开关为S_z为Dummy单位电容上面的采用置零(reset)开关，Pad表示连接到输入端输入电压Vin或输入参考电压Vref的输入接口，其中图1(a)中表示的Area1、Area2、Area3、Area4以及Area5用具体的二进制权电容阵列结构组成。

如附图2和3中，各个符号标记的意义首先阐述如下：电路结构包括一个比较器Comp以及阈值电压消除开关S0；开关S₁、S₂、…S_i、S_i+1、…S_L+1、S_L都为置零(reset)开关；开关为S_z为Dummy单位电容上面的采用置零(reset)开关；Vref表示输入参考电压；Vin表示输入信号电压；

表示M电容阵列中的最高有效位权电容，

表示M电容阵列中次高有效位的权电容，

表示M电容阵列中次低有效位权电容，表示M电容阵列中最低有效位的权电容，C₀为单位电容；

表示M-1电容阵列中的最高有效位权电容，

表示M-1电容阵列中次高有效位的权电容，

表示M-1电容阵列中次低有效位权电容，

表示M-1电容阵列中最低有效位的权电容；

表示i电容阵列中的最高有效位权电容，

表示i电容阵列中次高有效位的权电容，

表示i电容阵列中次低有效位权电容，

表示i电容阵列中最低有效位的权电容；

表示L+1电容阵列中的最高有效位权电容，

表示L+1电容阵列中次高有效位的权电容，

表示L+1电容阵列中次低有效位权电容，

表示L+1电容阵列中最低有效位的权电容；此逐次逼近模数转换器用于实现N位转换，数字码可表示为：b_Nb_N-1b_N-2...b₃b₂b₁，即也可写为：

因此，本实施例采用b_N表示第N位的控制开关，b_N-1表示第N-1位的控制开关，…b_Nm+2表示第Nm+2位的控制开关，b_Nm+1表示第Nm+1位的控制开关，b_Nm表示第Nm位的控制开关，b_Nm-1表示第Nm-1位的控制开关，b_Nm-2表示第Nm-2位的控制开关，…b_Nm-Nm″表示第Nm-Nm″位的控制开关，…b_Ni表示第Ni位的控制开关，b_Ni-1表示第Ni-1位的控制开关，…b_Ni-Ni″表示第Ni-Ni″位的控制开关，b_Ni-Ni″-1表示第Ni-Ni″-1位的控制开关，…b_Ni-Ni″″表示第Ni-Ni″″位的控制开关，…b_NL+NL表示第NL+NL位的控制开关，…b_NL+1表示第NL+1位的控制开关，b_NL表示第NL位的控制开关，b_NL-1表示第NL-1位的控制开关，…b₃表示第3位的控制开关，b₂表示第2位的控制开关，b₁表示第1位的控制开关。

如图4所示，b16、b15、b14、b13、b12、b11、b10、b9、b8、b7、b6、b5、b4、b3、b2、b1分别为b16到b1位的控制开关，Sr1、Sr2、Sr3和Sr4分别为清零开关，S0为置位采样开关，S-signal1、S-signal2、S-signal3和S-signal4分别为信号开关连接参考电压Vref或输入电压Vin，S-ground1、S-ground2和S-ground3为置地开关，Cs表示不同分段电容阵列之间的连接电容。

如图2所示，N位的模数转换器或数模转换器的全二进制权电容阵列由MSB电容阵列，…第i+1段电容阵列，第i段电容阵列，第i-1段电容阵列，…以及LSB电容阵列构成，连接电容Cs_i分别由第i-1段电容的所有二进制权电容的串并联组成，假设任意电容的值为：C_i＝2^i-1C₀，MSB电容阵列中由N_M-1个二进制权电容组成，…第i+1段电容阵列由N_i+1-1个二进制权电容组成，第i段电容阵列由N_i-1个二进制权电容组成，第i-1段电容阵列由N_i-1-1个二进制权电容组成，…以及LSB电容阵列由N_L个二进制权电容组成构成(其中包含N_L-1个权电容和一个dummy电容C₀)，因此，N＝N_M+…+N_i+1+N_i+N_i-1+…+N_L。则整个电容值为：

$C_{\mathrm{total}}=2^{N_M}{C}_0+...+2^{N_{i+1}}{C}_0+2^{N_i}{C}_0+2^{N_{i-1}}{C}_0+...++2^{N_L}{C}_0+\left(\mathrm{\Σ}{\mathrm{Cs}}_i\right)$

MSB电容阵列的第一个电容为 $C_{\mathrm{Nm}}^M=2^{\mathrm{Nm}}{C}_0,$ MSB电容阵列中的第j个电容值可表示为 $C_j^M=2^j{C}_0$ (其中j＝Nm，Nm-1…2，1，0)；MSB-1的电容阵列的第一个电容值为 $C_{\mathrm{NM}\′\′}^{M-1}=2^{N_{m-1}}{C}_0,$ MSB-1电容阵列中的第k个电容值同样可表示为 $C_k^{M-1}=2^{N_k}{C}_0$ (其中k＝N_M″，N_M″-1…2，1，0，其中M″＝MSB-1)；第i段电容阵列的第一个电容值为 $C_{\mathrm{Ni}}^i=2^{\mathrm{Ni}}{C}_0,$ 第i段电容阵列中第g个电容值可表示为 $C_g^i=2^{N_g}{C}_0$ (其中g＝N_i，N_i-1…2，1，0)；第i-1段电容阵列的第一个电容值为 $C_{\mathrm{Ni}\′\′}^{i-1}=2^{N_{i-1}}{C}_0,$ 第i-1段电容阵列中第h个电容值的大小为 $C_h^i=2^{N_h}{C}_0$ (其中h＝N_i″，N_i″-1…2，1，0，其中i″＝i-1)；第L+1段电容阵列的第一个电容值为 $C_{\mathrm{NL}\′\′}^{L+1}=2^{N_{L+1}}{C}_0,$ 第L+1段电容阵列中第f个电容值大小为 $C_f^i=2^{N_f}{C}_0$ (其中f＝N_L″，N_L″-1…2，1，0，其中L″＝L+1)；第L段电容阵列的第一个电容值为 $C_{\mathrm{NL}}^L=2^{N_L}{C}_0,$ 第L段电容阵列中第1个电容值大小为 $C_I^L=2^{N_I}{C}_0$ (其中1＝N_L，N_L-1…2，1，0)。

这样在实现同样精度模数转换或数模转换时所需要的总电容值很大程度上减少了，从而节省了芯片的面积。

如图3所示，连接电容Cs_i的实现是由一系列单位电容的串并联组成，它包含两组相同的电容阵列并联，然后每一个并联之路的电容都是由第i-1分段电容阵列的所有电容进行串联得到，即第i-1段电容由N_i-1-1个二进制权电容组成，则连接第i段以及第i-1段电容的连接电容Cs_i可先由第N_i-1-1段电容阵列中含有的N_i-1-1个二进制权电容进行串联，得到的电容值为：

$\frac{2^{i-2}}{2^i-1}{C}_0=\frac{1}{\frac{2^i-1}{2^{i-2}{C}_0}}=\frac{1}{\frac{1}{C_0}+\frac{1}{2C_0}+\frac{1}{2^2{C}_0}+...+\frac{1}{2^{i-3}{C}_0}+\frac{1}{2^{i-2}{C}_0}}$

再将此电容进行并联相当于两个电容相加，从而得到需要的连接电容值：

${\mathrm{Cs}}_i=\frac{2^{i-1}}{2^{i-1}-1}{C}_0$

此电路结构简单，但所得到的功能和用处非常明显，它避免了采用一系列的二进制权衡电容，因此可以实现小面积实现高精度；同时电容阵列采用了分段电容阵列结构，并避免了使用非二进制的连接电容，从而克服了在电容匹配和工艺制造的困难；此结构同时可以在电容阵列的分段以及每个分段电容所含的电容个数之间进行自由的选择，在电路设计过程中，可以考虑工艺要求以及面积之间的权衡，选择一个和实际要求最优的分段数和每段里包含的电容个数，因此电容阵列的设计具有很好的灵活度。

整个电路的工作过程大概可分为四个部分：Reset部分；保持取样期；预分布以及再分布阶段。首先将整个电路的电容上下极板的开关都接地，称为Reset部分；保持取样期：在控制逻辑电路控制下，所有电容顶板接地，底板接模拟输入，输入电压存储在电容上；预分布：所有电容底板接地，顶板与地断开，电容上电荷保持；再分布阶段：在控制电路控制下，电容阵列的开关依次开关，对输入信号从MSB到LSB依次检索。

对于分段电容阵列工作原理也是如此，假设N位开关分别为：

如图2所示，首先通过比较MSB段阵列电容内的最高有效位，第N位由b_N开关控制，然后根据比较器输出值大小逐次比较b_N-1…b_Nm，然后再进行第M-1段电容阵列的开关控制，通过依次控制b_Nm-1b_Nm-2...b_Nm-Nm-1完成第M-1段电容阵列的逐次比较，…类似的，依次比较第i+1段电容阵列，第i段电容阵列，第i-1电容阵列，…一直到最低有效位L段电容阵列b_NLb_NL-1...b₂b₁。如实例图4所得到的16位逐次逼近模数转换器的结构图，分为4段电容阵列，每段电容阵列包含的电容个数都有4个，即所需要的电容值分别为C₀、2C₀、4C₀、8C₀(其中C₀为单位电容)，所需要的总电容值为：

C_tot＝(1+2+1+2+1+2+1)*15C₀+C₀＝151C₀

显然相对于不分段的二进制权电容阵列所需要的电容总值C_tor＝2¹⁸C₀面积大大减少了，同时电容的匹配的要求也变得相对容易。另外，此分段电容阵列结构避免了使用分数值的连接电容，如果按照传统的分数值电容连接分段电容阵列，连接电容值应该为 $C_s=\frac{16}{15}{C}_0,$ 此分数电容值在版图的设计当中，显然会带来很大的电容之间不匹配和设计上面的困难，从而对于电容匹配要求高的电荷重分布逐次逼近模数转换器来说是一个很大的瓶颈，然后在此发明中提出的结构避免了使用分数值电容，连接电容全部是由二进制权电容实现组合而成。因此，此电容阵列和传统的电容阵列以及传统的分段电容阵列在完成相当位数精度的模数转换或数模转换时所需要的时钟周期是一样的，但此电路极大程度上减少了电容的面积和缓减了电容之间的匹配和工艺制造上的困难。

Claims (3)

1、一种全二进制权电容的分段电容阵列，包括：最高有效位电容阵列、最低有效位电容阵列、连接在最高有效位电容阵列和最低有效位电容阵列之间的多组分段电容阵列，以及各分段电容阵列之间的连接电容，其特征在于：所述连接电容完全由单位电容C₀的全二进制权倍数组成，连接电容是由连接两段电容阵列中的下一段电容阵列中的所有二进制权电容串联，再将其串联电容进行两组并联构成。

2、根据权利要求1所述的全二进制权电容的分段电容阵列，其特征是，所述分段电容阵列在实现N位模数转换时，其数目任意选取，即1≤M-L≤2^N，L≤i≤M，N表示自然数，M表示最高有效位电容阵列，L表示最低有效位电容阵列，连接在M电容阵列以及L电容阵列中间的任意电容阵列用符号i表示。

3、根据权利要求1所述的全二进制权电容的分段电容阵列，其特征是，所述各分段电容阵列中包含二进制权衡电容的个数任意选取，但需满足整个结构中所包含的二进制权电容总数目均在2^N范围之内，N表示自然数。

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