CN108809310B - 无源基于时间交织SAR ADC的带通Delta-Sigma调制器 - Google Patents

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Abstract

本发明属于集成电路技术领域，具体为一种无源基于时间交织SAR ADC的带通Delta‑Sigma调制器。其包括一个两路时间交织的SAR ADC；其整体结构为一个两通道的调制器结构，其每一路结构中包括一对差分的噪声整形模块；每一路的SAR ADC中的DAC阵列采用MOM电容，由511个单位电容组成，拥有9比特的输出精度；每一路通道的SAR ADC中还包括一个四输入比较器和逐次逼近的逻辑电路。本发明的调制器将通带从低频转移到了四分之一采样频率处，在需要特定频带的应用的模数转换中，由于采用了SAR ADC的基础结构且用了无源的滤波器结构，大大减小了电路的速度开支和功耗开支。

Description

无源基于时间交织SAR ADC的带通Delta-Sigma调制器
技术领域
本发明属于集成电路技术领域，具体涉及一种无源基于时间交织SAR ADC的带通Delta-Sigma调制器。
背景技术
高精度、低功耗、高速模数转换器(Analog-to-Digital Converter,ADC)在大量电子***的应用中具有不可替代的作用。在有效位数在12位以上、中心频点在几十兆的超声成像领域，往往会选择噪声整形ADC，如Delta-Sigma ADC。近年来，由于工艺的进步，噪声整形逐次逼近型模数转换器SAR ADC亦可以实现上百兆的采样率，但其精度受参考电压抖动、比较器噪声等因素的影响，难以做到12位以上，故而将SAR ADC和无源滤波器相结合、实现用SAR ADC完成量化噪声的整形逐渐为大量研究人员采用，其低功耗的特性非常适合超声成像等领域。
为了更进一步提高噪声整形ADC的能效，需要将尽可能多的量化噪声转移到通带之外，传统的基于SAR ADC的噪声整形ADC，如Z.Chen,M.Miyahara和A.Matsuzawa在“A 2ndorder fully-passive noise-shaping SAR ADC with embedded passive gain,”IEEEAsian Solid-State Circuits Conference(ASSCC),Toyama,Japan,2016,pp.309-312提到的那样，其噪声传递函数为低通函数，为了覆盖应用需要的中心频点和其带宽，需要将通带覆盖从直流到应用所需通带的上边界，这就导致了大量应用中不需要的频带(如直流附近)中的噪声也被调制。在低通的结构中，对策之一是提高采样率，或者是减小过采样率，前者增加电路开销，后者降低电路的调制性能。因此，带通结构的研究成为应对这样只需要覆盖个别中心频带的应用的热门方向。
以较为常见的将通带由低频转移到四分之一采样率附近的带通调制器为例，相比于传统的低通结构，通带将位于较高的频谱区域，可以通过修改采样率在一定范围内(采样率在电路极限速度之下)使得调制器的通带覆盖应用所需的频带范围，即只要采样率满足中心频点的四倍，即可实现最佳的调制效果，而对于低通结构，如果要求和带通结构实现一样的采样率和覆盖应用所需的频带，其过采样率就必须小于两倍，这样的调制效果显然是不理想的。
然而，目前的依旧缺乏低功耗的带通调制器设计，因为带通传递函数形式的特殊性，典型的设计都采用了有源的Δ-Σ调制器结构，如V.Sarma,N.A.Jacob,B.D.Sahoo,V.Narayanaswamy and V.Choudhary提出的“A 250-MHz pipelined ADC-based fS/4noise-shaping bandpass ADC,”IEEE Transactions on Circuits and Systems I:Regular Papers,vol.PP,pp.1-10,2017，虽然实现了较高精度的带通噪声整形效果，其过高的功耗难以适应超声成像应用的场合。
发明内容
为了克服现有技术的不足，本发明的目的在于提供一种高精度、低功耗的无源基于时间交织SAR ADC的带通Delta-Sigma调制器。
本发明在原有的低通噪声整形SAR ADC的基础上，修改滤波器结构，将通带由低频转移到四分之一采样率附近，在调制器的传递函数上的变换就是把z-1项修改为-z-2即可。整个过程中，调制器的量化噪声会实现中心频带在四分之一采样率处的带阻变换，完成对整个调制器量化噪声整形的功能。本发明的技术方案具体介绍如下。
本发明提供一种无源基于时间交织SAR ADC的带通Delta-Sigma调制器，其包括一个两路时间交织的SAR ADC；其整体结构为一个两通道的调制器结构，其每一路结构中包括一对差分的噪声整形模块。
本发明中，每路时间交织的SAR ADC的输入信号端为VIN，经过了采样保持电路后的信号为VRES，输出信号为DOUT，采样模式为顶级板采样，每一路的SAR ADC中的DAC阵列采用MOM电容，由511个单位电容组成，拥有9比特的输出精度；每一路SAR ADC中还包括一个四输入比较器和逐次逼近的逻辑电路，四输入比较器的一对输入接节点VRES，另一对输入接节点VC；每个DAC阵列采用10位非二进制的冗余编码，权重依次为248,128,64,32,16，12,6,3,1,1，对于每个DAC阵列中的每比特子电容阵列，其中的一端接VRES，另一端Vi，i＝0,1…9接逐次逼近的逻辑电路。
本发明中，其单边噪声整形模块中包括三个电容αC、βC和γC以及三个MOS管开关NS1，NS2和NS3，C为每一路通道单边DAC阵列的总电容值，α、β和γ为常数，电容αC、βC和γC的一端为公共节点连接接模拟电源端AVDD，另一端分别为节点VC1、VC2、VC3并分别与MOS管开关NS1，NS2和NS3相连，MOS管开关NS1，NS2和NS3的另一端为公共节点VRC；节点VC3分别经由开关TNC，开关TPC连接节点VC，其中，单路通道的调制器中存在两个开关TPC和TNC，两个开关TPC连接VC3的正端和VC的正端，以及VC3的负端和VC的负端，两个开关TNC连接VC3的正端和VC的负端，以及VC3的正端和VC的负端；单路通道的调制器中存在两个开关TPR和TNR，两个开关TPR连接VRC的正端和VRES的正端，以及VRC的负端和VRES的负端，两个开关TNR连接VRC的正端和VRES的负端，以及VRC的负端和VRES的正端。
本发明中，带通Delta-Sigma调制器的工作时序如下，在每一路通道中，在相邻两个周期切换之间，开关TPR，TNR，TPC和TNC发生翻转，且在任意时刻，TPR和TNR以及TPC和TNC均为互补信号。在每路通道的每一个采样周期内，先完成对输入信号的采样，然后进行逐次逼近比较过程，输出当前周期的9bit数字码，执行完采样保持和逐次逼近比较过程后，权利要求3中的三对开关(NS1，NS2和NS3)将依次接通和断开，起到电荷重分配的作用，完成噪声整形；关于两通道之间的时序，，两个通道A和B之间有半个周期的相位差，最后两通道的9bit数据通过一个并转串的模块合并为9bit的码流输出，得到最终的数字输出码。
和现有技术相比，本发明的有益效果在于，本发明将通带从低频转移到了四分之一采样频率处，在需要特定频带的应用(如超声成像)的模数转换中，相比传统的奈奎斯特型ADC和低通Delta Sigma ADC以及传统的带通Delta Sigma ADC，由于采用了SAR ADC的基础结构且用了无源的滤波器结构，大大减小了电路的速度开支和功耗开支，同时具有高精度。
附图说明
图1为传统基于SAR ADC的噪声整形结构噪声整形调制器顶层架构图。
图2为本发明提出的基于图1的低通噪声整形SAR ADC的新型的带通噪声整形结构噪声整形调制器顶层架构图。
图3为本发明提出的新型基于SAR ADC的噪声整形结构噪声整形调制器电路图。
图4为本发明提出的新型基于SAR ADC的噪声整形结构噪声整形调制器时序图。
图5为本发明所使用的四输入比较器示意图。
图6为本发明所使用的DAC逻辑控制单元示意图。
图7为本发明所采用的SAR ADC中的比较器控制时钟的产生电路示意图。
图8为本发明所采用的时钟偏差的校准算法的示意图。
图9为本发明在virtuoso软件中对输出序列做FFT的仿真结果。
具体实施方式
下面结合附图和实施例对本发明具体的工作过程和提供的校正方法进行详细说明。
实施例1
图1为典型的低通噪声整形SAR ADC顶层架构图。图2为本发明的顶层架构示意图，和图1的差别就是经过了从z-1到-z-2变换。经过如公式(1)(2)(3)的数学推导，可以得到整个调制器的噪声传递函数(NTF)，经过简单的数字信号处理的证明可以知道其为一个带阻函数，故而可以使调制器工作在带通的状态下。公式中的物理量，DOUT(z)为输出序列，VRES(z)为逐次逼近转换的余量信号，E(z)为量化噪声，VIN(z)为输入信号，NTF为噪声整形函数。
DOUT(z)＝VIN(z)-kH(-z2)·VRES(z)z-2+E(z)
VRES(z)＝VIN(z)-DOUT(z)
Figure BDA0001692681790000041
Figure BDA0001692681790000042
Figure BDA0001692681790000043
图3为本发明的具体结构图，包括两条通路，但它们之间没有耦合，与传统的时间交织ADC类似，两通道的采样和输出有半个周期的延迟。对于每一路ADC而言，包括一个如图5的四输入比较器，一对差分的电容型的DAC阵列，一对差分的用于噪声整形的电容阵列(噪声整形模块)，各包含三个电容，假设单边DAC电容阵列的总值为C，则用于噪声整形的电容的取值分别为αC,βC,γC，另外还包括根据比较器比较结果触发的逐次逼近(SAR)的逻辑电路。
结合图3的结构图和图4的时序图，对于每一路通道而言(下文所有采样周期都是指单路的采样周期)，假设当前周期内是开关TPR为闭合状态，TNR为断开状态(如图4a～e)，经过了图4a和4b的采样和逐次逼近转换后，进入了后面4c～4e三个噪声整形的周期，在每个周期中，噪声整形模块的电容αC，βC和γC上的电荷会依次与DAC电容阵列顶极板上的电荷进行电荷重分配。以γC为例，由于相邻采样周期内，开关TPR和TNR会切换，故而前一个周期γC上所存的电荷的极性对于当前周期而言是相反的，故而其电荷重分配的结果会如(4)所示，即相比于低通调制器，原先的z-1项会变为-z-2项，实现了低通到带通的转换。公式(4)中出现的物理量含义与图3和图4中的同名物理量相同，其中，VC1为VC1 +和VC1 -的差分信号，VRES含义与之类似，为VRES +和VRES -的差分信号
Figure BDA0001692681790000044
公式(5)给出了图4c～4e的每一步过程下，SAR ADC比较器的电荷余量VRES(z)与噪声整形模块的电容的电压VC1，VC2和VC3的电荷重分配过程，将(5)的三个式子相结合，就可以求得公式(3)中的结果，其中VC1，VC2和VC3与图3和图4中的同名物理量含义相同，且均为差分信号。
Figure BDA0001692681790000051
Figure BDA0001692681790000052
Figure BDA0001692681790000053
公式(4)中列了一种情形，即当前周期VC3 +与VC +相连，而对于另一种情况，当前周期VC3 +与VC -相连，αC，βC和γC上的电荷重分配行为将如公式(6)所示：
Figure BDA0001692681790000054
进而计算得到公式(1)和(2)中的噪声传递函数，进行完噪声整形过程后，开关TPR和TNR会切换，并且进入下一个采样周期。对于开关TPC和TNC而言，每一次相邻的采样周期之间都会发生一个状态的切换，其目的是为了使得SAR ADC的四输入比较器比较的输入信号由低通调制器的(VRES(z)+kVC3(z)z-1)变为(VRES(z)-kVC3(z)z-2)，达到公式(1)中将原先低通调制器的kH(z)VRES(z)z-1项变为-kH(z2)VRES(z)z-2的目的，故而整个调制器可以实现公式(1)和(2)中的噪声传递函数，实现中心频率在FS/4的带通调制器的效果，其中FS为整个调制器的采样频率，而不是单通道的频率。
对于本发明中的两通道的SAR ADC，采用顶级板采样模式，逐次逼近比较的逻辑采用异步时序逻辑。图5为本发明采用的比较器，对应于图3中的四输入比较器，该比较器相比于传统的比较器，多了一对输入(连接图3中的VC信号)，但其晶体管的尺寸为另一对输入(连接VIN也即图2中的VRES信号)的k倍，这样就可以实现比较器的实际比较的信号从VRES变成(VRES(z)-kVC3(z)z-2)，实现了一个减法的功能。
对于本发明中SAR ADC的DAC阵列，其中包括两个部分，其一为电容，其二为控制逻辑，电容在下文展开，本段介绍其控制逻辑。控制逻辑如图6所示，考虑到简化，这里只给出单边逻辑，实际为差分结构。该结构需结合图5的比较器观看，其中的一些同名节点在实际电路中为相连节点。图6的D触发器由比较器的比较结果控制，其中的clki信号为比较器结束比较的标志信号(CPR)通过一个移位寄存器后的信号，在本结构中，共有10个。移位寄存器的作用就在于区分当前逐次逼近比较进行于哪一位。比较器的比较结果通过对应位的D触发器的选择后控制传输门逻辑，实现将电平由共模电平(VCM)向参考电压P(VREFP)或者参考电压N(VREFN)的变换，其中VCM＝1/2(VREFP+VREFN)，该逻辑单元的目的，是为了保证在电路工作时，VINP和VINN的共模电平，以及VCP和VCN的共模电平能够施展稳定在VCM，这样就可以使得图5的四输入比较器的两对输入管能有相同的共模电平。这样的目的是为了保证公式(1)和(2)中的k值能够由两对输入管尺寸的比值决定，不然若两对输入信号的共模随时间发生变化，实际的调制器的系数k就不能保持设计的值，而成为实时变化的值，影响性能，严重会使得调制器振荡。在每次采样周期内，对于每一位比较的比较器的时钟信号
Figure BDA0001692681790000061
的控制，依赖于一个由比较器的比较完成的标志信号(CPR)作为输入的反相器链，如图7，其中的V_CMP信号为可调信号，用于调整延时链的延时长度，当最后一位已经比完(即clk10已经为高电平)或者电路处于采样状态下，比较器处于不工作状态，其中的
Figure BDA0001692681790000062
信号为每一路通道的采样时钟信号。
关于SAR ADC中的DAC阵列的电容以及调制器电容等参数的设计如下。首先是DAC电容阵列的设计，采用非二进制冗余编码，具体为1bit冗余，各位权重为248,128,64,32,16,12,6,3,1,1，而调制器中的电容的权重α,β和γ取值为0.8，四输入比较器的参数k取9，这些取值根据12bit的有效位数，5～6倍的过采样率的要求，通过仿真得到，需要说明的是，随着设计指标的改变，这些参数均可调整，但凡是相同的结构，均在保护的范围之内。关于参数取值对传递函数的影响，这里只做环路稳定性的说明，在环路稳定的前提下，具体的参数修改对传递函数的影响需通过Simulink等仿真工具来验证。
关于环路的稳定性，主要是分析图2和图3结构的NTF的零极点，但凡所有的极点均在单位圆内，环路即可保证稳定。另外在实际制造中，电容匹配(影响α,β和γ)和晶体管尺寸的匹配(影响k)都会对传递函数造成影响，设计中需留出环路稳定性的余量。
校准算法的实施：图6为本发明所采用的时钟偏差的校准算法的示意图，该算法将两通道的数据先做数字信号处理解得采样偏差，然后根据偏差调整两通道的采样时刻的延迟，经过几次迭代，获得最终收敛的结果。输入一个正弦信号，获得两通道的数字输出，对其中一个通道的结果做希尔伯特变换，再与另一个通道的数据相乘取均值，求得两通道之间的采样偏差，再根据该计算所得的偏差调整两通道之间的延时，经过数次迭代，两通道的采样偏差就会收敛到精度允许的范围之内。公式(7)给出了希尔伯特变换Hhil(z)的各项系数，公式(8)给出了通过图7的数字信号处理后计算出的采样时钟偏差Δt，其中的A为输入信号归一化幅度(即ADC的满量程对应的幅度为1)。由此可见，Δt的计算会受到输入信号摆幅的测量偏差影响，但事实上，只要保证Δt的符号正确，由图8可知，其ΔVctr的收敛方向就不会错，通过几次迭代，两通道的时钟偏差就可以缩小到设计精度允许的范围之内
Figure BDA0001692681790000071
Figure BDA0001692681790000072
图9给出了本发明采用了上文提到的参数的一个设计样例的仿真结果，其中，该电路采用了TSMC65nmLP的工艺，电源电压为1.2V，采样率为200MHz，输入信号幅度为500mV，频率为47.6MHz，从仿真结果看出它能实现带通的噪声整形。从性能上看，5倍的过采样率实现了12.63位的有效位数，仿真得到整个ADC的core的功耗为2.2mW，由此计算出其品质因数FoMW[fJ/conv.step]为8.64，这是一个相对比较低的结果，相比有源的带通调制器，其品质因数往往在500以上，故而这个结构大大减小了带通调制器的功耗。
本发明的内容及优点虽然已详细揭示如上，然而必须说明的是，本发明的范围并不受限于说明书中所描述的方法及步骤等特定实施例，在不脱离本发明的精神和范围内，任何本领域普通技术人员皆可根据本发明所揭示的内容做出许多变形和修改，这些也应视为本发明的保护范围。

Claims (3)

1. 一种无源基于时间交织SAR ADC的带通Delta-Sigma调制器，其特征在于，其包括一个两通道时间交织的SAR ADC；其整体结构为一个两通道的调制器结构，其单路通道结构中包括一对差分的噪声整形模块；其中的单边噪声整形模块中包括三个电容αC、βC和γC以及三个MOS管开关N S1，N S2和N S3，C为单路通道单边DAC阵列的总电容值，α、β和γ为常数，电容αC、βC和γC的一端为公共节点连接接模拟电源端AVDD，另一端分别为节点V C1、 V C2、V C3并分别与MOS管开关N S1，N S2和N S3相连，MOS管开关N S1，N S2和N S3的另一端为公共节点V RC ；节点V C3分别经由开关TNC，开关TPC连接节点V C ，其中，单路通道的调制器中存在两个开关TPC和两个开关TNC，一个开关TPC连接V C3的正端和V C 的正端，另一个开关TPC连接V C3的负端和V C 的负端，一个开关TNC连接V C3的正端和V C 的正端，另一个开关TNC连接V C3的正端和V C 的负端；单路通道的调制器中存在两个开关TPR和两个开关TNR，一个开关TPR连接V RC 的正端和V RES 的正端，另一个开关TPR连接V RC 的负端和V RES 的负端，一个开关TNR连接V RC 的正端和V RES 的负端，另一个开关TNR连接V RC 的负端和V RES 的正端。
2.根据权利要求1所述的带通Delta-Sigma调制器，其特征在于，其中的单路通道时间交织的SAR ADC的输入信号端为V IN ，经过了采样保持电路后的信号为V RES ，输出信号为D OUT ，采样模式为顶级板采样，单路通道的SAR ADC中的DAC阵列采用MOM电容，由511个单位电容组成，拥有9比特的输出精度；单路通道的SAR ADC中还包括一个四输入比较器和逐次逼近的逻辑电路，四输入比较器的一对输入接节点V RES ，另一对输入接节点V C ，每个DAC阵列采用10位非二进制的冗余编码，权重依次为248，128，64，32，16，12，6，3，1，1；对于每个DAC阵列中的每比特子电容阵列，其中的一端接V RES ，另一端V i ，i = 0,1…9接逐次逼近的逻辑电路。
3. 根据权利要求1~2之一所述的带通Delta-Sigma 调制器，其特征在于，带通Delta-Sigma 调制器的工作时序如下：在单路通道中，在相邻两个周期切换之间，开关TPR，TNR，TPC和TNC发生翻转，且在任意时刻，TPR和TNR为互补信号，TPC和TNC为互补信号；在单路通道的每一个采样周期内，先完成对输入信号的采样，然后进行逐次逼近比较过程，输出当前周期的9bit数字码，执行完采样保持和逐次逼近比较过程后，三对开关 N S1，N S2和N S3依次接通和断开，起到电荷重分配的作用，完成噪声整形；关于两通道之间的时序，两个通道A和B之间有半个周期的相位差，最后两通道的9bit数据通过一个并转串的模块合并为9bit的码流输出，得到最终的数字输出码。
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