CN107017257A - 具有垂直fet器件的静态随机存取存储器件 - Google Patents

具有垂直fet器件的静态随机存取存储器件 Download PDF

Info

Publication number
CN107017257A
CN107017257A CN201610907979.XA CN201610907979A CN107017257A CN 107017257 A CN107017257 A CN 107017257A CN 201610907979 A CN201610907979 A CN 201610907979A CN 107017257 A CN107017257 A CN 107017257A
Authority
CN
China
Prior art keywords
conductive region
effect transistor
vertical field
sram
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610907979.XA
Other languages
English (en)
Other versions
CN107017257B (zh
Inventor
包家豪
张峰铭
杨昌达
王屏薇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107017257A publication Critical patent/CN107017257A/zh
Application granted granted Critical
Publication of CN107017257B publication Critical patent/CN107017257B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • General Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种SRAM包括SRAM阵列，该SRAM阵列包括布置为矩阵的多个SRAM单元。SRAM单元中的每一个都包括六个垂直场效应晶体管。SRAM阵列包括在列方向上延伸的多组导电区域。多组导电区域中的每一组都包括在行方向上顺序布置的第一至第四导电区域，并且第一至第四导电区域通过绝缘区域彼此分离。第一、第二和第三导电区域耦合至第一导电类型VFET的源极，并且第四导电区域耦合至第二导电类型VFET的源极。多组导电区域布置在行方向上，使得一组导电区域中的第四导电区域邻近相邻的一组导电区域中的第一导电区域。本发明还提供了一种具有垂直FET器件的静态随机存取存储器件。

Description

具有垂直FET器件的静态随机存取存储器件
技术领域
本发明涉及半导体器件，并且更具体地涉及具有垂直FET(VFET)器件的SRAM(静态随机存取存储器)器件。
背景技术
随着半导体工业已经进入纳米技术工艺节点以追求更高的器件密度、更高的性能、更低的功耗和更低的成本，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(Fin FET，fin field transistor)的三维设计的发展。在FinFET器件中，有可能使用附加侧壁并且可能抑制短沟道效应。
另一候选对象为垂直场效应晶体管(VFET)器件。尽管Fin FET器件具有在水平方向上延伸的沟道作为鳍，但是在VFET中，沟道在垂直方向上延伸(与衬底表面正交的方向)。当VFET是全环栅(GAA)器件时，所有的沟道层(沟道层的表面)都可以经受栅极控制。诸如GAA MOSFET(或MISFET)器件的GAA器件包括非常窄的圆柱形沟道主体。具体地，具有在垂直方向上延伸的沟道的垂直型GAA器件(VGAA)是有希望用于低功率SRAM应用的候选对象的器件。在本发明中，提供了使用具有更均匀的布局结构的VFET器件的SRAM的新布局结构和配置。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种静态随机存取存储器(SRAM)器件，包括SRAM阵列，所述SRAM阵列包括沿着行方向和列方向布置为矩阵的多个SRAM单元，其中：所述SRAM单元中的每一个都包括六个垂直场效应晶体管(VFET)，所述SRAM阵列包括在所述列方向上延伸的多组导电区域，所述多组导电区域中的每一组都包括在所述行方向上顺序布置的第一导电区域、第二导电区域、第三导电区域和第四导电区域，所述第一导电区域至所述第四导电区域通过绝缘区域彼此分离，所述第一导电区域、所述第二导电区域和所述第三导电区域耦合至第一导电类型VFET的源极，并且所述第四导电区域耦合至第二导电类型VFET的源极，以及所述多组导电区域布置在所述行方向上，使得一组导电区域中的第四导电区域邻近相邻的一组导电区域中的第一导电区域。
根据本发明的另一方面，提供了一种静态随机存取存储器(SRAM)器件，包括SRAM阵列，所述SRAM阵列包括沿着行方向和列方向布置为矩阵的多个SRAM单元，其中：所述多个SRAM单元中的每一个都包括多个垂直场效应晶体管(VFET)，所述多个SRAM单元包括多个第一SRAM单元和多个第二SRAM单元，所述多个第一SRAM单元中的每一个第一SRAM单元的布局结构都是所述多个第二SRAM单元中的每一个第二SRAM单元的布局结构关于所述行方向的翻转图像，以及所述多个第一SRAM单元和所述多个第二SRAM单元在所述行方向和所述列方向上交替地布置，从而形成棋盘图案矩阵。
根据本发明的又一方面，提供了一种静态随机存取存储器(SRAM)器件，包括SRAM阵列，所述SRAM阵列包括沿着行方向和列方向布置为矩阵的多个SRAM单元，其中：所述SRAM单元中的每一个都包括十个垂直场效应晶体管(VFET)，所述SRAM阵列包括在所述列方向上延伸的多组导电区域，所述多组导电区域中的每一组都包括在所述行方向上顺序布置的第一导电区域、第二导电区域、第三导电区域、第四导电区域、第五导电区域和第六导电区域，所述第一导电区域至所述第六导电区域通过绝缘区域彼此分离，所述第一导电区域至所述第五导电区域耦合至第一导电类型VFET的源极，并且所述第六导电区域耦合至第二导电类型VFET的源极，以及所述多组导电区域布置在所述行方向上，使得一组导电区域中的第六导电区域邻近相邻的一组导电区域中的第一导电区域。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明。需要强调的是，根据行业的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是SRAM单位单元的示例性电路图。
图1B是SRAM单位单元的示例性电路图。
图1C是根据本发明的一个实施例的四个SRAM单位单元的示例性布局。
图2是VGAA器件的示例性截面图。
图3和图4示出了根据本发明的一个实施例的SRAM单位单元的示例性布局。
图5是根据本发明的另一实施例的SRAM单位单元的示例性电路图。
图6和图7示出了根据本发明的另一实施例的SRAM单位单元的示例性布局。
图8是示出了包括NMOS垂直纳米线FET和PMOS垂直纳米线FET的示例垂直全环栅(GAA)互补金属氧化物半导体(CMOS)结构。
图9示出了示例垂直GAA CMOS结构的三维(3D)视图。
图10示出垂直围栅晶体管的一个实施例。
图11是制造自对准的垂直围栅器件的方法的实施例。
图12A和图12B至图15A和图15B示出形成图10的垂直围栅晶体管的实施例的工艺的截面图和俯视图。
图16是制造自对准的垂直围栅器件的方法的实施例。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面将描述元件和布置的具体实施例或实例以简化本发明。当然这些仅是实例并不旨在限定。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于器件的工艺条件和/或期望性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。另外，术语“由...制成”可以表示“包括”或者“由...组成”。
此外，本发明中示出的布局结构是设计布局并且没有必要示出作为半导体器件所制造的实际物理结构。
图1A是SRAM单元的示例性电路图。图1A示出了SRAM单元，并且多个SRAM单元形成SRAM阵列，其中，在SRAM器件中，多个SRAM单元沿着行方向和列方向布置为矩阵。
SRAM单元包括两个交叉耦合的反相器INV1和INV2，该两个反相器具有数据存储节点DP1和互补数据存储节点DP2。第一反相器INV1的输出耦合至第二反相器INV2的输入，并且第二反相器INV2的输出耦合至第一反相器INV1的输入。SRAM单元还包括耦合至第一反相器INV1的输出和第二反相器INV2的输入的第一传输门FET器件PG1以及耦合至第二反相器INV2的输出和第一反相器INV1的输入的第二传输门FET器件PG2。第一传输门FET器件和第二传输门FET器件的栅极耦合至字线WL，第一传输门FET器件PG1的源极/漏极耦合至第一位线BL，并且第二传输门FET器件PG2的源极/漏极耦合至第二位线BLB，该第二位线是第一位线BL的互补位线。在本发明中，可以交换地使用FET器件的源极和漏极。
如图1B所示，第一反相器INV1包括第一导电类型的第一FET器件PU1和第二导电类型的第一FET器件PD1。第二反相器INV2包括第一导电类型的第二FET器件PU2和第二导电类型的第二FET器件PD2。第一传输门器件PG1和第二传输门器件PG2是第二导电类型的器件。在该实施例中，第一导电类型是P型并且第二导电类型是N型。当然，有可能在另一实施例中，第一导电类型是N型，并且第二导电类型是P型，并且在这种情况下，根据本领域的公知常识来适当地更改SRAM中的剩余元件。
SRAM还包括第一P型阱PW1、第二P型阱PW2以及N型阱NW。如图1B所示，第一传输门器件PG1(N型)、第一N型FET器件PD1和第二N型FET器件PD2设置在第一P型阱PW1内，第二传输门FET器件PG2(N型)设置在第二P型阱PW2内，以及第一P型FET器件PU1和第二P型FET器件PU2设置在N型阱NW内。当多个SRAM单元布置为矩阵时，第一P型阱PW1和第二P型阱PW2合并为P型阱PW(见图4)。
第一传输门器件PG1、第二传输门器件PG2、第一P型器件PU1、第一N型器件PD1、第二P型器件PU2以及第二N型器件PD2中的每一个都是垂直FET(VFET)器件。垂直FET器件是VGAA FET以及垂直纳米线FET中的一个或多个。VGAA器件可以是单纳米线VGAA、多纳米线VGAA或纳米条型VGAA中的一个或多个。在该实施例中，采用VGAA器件，并且稍后将详细描述VGAA器件的结构。
SRAM包括多个SRAM单元。图1C示出了根据本发明的一个实施例的四个SRAM单元的示例性布局。多个SRAM单元包括第一SRAM单元SR1和第二SRAM单元SR2。第一SRAM SR1具有图3的布局结构。第二SRAM SR2具有作为第一SRAM SR1的关于与X方向(行方向)平行的轴翻转布局的布局。如图1C所示，在SRAM器件或SRAM阵列中，多个第一SRAM单元和多个第二SRAM单元在行方向和列方向上交替布置，从而形成棋盘图案矩阵。
图2是VGAA器件的示例性截面图。例如，可以在第2014/0332859号、第2015/0171032号和第2015/0228759号的美国专利中找到用于VGAA FET器件的示例性结构和制造工艺，并且上述专利中的每一个的全部内容都结合于此作为参考。
例如，VGAA器件包括由Si制成的衬底10。p型阱10N和n型阱10P形成在衬底10中。n型有源区域15N和p型有源区域15P分别形成在p型阱10N和n型阱10P中。包括p型阱10N和n型有源区域15N的n型器件区域通过浅沟槽隔离件(STI)20与包括n型阱10P和p型有源区域15P的p型器件区域分离。在一些实施例中，在有源区域15N和15P的上表面上分别形成硅化物层30N和30P。可以将硅化物层30N、有源区域15N或它们的组合称为n型导电区域。类似地，可以将硅化物层30P、有源区域15P或它们的组合称为p型导电区域。
用于n型VGAA器件的n型有源区域15N可以包括外延生长的材料。外延生长的材料可以是以下材料的一层或多层：SiP、SiC、SiCP、Si、Ge或III-V族材料或任何其他合适的材料。用于p型VGAA器件的p型有源区域15P可以包括外延生长的材料。外延生长的材料可以是以下材料的一层或多层：Si、SiGe、Ge、SiP、SiC或III-V族材料或任何其他合适的材料。
VGAA器件包括在垂直方向(与衬底正交的方向)上延伸的沟道层，并且载荷(电子或空穴)沿着垂直方向移动。沟道层的形状可以是具有基本均匀的直径的纳米级线、或在平行于衬底的位置处具有基本为矩形截面的纳米级条形形状。在一些实施例中，纳米线的直径在大约5nm至大约50nm的范围内，并且在其他实施例中，该纳米线的直径在大约10nm至大约30nm的范围内。一个VGAA FET中的纳米线的数量为一个或更多个。在一些实施例中，纳米条的长边在大约10nm至大约60nm的范围内，或者在其他的实施例中，该长边在大约20nm至大约40nm的范围内，并且在一些实施例中，短边在大约5nm至大约50nm的范围内，或者在其他的实施例中，该短边在大约10nm至大约30nm的范围内。
用于纳米线和纳米条的材料为具有适当的掺杂剂的Si、Ge、SiGe、SiC、SiP、SiCP或SiGeB或III-V族材料或任何其他合适的材料。III-V族材料可以是以下材料的一种或多种：InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN和AlPN或任何其他合适的材料。
用于n型VGAA FET的沟道层中的掺杂剂是以下材料中的一种或多种：B、In、Ge、N和C、或任何其他合适的元素，并且掺杂剂量在大约1×1012cm-3至大约5×1013cm-3的范围内。用于p型VGAA FET的沟道层中的掺杂剂是以下材料中的一种或多种：P、As、Sb、Ge、N和C、或任何其他合适的元素，并且掺杂剂量在大约1×1012cm-3至大约5×1013cm-3的范围内。
当纳米条VGAA FET用在SRAM中时，例如，晶体管PD1和PD2的纳米条的短边宽度比晶体管PU1和PU2的短边宽度宽大约20％，和/或例如，晶体管PG1和PG2的纳米条的短边宽度比晶体管PU1和PU2的短边宽度宽大约20％。
n型VGAA包括沟道层110N、源极/漏极LDD(轻掺杂漏极)区域115N和漏电极(顶板)40N。n型导电区域(有源区域15N和/或硅化物区域30N)用作源电极。沟道层110N被栅极介电层120N围绕，该栅极介电层还被栅电极130N围绕。漏电极40N通过板接触件50N和第一通孔70N连接至第一金属布线80N。接触条60N被设置为连接n型导电区域和第二通孔75N，该第二通孔还连接至第二金属布线85N。
类似地，p型VGAA包括沟道层110P、源极/漏极LDD区域115P和漏电极(顶板)40P。p型导电区域(有源区域15P和/或硅化物区域30P)用作源电极。沟道层110P被栅极介电层120P围绕，该栅极介电层还被栅电极130P围绕。漏电极40P通过板接触件50P和第一通孔70P连接至第一金属布线80P。接触条60P也被设置为连接p型导电区域和第二通孔75P，该第二通孔还连接至第二金属布线85P。
用于栅电极的材料可以是多晶Si、具有硅化物的多晶Si、Al、Cu、W、Ti、Ta、TiN、TaN、TiW、WN、TiAl、TiAlN、TaC、TaCN和TiSiN或任何其他合适的材料。
在某些实施例中，栅极介电层包括以下材料的一层或多层，诸如氧化硅、氮化硅或高k介电材料的介电材料，其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。
在一些实施例中，一个或多个功函调制层(未示出)夹置在栅极介电层与栅电极之间。功函调制层由以下材料制成：诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、NiSi、PtSi或TiAlC的导电材料的单层、或任何其他合适的材料或者这些材料的两种或多种的多层。对于n沟道Fin FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种、或任何其他合适的材料用作功函调制层，而对于p沟道Fin FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种、或任何其他合适的材料用作功函调制层。可以使用不同的金属层分别地形成用于n沟道FinFET和p沟道FinFET的功函调制层。
n型VGAA的源极/漏极可以包括诸如P、As、Sb、N和C中的一种或多种掺杂剂或任何其他合适的元素。p型VGAA的源极/漏极可以包括诸如B、In、N和C中的一种或多种掺杂剂或任何其他合适的元素。
顶板由以下材料的一层或多层制成：Si、Ti基硅化物、Co基硅化物、Ni基硅化物、Pt基硅化物、TiN、TaN、W、Cu、Al或它们的组合、或任何其他合适的材料。板接触件由以下材料的一层或多层制成：Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta、或任何其他合适的材料或它们的组合。通孔和金属层由以下材料中的一层或多层制成：Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta、或任何其他合适的材料或它们的组合。
在一个实施例中，以下将参照图8和图9对VGAA的结构进行详细描述(参见美国专利第2015/0171032号)。本发明中的图8和图9以及相关段落描述分别对应于上述美国专利中的图1C和图1D以及相关段落的描述)。
图8示出了包括NMOS垂直纳米线FET 132和PMOS垂直纳米线FET 134的示例垂直全环栅(GAA)互补金属氧化物半导体(CMOS)结构130。在图8的实例中，NMOS垂直纳米线FET132和PMOS垂直纳米线FET 134可以基本制造在半导体衬底131上方，并且可以通过浅沟槽隔离(STI)区156在水平方向上彼此分隔开。
NMOS垂直纳米线FET 132可以包括形成在衬底131中的P型阱136。包括在NMOS垂直纳米线FET 132中的纳米线可以包括i)形成在纳米线的第一端处的N++源极区138，以及ii)形成在与第一端相对的纳米线的第二端处的N++漏极区148。N++源极区138还可以包括形成在阱136中的部分(例如，可以通过将阱136的一部分暴露于离子注入工艺，从而将阱136的该部分的导电类型从P型改变为N++，形成N++源极区138中形成在阱136中的部分)。
NMOS垂直纳米线FET 132还可以包括连接源极区138和漏极区148的N+纳米线沟道146。NMOS垂直纳米线FET 132可以包括“全环栅”(GAA)晶体管结构，使得栅极区可以围绕(例如，环绕)纳米线沟道146的一部分。具体地，栅极区可以包括围绕纳米线沟道146的一部分的栅极介电质142和栅极金属144。在栅极区的栅极介电质142和栅极金属144之上或之下，层间介电(ILD)材料140可以围绕纳米线的部分。漏极硅化物150可以与NMOS垂直纳米线FET 132的漏极区148接触，并且漏极接触件152可以电连接至漏极硅化物150。源极接触件154可以与源极区138接触(例如，源极接触件154可以与源极区138直接接触，或源极接触件154可以通过源极硅化物材料(未示出)与源极区138接触)。
NMOS垂直纳米线FET 132可以包括可以用于减弱包括在输入信号中的由ESD引起的电压的特性，使得NMOS垂直纳米线FET 132可以用于图1A的ESD保护电路104。首先，由于P型阱136和N++源极区138中形成在阱136中的部分之间的导电类型不同，可以形成PN结。PN结可以是“块状”PN结，该“块状”PN结可以用于将ESD电压钳位在接地参考电压和VDD参考电压之间。源极-阱PN结的存在可以为I/O ESD输出保护提供机会，该I/O ESD输出保护可以与在块状晶体管中的保护一样有效。第二，可以通过“漂移区”将栅极区的部分142、144与漏极区148分隔开。漂移区可以包括沟道146的一部分，并且可以包括例如沟道146中厚度为5nm的N+部分。栅极区的部分142、144与漏极区148的分隔可以保护栅极氧化物142免受施加至栅极的高电压尖峰的影响。因此，栅极部分142、144与漏极区148的分隔可以减小栅极介电质142中的电场，使得NMOS垂直纳米线FET 132可以用于ESD保护(例如，图1A的ESD保护电路104中)。在一个实例中，栅极部分142、144与漏极区148的分隔可以有效地提供源极区138和漏极区148之间的串联电阻。下文将参考图3A至图6B更详细地描述用于ESD保护的PN结和漂移区的使用。
PMOS垂直纳米线FET 134可以包括形成在衬底131中的N型阱160。包括在PMOS垂直纳米线FET 134中的纳米线可以包括i)形成在纳米线的第一端处的P++源极区162，以及ii)形成在与第一端相对的纳米线的第二端处的P++漏极区172。P++源极区162还可以包括形成在阱160中的部分。PMOS垂直纳米线FET 134还可以包括连接源极区162和漏极区172的P+纳米线沟道170。
栅极区可以围绕纳米线沟道170的一部分。栅极区可以包括围绕纳米线沟道170的一部分的栅极介电质166和栅极金属168。在栅极区之上或之下，ILD材料164可以围绕纳米线的部分。漏极硅化物174可以与PMOS垂直纳米线FET 134的漏极区172接触，并且漏极接触件180可以电连接至漏极硅化物174。源极接触件178可以与源极区162接触。PMOS垂直纳米线FET 134可以包括可以用于减弱包括在输入信号中的由ESD引起的电压的特性，使得PMOS垂直纳米线FET 134可以用于图1A的ESD保护电路104。例如，类似于上文参考NMOS垂直纳米线FET 132描述的那些特性，PMOS垂直纳米线FET 134可以包括i)阱160和源极区162之间的PN结，以及ii)将栅极区的部分166、168与漏极区172分隔开的漂移区。漂移区可以包括沟道170的一部分，并且可以包括例如沟道170中厚度为5nm的P+部分。
图9示出了图8中的示例垂直GAA CMOS结构的三维(3D)视图。如图9所示，NMOS垂直纳米线FET 132的P型阱136和PMOS垂直纳米线FET 134的N型阱160可以并排设置在半导体衬底131上。用于NMOS垂直纳米线FET 132的漏极接触件152和源极接触件154以及用于PMOS垂直纳米线FET 134的漏极接触件180和源极接触件178可以位于结构的上部。如图9所示，用于FET 132、134的栅极区的栅极接触件182也可以位于结构的上部。用于FET 132、134的全环栅(GAA)结构可以示出于图9的184处，其示出了围绕FET 132、134的纳米线沟道146、170的栅极介电质142、166和栅极金属144、168。
在另一个实施例中，以下将参照图10和图11对VGAA的结构和制造方法进行描述(参见美国专利第2014/0332859号)。本发明中的图9和图10以及相关段落的描述分别对应于上述美国专利的图1和图22及相关段落的描述(其中的参考标号以加1000或1100的形式进行了修改)。
现参照图10，示出了垂直围栅(VGAA)晶体管1000的一个实施例。如图所示，VGAA晶体管1000包括支撑氧化物层1014的衬底1012。在一个实施例中，衬底1012是由硅、块状硅或者半导体材料形成。在一个实施例中，氧化物层1014是诸如二氧化硅(SiO2)的氧化物。其他介电材料可以用于氧化物层1014，例如，氮氧化物或者氮化物。
半导体柱(semiconductor column)1016伸出到氧化物层1014之外。在一个实施例中，半导体柱1016是由硅所形成的纳米线。在一个实施例中，半导体柱是由其他半导体材料形成，诸如硅锗(SiGe)、碳化硅(SiC)、硅碳锗(SiCGe)、锗(Ge)、III-V族化合物或者其他半导体材料。半导体材料可以是单晶、多晶或非晶材料。如图10所示，半导体柱1016相对于水平定向的氧化物层1014垂直定向。然而，本文中预期包括其他配置和定向。图10示出的半导体柱的截面图是圆形，但可以使用其他截面形状(例如，正方形、六边形、矩形、椭圆形、三角形或者具有尖角或圆角的形状)。
仍参照图10，在氧化物层1014上方形成栅极1018。在一个实施例中，栅极1018可以是除了栅极以外并由非金属材料形成的其他器件。栅极1018通常包括底脚(footer)部分1020(又称为间隔件限定部分)和非底脚部分1022(又称为栅极掩模限定部分)。在一个实施例中，底脚部分1020是具有弧形边界1024的环形。在一个实施例中，非底脚部分1022为具有相应的边界1026的矩形、正方形、六边形、椭圆形、三角形或者具有尖角或圆角的其他形状。即使如此，也可以将栅极1018形成为多种合适配置中的任何一种。
如以下更全面地描述的，即使在VGAA晶体管1000的制造期间由于诸如无意地未对准栅极掩模所导致的相对于半导体柱1016没有理想地设置栅极1018的非底脚部分1022，也能够确保栅极1018的底脚部分1020和非底脚部分1022共同地围绕或者环绕半导体柱1016。
现在参照图11，示出了制造自对准的垂直围栅器件的方法1184的实施例。在框1186中，环绕半导体柱从栅极层伸出的暴露部分形成间隔件。在框1188中，在栅极层的被保护部分和间隔件的第一部分上方形成光刻胶。在框1190中，蚀刻掉栅极层位于由间隔件和光刻胶共同限定的边界的外部的未被保护部分以形成具有底脚部分和非底脚部分的栅极。非底脚部分和底脚部分共同环绕半导体柱。在框1192中，去除光刻胶和间隔件。
在又一实施例中，以下将参照图12A和12B至15A至15B以及图16对VGAA的结构及制造方法进行描述(参见美国专利第2014/0332859号)。本发明中的图12A-图15B以及图16分别对应于美国专利中的图2A至图5B以及图23，其中的参考标号以加1000或1100的形式进行了修改)。
参照图12A和图12B至图15A和图15B，共同示出了制造图10的VGAA晶体管1000的工艺流程。分别地，如在图12A和12B的透视图和俯视图所示，环绕半导体柱1016从栅极层1030伸出的部分形成间隔件1028。同样地，间隔件1028覆盖和保护下面的栅极层1030。在一个实施例中，间隔件1028是具有弧形边界1032的硬掩模间隔件。换句话说，间隔件1028可以形成为环形。在一个实施例中，栅极层1030是金属栅极层并且包括薄栅极介电层(未示出)。
现参照图13A和13B，光刻工艺从形成光刻胶1034开始。如图所示，在栅极层1030的被保护部分1036和间隔件1028的一部分上方形成光刻胶1034。换句话说，光刻胶1034覆盖并保护下面的栅极层1030未被间隔件1028保护的部分。
现在参照图13A和13B以及图14A和14B，蚀刻掉栅极层1030的未被保护部分，该未被保护的部分位于由间隔件1028和光刻胶1034共同限定的边界1040的外部。在一个实施例中，使用干蚀刻工艺或者其他合适的蚀刻工艺蚀刻掉未被保护部分38。通过蚀刻掉栅极层1030的未被保护部分1038，如图14A和图14B所示，形成具有底脚部分1020和非底脚部分1022的栅极1018。
底脚部分1020在尺寸和形状上通常与间隔件1028相对应，而非底脚部分1022在尺寸和形状上通常与光刻胶1034相对应。如以下更详细地描述的，即使用于形成栅极1018的掩模无意地未对准，栅极1018的底脚部分1020和非底脚部分1022也共同围绕半导体柱1016。
仍参照图13A和图13B以及图14A和图14B，在去除栅极层1030的未被保护部分1038并限定栅极1018之后，去除光刻胶1034。此后，如图15A和图15B所示，去除间隔件1028以形成图10的VGAA晶体管1000的实施例。
现在参照图16，示出了制造自对准的垂直环状结构器件的方法1194的实施例。在框1196中，在半导体柱的最初暴露部分的周围以及最初的氧化物层上方沉积栅极层。在框1198中，在栅极层上方形成附加氧化物层，然后对该附加氧化物层进行平坦化。在框1200中，实施回蚀工艺以使附加氧化物层以及栅极层环绕半导体柱的最初暴露部分的一部分凹进。在框1202中，环绕保持环绕半导体柱的最初暴露部分的栅极层和半导体柱的随后暴露部分形成间隔件。
在框1204中，在栅极层的被保护部分和间隔件的第一部分上方形成光刻胶。在框1206中，蚀刻掉栅极层位于由间隔件1028和光刻胶共同限定的边界的外部的未被保护部分以形成具有底脚部分和非底脚部分的栅极。非底脚部分和底脚部分共同环绕半导体柱以及栅极1046的部分，其中，栅极46的部分围绕柱。在框1208中，去除光刻胶1034和间隔件1028。
图3示出了根据本发明的一个实施例的一个SRAM单元的一些元件的示例性布局结构。
如图3所示，SRAM单元包括沿着X方向顺序布置的四个导电区域：第一导电区域OD1、第二导电区域OD2、第三导电区域OD3和第四导电区域OD4。导电区域通过诸如浅沟槽隔离件(STI)的绝缘层彼此分离。
第二导电区域OD2耦合至第一P型器件PU1和第二P型器件PU2的源极，并且用作第二电源线，当SRAM器件工作时，通过该第二电源线供给第二预定电势。第三导电区域OD3耦合至第一N型器件PD1和第二N型器件PD2的源极，并且用作第一电源线，当SRAM器件工作时，通过该第一电源线供给第一预定电势。第四导电区域OD4耦合至第一传输门器件PG1的源极，并且用作位线。第一导电区域OD1耦合至第二传输门器件PG2的源极，并且用作互补位线。在该实施例中，第一预定电势为Vss，并且第二预定电势为Vdd。当第一导电类型为N型并且第二导电类型为P型时，第一预定电势为Vdd并且第二预定电势为Vss。
如图3所示，在X方向(行方向)上，N型阱NW位于第一P型阱PW1与第二P型阱PW2之间。当多个SRAM单元布置为矩阵时，第一P型阱PW1和第二P型阱PW2合并为P型阱PW(见图4)。
在图3中，导电区域的宽度(沿着X方向)彼此相等。然而，导电区域的宽度可以没有必要相等。
仍参考图3，SRAM单元包括四个栅极层。第一栅极层GA1连接至第一P型器件PU1的栅极和第一N型器件PD1的栅极。第一栅极层GA1为第一反相器INV1的输出DP1。第二栅极层GA2连接至第二P型器件PU2的栅极和第二N型器件PD2的栅极。第二栅极层GA2为第二反相器INV2的输出DP2。第三栅极层GA3耦合至第一传输门器件PG1的栅极并且通过设置在第三栅极层GA3上的第一栅极接触件GC1和设置在第一栅极接触件GC1上的第一通孔V1耦合至字线WL(见图1B)。第四栅极层GA4耦合至第二传输门器件PG2的栅极并且通过设置在第四栅极层GA4上的第二栅极接触件GC2和设置在第二栅极接触件GC2上的第二通孔V2耦合至字线WL(见图1B)。如图3所示，第一栅极层至第四在X方向上延伸。
仍参考图3，SRAM单元还包括耦合至第一P型器件PU1、第一N型器件PD1和第一传输门器件PG1的漏极的第一顶板层TP1以及耦合至第二P型器件PU2、第二N型器件PD2和第二传输门器件PG2的漏极的第二顶板层TP2。在平面(顶视)图中，第一顶板层TP1和第二顶板层TP2的每一个都具有在X方向上延伸的矩形形状。
第一顶板层和第二顶板层由以下材料的一层或多层制成：Si、Ti基硅化物、Co基硅化物、Ni基硅化物、Pt基硅化物、TiN、TaN、W、Cu或Al、或任何其他合适的材料。
SRAM单元还包括电连接第二栅极层GA2与第一顶板层TP1的第一局部连接结构、和电连接第一栅极层GA1与第二顶板层TP2的第二局部连接结构。第一局部连接结构包括设置在第二栅极层GA2上的第一局部连接接触件LCC1和连接第一局部连接接触件LCC1与第一顶板层TP1的第一局部连接层LC1。第二局部连接结构包括设置在第一栅极层GA1上的第二局部连接接触件LCC2和连接第二局部连接接触件LCC2与第二顶板层TP2的第二局部连接层LC2。第一局部连接结构和第二局部连接结构的结构不限于LCC1和LC1或LCC2和LC2的组合。第一局部连接结构和第二局部连接结构的结构可以包括至顶板层的接触件或设置在顶板上面的层中的一个或多个导电元件。
尽管SRAM单元还包括其他层/元件、上层结构，诸如第一金属布线、设置在第一金属布线上方的第二金属布线和连接第一金属布线与第二金属布线的第二通孔，但是本文省略了其结构的具体细节。
图4示出了在4行×2列矩阵中的八个SRAM单元的示例性布局结构和配置。与图1C类似，两种类型的SRAM单元布置为棋盘图案矩阵，一种对应于图3的SRAM单元，另一种对应于图3的SRAM单元关于X方向平行线的翻转图像。
当多个SRAM单元布置在X方向上时，耦合至n型VGAA的三个n型导电区域(如，OD1、OD3和OD4)和耦合至p型VGAA的一个p型导电区域(如，OD2)交替并且重复地进行布置。换句话说，SRAM阵列包括多组导电区域，并且多组导电区域中的每一组G都包括在X(行)方向上顺序布置的第一导电区域(如，OD3)、第二导电区域(如，OD4)、第三导电区域(如，OD1)和第四导电区域(如，OD2)。多组导电区域布置在行方向上，使得一组导电区域中的第四导电区域(OD2)邻近相邻的一组导电区域中的第一导电区域(OD3)。如图4所示，n阱NW和p型PW在X方向上交替布置，每一个n阱NW都仅包括一个导电区域(OD2)，并且每一个p阱PW都仅包括三个导电区域(OD1、OD3、和OD4)。
应该注意，在图4中，组G限定为穿过两个相邻的SRAM单元的单元边界CELB(cellboundary)。
在图4的布局结构中，由于三个第一类型(如，n型)导电区域和一个第二类型(p型)导电区域重复布置，所以用于导电区域的更均匀的图案化操作和/或膜形成操作是可能的。
图5示出了SRAM单元的示例性电路图，并且图6是根据本发明的另一实施例的SRAM单元的一些元件的示例性布局结构。
在图5的SRAM单元中，核心部分CORE具有与图1B的SRAM单元相同的配置。除了图1B的SRAM单元之外，两个读电路RC1和RC2分别耦合至数据存储节点DP1和互补数据存储节点DP2。
第一读电路RC1包括设置在第一p型阱PW1中的第一读晶体管RT1和第一节点晶体管NT1，并且第二读电路RC2包括设置在第二p型阱PW2中的第二读晶体管RT2和第二节点晶体管NT2。当多个SRAM单元布置为矩阵时，第一P型阱PW1和第二P型阱PW2合并为P型阱PW(见图6)。
在该实施例中，第一读晶体管RT1和第二读晶体管RT2以及第一节点晶体管NT1和第二节点晶体管NT2是n型VFET。如图5和图6所示，第一读晶体管RT1的源极通过第五导电区域OD5耦合至第一节点晶体管NT1的源极，并且第二读晶体管RT2的源极通过第六导电区域OD6耦合至第二节点晶体管NT2的源极。
第一读晶体管RT1和第二读晶体管RT2的栅极耦合至读-字线R-WL。第一读晶体管RT1的漏极耦合至读-位线R-BL，并且第二读晶体管RT2的漏极耦合至互补读-位线R-BLB。此外，第一节点晶体管NT1的栅极耦合至数据存储节点DP1，并且第二节点晶体管NT2的栅极耦合至互补数据存储节点DP2。第一节点晶体管NT1和第二节点晶体管NT2的源极电耦合至第一电源线，如Vss。
如图6所示，在一个SRAM单元中，六个导电区域(即，第六导电区域OD6、第一导电区域OD1、第二导电区域OD2、第三导电区域OD3、第四导电区域OD4和第五导电区域OD5)在X方向上顺序布置，并且十个VFET设置在单元边界CELB内。
SRAM单元还包括六个栅极层。第一栅极层GA1'连接至第二P型VFET PU2的栅极、第二N型VFET PD2的栅极和第一节点VFET NT1的栅极。第一栅极层GA1'是输出DP2。第二栅极层GA2'连接至第一P型VFET PU1的栅极、第一N型VFET PD1的栅极和第二节点VFET NT2的栅极。第二栅极层GA2'是输出DP1。第三栅极层GA3耦合至第一传输门器件PG1的栅极并且通过设置在第三栅极层GA3上的第一栅极接触件GC1和设置在第一栅极接触件GC1上的第一通孔V1耦合至字线WL(见图5)。第四栅极层GA4耦合至第二传输门器件PG2的栅极并且通过设置在第四栅极层GA4上的第二栅极接触件GC2和设置在第二栅极接触件GC2上的第二通孔V2耦合至字线WL(见图5)。第五栅极层GA5耦合至第一读VFET RT1的栅极并且通过设置在第五栅极层GA5上的第三栅极接触件GC3和设置在第三栅极接触件GC3上的第三通孔V3耦合至读-字线R-WL(见图5)。第六栅极层GA6耦合至第二读VFET RT2的栅极并且通过设置在第六栅极层GA6上的第四栅极接触件GC4和设置在第四栅极接触件GC4上的第四通孔V4耦合至读-字线R-WL(见图5)。如图6所示，第一栅极层至第六栅极层在X方向上延伸。
仍参考图6，SRAM单元还包括耦合至第一P型器件PU1、第一N型器件PD1和第一传输门器件PG1的漏极的第一顶板层TP1以及耦合至第二P型器件PU2、第二N型器件PD2和第二传输门器件PG2的漏极的第二顶板层TP2。在平面(顶视)图中，第一顶板层TP1和第二顶板层TP2的每一个都具有在X方向上延伸的矩形形状。
SRAM单元还包括电连接第一栅极层GA1'与第一顶板层TP1的第一局部连接结构、和电连接第二栅极层GA2'与第二顶板层TP2的第二局部连接结构。第一局部连接结构包括设置在第一栅极层GA1'上的第一局部连接接触件LCC1和连接第一局部连接接触件LCC1与第一顶板层TP1的第一局部连接层LC1。第二局部连接结构包括设置在第二栅极层GA2'上的第二局部连接接触件LCC2和连接第二局部连接接触件LCC2与第二顶板层TP2的第二局部连接层LC2。第一局部连接结构和第二局部连接结构的结构不限于LCC1和LC1或LCC2和LC2的组合。第一局部连接结构和第二局部连接结构的结构可以包括至顶板层的接触件或设置在顶板上面的层中的一个或多个导电元件。
尽管SRAM单元还包括其他层/元件、上层结构，诸如第一金属布线、设置在第一金属布线上方的第二金属布线和连接第一金属布线与第二金属布线的第二通孔，但是本文省略了其结构的具体细节。
图7示出了在4行×2列矩阵中的八个SRAM单元的示例性布局结构和配置。与图1C类似，两种类型的SRAM单元布置为棋盘图案矩阵，一种对应于图6的SRAM单元，另一种对应于图6的SRAM单元关于与X方向的平行线的翻转图像。
当多个SRAM单元布置在X方向上时，耦合至n型VGAA的五个n型导电区域(如，OD1、OD3至OD6)和耦合至p型VGAA的一个p型导电区域(如，OD2)交替地并且重复地进行布置。换句话说，SRAM阵列包括多组导电区域，并且多组导电区域中的每一组G'都包括在X(行)方向上顺序布置的第一导电区域(如，OD3)、第二导电区域(如，OD4)、第三导电区域(如，OD5)、第四导电区域(如，OD6)、第五导电区域(如，OD1)和第六导电区域(如，OD2)。多组导电区域布置在行方向上，使得一组导电区域中的第六导电区域(OD2)邻近相邻的一组导电区域中的第一导电区域(OD3)。如图7所示，n阱NW和p型PW在X方向上交替布置，每一个n阱NW都仅包括一个导电区域(OD2)，并且每一个p阱PW都仅包括五个导电区域(OD1、OD3至OD6)。应该注意，在图7中，组G'限定为穿过两个相邻的SRAM单元的单元边界CELB。
在图7的布局结构中，由于五个第一类型(如，n型)导电区域和一个第二类型(p型)导电区域重复布置，所以用于导电区域的更均匀的图案化操作和/或膜形成操作是可能的。
本文描述的各个实施例或实例提供若干优于现有技术的优点。例如，在本发明中，由于三个或五个第一类型(如，n型)导电区域和一个第二类型(p型)导电区域重复布置，所以用于导电区域的更均匀的图案化操作和/或膜形成操作是可能的。此外，通过使用VGAAFET器件，可以减小SRAM单位单元的面积并且可以更加有效地控制短沟道效应，从而实现更低的功率操作。还有可能更加灵活地设计SRAM阵列。
应该理解，本文不必讨论所有优点，没有特定优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同优点。
根据本发明的一方面，SRAM包括SRAM阵列，SRAM阵列包括沿着行方向和列方向布置为矩阵的多个SRAM单元。每一个SRAM单元都包括六个垂直场效应晶体管(VFET)。SRAM阵列包括在列方向上延伸的多组导电区域。多组导电区域中的每一组都包括在行方向上顺序布置的第一导电区域、第二导电区域、第三导电区域和第四导电区域，第一导电区域至第四导电区域通过绝缘区域彼此分离。第一、第二和第三导电区域耦合至第一导电类型VFET的源极，并且第四导电区域耦合至第二导电类型VFET的源极。多组导电区域布置在行方向上，使得一组导电区域中的第四导电区域邻近相邻的一组导电区域中的第一导电区域。
优选地，所述第一导电类型VFET是n型VFET，并且所述第二导电类型VFET是p型VFET。
优选地，所述第一导电区域用作第一电源线，所述第二导电区域用作第一位线，所述第三导电区域用作与所述第一位线互补的第二位线，以及所述第四导电区域用作第二电源线。
优选地，当所述SRAM器件工作时，所述第一电源线供给Vss，以及当所述SRAM器件工作时，所述第二电源线供给Vdd。
优选地，所述多个SRAM单元中的每一个都包括：第一反相器和第二反相器；第一传输门器件，耦合至所述第一反相器的输出和所述第二反相器的输入；和第二传输门器件，耦合至所述第二反相器的输出和所述第一反相器的输入，所述第一反相器包括第一VFET和第二VFET，所述第一VFET为所述第一导电类型VFET中的一个，并且所述第二VFET为所述第二导电类型VFET中的一个，所述第二反相器包括第三VFET和第四VFET，所述第三VFET为所述第一导电类型VFET中的一个，并且所述第四VFET为所述第二导电类型VFET中的一个，所述第一传输门器件是第五VFET，所述第五VFET为所述第一导电类型VFET中的一个，所述第二传输门器件是第六VFET，所述第六VFET为所述第一导电类型VFET中的一个，所述第一VFET和所述第三VFET的源极耦合至所述第一导电区域，所述第五VFET的源极耦合至所述第二导电区域，所述第六VFET的源极耦合至所述第三导电区域，以及所述第二VFET和所述第四VFET的源极耦合至所述第四导电区域。
优选地，所述第一导电类型VFET是n型VFET，并且所述第二导电类型VFET是p型VFET。
优选地，所述多个SRAM单元中的每一个还包括：第一栅极层，连接所述第一VFET的栅极与所述第二VFET的栅极，所述第一栅极层为所述第一反相器的输出；第二栅极层，连接所述第三VFET的栅极与所述第四VFET的栅极，所述第二栅极层为所述第二反相器的输出；第三栅极层，耦合至所述第五VFET的栅极；以及第四栅极层，耦合至所述第六VFET的栅极。
优选地，所述多个SRAM单元中的每一个还包括：第一顶板层，耦合至所述第一VFET、所述第二VFET和所述第五VFET的漏极；以及第二顶板层，耦合至所述第三VFET、所述第四VFET和所述第六VFET的漏极，其中，从上往下看时，所述第一顶板层和所述第二顶板层中的每一个都具有矩形形状。
优选地，所述第一顶板层通过第一局部互连件耦合至所述第二栅极层，所述第二顶板成通过第二局部互连件耦合至所述第一栅极层，以及所述第一局部互连件和所述第二局部互连件形成在位于所述第一顶板层和所述第二顶板层下面并且位于所述第一栅极层和所述第二栅极层上面的层中。
根据本发明的另一方面，SRAM包括SRAM阵列，SRAM阵列包括沿着行方向和列方向布置为矩阵的多个SRAM单元。每一个SRAM单元都包括多个VFET。多个SRAM单元包括多个第一SRAM单元和多个第二SRAM单元。多个第一SRAM单元中的每一个的布局结构都是多个第二SRAM单元中的每一个的布局结构关于行方向的翻转图像。多个第一SRAM单元和多个第二SRAM单元在行方向和列方向上交替布置，从而形成棋盘图案矩阵。
优选地，所述多个SRAM单元中的每一个都包括：第一反相器和第二反相器；第一传输门器件，耦合至所述第一反相器的输出和所述第二反相器的输入；和第二传输门器件，耦合至所述第二反相器的输出和所述第一反相器的输入，所述多个SRAM单元中的每一个都包括四个第一导电类型VFET和二个第二导电类型VFET，所述第一反相器包括第一VFET和第二VFET，所述第一VFET为所述第一导电类型VFET中的一个，并且所述第二VFET为所述第二导电类型VFET中的一个，所述第二反相器包括第三VFET和第四VFET，所述第三VFET为所述第一导电类型VFET中的一个，并且所述第四VFET为所述第二导电类型VFET中的一个，所述第一传输门器件是第五VFET，所述第五VFET为所述第一导电类型VFET中的一个，所述第二传输门器件是第六VFET，所述第六VFET为所述第一导电类型VFET中的一个，所述多个SRAM单元中的每一个都还包括顺序布置的第一导电区域、第二导电区域、第三导电区域和第四导电区域，所述第一导电区域至所述第四导电区域通过绝缘区域彼此分离，所述第一VFET和所述第三VFET的源极耦合至所述第三导电区域，所述第五VFET的源极耦合至所述第四导电区域，所述第六VFET的源极耦合至所述第一导电区域，以及所述第二VFET和所述第四VFET的源极耦合至所述第二导电区域。
优选地，所述第一导电区域、所述第三导电区域和所述第四导电区域包括形成在第二类型阱中的第一类型扩散区域，以及所述第二导电区域包括形成在第一类型阱中的第二类型扩散区域。
优选地，所述第一导电区域用作第一位线，所述第二导电区域用作第二电源线，所述第三导电区域用作第一电源线，以及所述第四导电区域用作与所述第一位线互补的第二位线。
优选地，当所述SRAM器件工作时，所述第一电源线供给Vss，以及当所述SRAM器件工作时，所述第二电源线供给Vdd。
优选地，所述多个SRAM单元中的每一个都还包括：第一栅极层，连接所述第一VFET的栅极与所述第二VFET的栅极，所述第一栅极层为所述第一反相器的输出；第二栅极层，连接所述第三VFET的栅极与所述第四VFET的栅极，所述第二栅极层为所述第二反相器的输出；第三栅极层，耦合至所述第五VFET的栅极；以及第四栅极层，耦合至所述第六VFET的栅极。
优选地，所述多个SRAM单元中的每一个还包括：第一顶板层，耦合至所述第一VFET、所述第二VFET和所述第五VFET的漏极；以及第二顶板层，耦合至所述第三VFET、所述第四VFET和所述第六VFET的漏极，其中，从上往下看时，所述第一顶板层和所述第二顶板层中的每一个都具有矩形形状。
优选地，所述第一顶板层通过第一局部互连件耦合至所述第二栅极层，所述第二顶板层通过第二局部互连件耦合至所述第一栅极层，以及所述第一局部互连件和所述第二局部互连件形成在位于所述第一顶板层和所述第二顶板层下面并且位于所述第一栅极层和所述第二栅极层上面的层中。
根据本发明的另一方面，SRAM包括SRAM阵列，SRAM阵列包括沿着行方向和列方向布置为矩阵的多个SRAM单元。每一个SRAM单元都包括十个VFET。SRAM阵列包括在列方向上延伸的多组导电区域。多组导电区域中的每一组都包括在行方向上顺序布置的第一导电区域、第二导电区域、第三导电区域、第四导电区域、第五导电区域和第六导电区域，第一至第六导电区域通过绝缘区域彼此分离。第一至第五导电区域耦合至第一导电类型VFET的源极，并且第六导电区域耦合至第二导电类型VFET的源极。多组导电区域布置在行方向上，使得一组导电区域中的第六导电区域邻近相邻的一组导电区域中的第一导电区域。
优选地，所述第一导电区域至所述第五导电区域包括形成在第二类型阱中的第一类型扩散区域，所述第六导电区域包括形成在第一类型阱中的第二类型扩散区域，所述第一导电类型VFET包括第一VFET、第三VFET、第五VFET、第六VFET、第七VFET、第八VFET、第九VFET和第十VFET，所述第二导电类型VFET包括第二VFET和第四VFET，所述第一VFET和所述第三VFET的源极耦合至所述第一导电区域，所述第五VFET的源极耦合至所述第二导电区域，所述第七VFET和所述第八VFET的源极耦合至所述第三导电区域，所述第九VFET和所述第十VFET的源极耦合至所述第四导电区域，所述第六VFET的源极耦合至所述第五导电区域，以及所述第二VFET和所述第四VFET的源极耦合至所述第六导电区域。
优选地，所述多个SRAM单元中的每一个还包括：第一栅极层，连接所述第一VFET的栅极、所述第二VFET的栅极和所述第十VFET的栅极；第二栅极层，连接所述第三VFET的栅极、所述第四VFET的栅极和所述第八VFET的栅极；第三栅极层，耦合至所述第五VFET的栅极；第四栅极层，耦合至所述第六VFET的栅极；第五栅极层，耦合至所述第七VFET的栅极；以及第六栅极层，耦合至所述第九VFET的栅极。
上面论述了若干实施例的部件，以便本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种静态随机存取存储器(SRAM)器件，包括静态随机存取存储器阵列，所述静态随机存取存储器阵列包括沿着行方向和列方向布置为矩阵的多个静态随机存取存储器单元，其中：
所述静态随机存取存储器单元中的每一个都包括六个垂直场效应晶体管(VFET)，
所述静态随机存取存储器阵列包括在所述列方向上延伸的多组导电区域，
所述多组导电区域中的每一组都包括在所述行方向上顺序布置的第一导电区域、第二导电区域、第三导电区域和第四导电区域，所述第一导电区域至所述第四导电区域通过绝缘区域彼此分离，
所述第一导电区域、所述第二导电区域和所述第三导电区域耦合至第一导电类型垂直场效应晶体管的源极，并且所述第四导电区域耦合至第二导电类型垂直场效应晶体管的源极，以及
所述多组导电区域布置在所述行方向上，使得一组导电区域中的第四导电区域邻近相邻的一组导电区域中的第一导电区域。
2.根据权利要求1所述的静态随机存取存储器器件，其中，所述第一导电类型垂直场效应晶体管是n型垂直场效应晶体管，并且所述第二导电类型垂直场效应晶体管是p型垂直场效应晶体管。
3.根据权利要求1所述的静态随机存取存储器器件，其中：
所述第一导电区域用作第一电源线，
所述第二导电区域用作第一位线，
所述第三导电区域用作与所述第一位线互补的第二位线，以及
所述第四导电区域用作第二电源线。
4.根据权利要求3所述的静态随机存取存储器器件，其中：
当所述静态随机存取存储器器件工作时，所述第一电源线供给Vss，以及
当所述静态随机存取存储器器件工作时，所述第二电源线供给Vdd。
5.根据权利要求1所述的静态随机存取存储器器件，其中：
所述多个静态随机存取存储器单元中的每一个都包括：
第一反相器和第二反相器；
第一传输门器件，耦合至所述第一反相器的输出和所述第二反相器的输入；和
第二传输门器件，耦合至所述第二反相器的输出和所述第一反相器的输入，
所述第一反相器包括第一垂直场效应晶体管和第二垂直场效应晶体管，所述第一垂直场效应晶体管为所述第一导电类型垂直场效应晶体管中的一个，并且所述第二垂直场效应晶体管为所述第二导电类型垂直场效应晶体管中的一个，
所述第二反相器包括第三垂直场效应晶体管和第四垂直场效应晶体管，所述第三垂直场效应晶体管为所述第一导电类型垂直场效应晶体管中的一个，并且所述第四垂直场效应晶体管为所述第二导电类型垂直场效应晶体管中的一个，
所述第一传输门器件是第五垂直场效应晶体管，所述第五垂直场效应晶体管为所述第一导电类型垂直场效应晶体管中的一个，
所述第二传输门器件是第六垂直场效应晶体管，所述第六垂直场效应晶体管为所述第一导电类型垂直场效应晶体管中的一个，
所述第一垂直场效应晶体管和所述第三垂直场效应晶体管的源极耦合至所述第一导电区域，
所述第五垂直场效应晶体管的源极耦合至所述第二导电区域，
所述第六垂直场效应晶体管的源极耦合至所述第三导电区域，以及
所述第二垂直场效应晶体管和所述第四垂直场效应晶体管的源极耦合至所述第四导电区域。
6.根据权利要求5所述的静态随机存取存储器器件，其中，所述第一导电类型垂直场效应晶体管是n型垂直场效应晶体管，并且所述第二导电类型垂直场效应晶体管是p型垂直场效应晶体管。
7.根据权利要求5所述的静态随机存取存储器器件，其中，所述多个静态随机存取存储器单元中的每一个还包括：
第一栅极层，连接所述第一垂直场效应晶体管的栅极与所述第二垂直场效应晶体管的栅极，所述第一栅极层为所述第一反相器的输出；
第二栅极层，连接所述第三垂直场效应晶体管的栅极与所述第四垂直场效应晶体管的栅极，所述第二栅极层为所述第二反相器的输出；
第三栅极层，耦合至所述第五垂直场效应晶体管的栅极；以及
第四栅极层，耦合至所述第六垂直场效应晶体管的栅极。
8.根据权利要求7所述的静态随机存取存储器器件，其中，所述多个静态随机存取存储器单元中的每一个还包括：
第一顶板层，耦合至所述第一垂直场效应晶体管、所述第二垂直场效应晶体管和所述第五垂直场效应晶体管的漏极；以及
第二顶板层，耦合至所述第三垂直场效应晶体管、所述第四垂直场效应晶体管和所述第六垂直场效应晶体管的漏极，
其中，从上往下看时，所述第一顶板层和所述第二顶板层中的每一个都具有矩形形状。
9.一种静态随机存取存储器(SRAM)器件，包括静态随机存取存储器阵列，所述静态随机存取存储器阵列包括沿着行方向和列方向布置为矩阵的多个静态随机存取存储器单元，其中：
所述多个静态随机存取存储器单元中的每一个都包括多个垂直场效应晶体管(VFET)，
所述多个静态随机存取存储器单元包括多个第一静态随机存取存储器单元和多个第二静态随机存取存储器单元，
所述多个第一静态随机存取存储器单元中的每一个第一静态随机存取存储器单元的布局结构都是所述多个第二静态随机存取存储器单元中的每一个第二静态随机存取存储器单元的布局结构关于所述行方向的翻转图像，以及
所述多个第一静态随机存取存储器单元和所述多个第二静态随机存取存储器单元在所述行方向和所述列方向上交替地布置，从而形成棋盘图案矩阵。
10.一种静态随机存取存储器(SRAM)器件，包括静态随机存取存储器阵列，所述静态随机存取存储器阵列包括沿着行方向和列方向布置为矩阵的多个静态随机存取存储器单元，其中：
所述静态随机存取存储器单元中的每一个都包括十个垂直场效应晶体管(VFET)，
所述静态随机存取存储器阵列包括在所述列方向上延伸的多组导电区域，
所述多组导电区域中的每一组都包括在所述行方向上顺序布置的第一导电区域、第二导电区域、第三导电区域、第四导电区域、第五导电区域和第六导电区域，所述第一导电区域至所述第六导电区域通过绝缘区域彼此分离，
所述第一导电区域至所述第五导电区域耦合至第一导电类型垂直场效应晶体管的源极，并且所述第六导电区域耦合至第二导电类型垂直场效应晶体管的源极，以及
所述多组导电区域布置在所述行方向上，使得一组导电区域中的第六导电区域邻近相邻的一组导电区域中的第一导电区域。
CN201610907979.XA 2015-10-30 2016-10-19 具有垂直fet器件的静态随机存取存储器件 Active CN107017257B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/928,685 2015-10-30
US14/928,685 US9620509B1 (en) 2015-10-30 2015-10-30 Static random access memory device with vertical FET devices

Publications (2)

Publication Number Publication Date
CN107017257A true CN107017257A (zh) 2017-08-04
CN107017257B CN107017257B (zh) 2020-09-01

Family

ID=58461834

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610907979.XA Active CN107017257B (zh) 2015-10-30 2016-10-19 具有垂直fet器件的静态随机存取存储器件

Country Status (5)

Country Link
US (2) US9620509B1 (zh)
KR (1) KR101896774B1 (zh)
CN (1) CN107017257B (zh)
DE (1) DE102016117457A1 (zh)
TW (1) TWI628782B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146196A (zh) * 2018-11-05 2020-05-12 三星电子株式会社 标准单元

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037397B2 (en) 2014-06-23 2018-07-31 Synopsys, Inc. Memory cell including vertical transistors and horizontal nanowire bit lines
US9400862B2 (en) 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
JP6396834B2 (ja) 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
US10312229B2 (en) 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
EP3404721A1 (en) * 2017-05-15 2018-11-21 IMEC vzw A method for forming pillars in a vertical transistor device
EP3404701A1 (en) * 2017-05-15 2018-11-21 IMEC vzw A method for defining a channel region in a vertical transistor device
US10714484B2 (en) * 2017-11-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure
US10217674B1 (en) * 2017-12-13 2019-02-26 International Business Machines Corporation Three-dimensional monolithic vertical field effect transistor logic gates
US10615276B2 (en) 2017-12-22 2020-04-07 International Business Machines Corporation Integration of input/output device in vertical field-effect transistor technology
JPWO2019159739A1 (ja) * 2018-02-15 2021-01-28 株式会社ソシオネクスト 半導体集積回路装置
US10734372B2 (en) 2018-03-16 2020-08-04 International Business Machines Corporation Vertical transport static random-access memory cells with transistors of active regions arranged in linear rows
US10943911B2 (en) 2018-04-17 2021-03-09 International Business Machines Corporation Vertical transport devices with greater density through modified well shapes
US10629602B2 (en) 2018-05-18 2020-04-21 Globalfoundries Inc. Static random access memory cells with arranged vertical-transport field-effect transistors
US10707218B2 (en) 2018-07-26 2020-07-07 Globalfoundries Inc. Two port SRAM cell using complementary nano-sheet/wire transistor devices
US10658481B1 (en) 2018-10-29 2020-05-19 International Business Machines Corporation Self-aligned gate cut in direct stacked vertical transport field effect transistor (VTFET)
US11171142B2 (en) 2018-11-16 2021-11-09 International Business Machines Corporation Integrated circuit with vertical structures on nodes of a grid
US11164879B2 (en) 2018-11-16 2021-11-02 International Business Machines Corporation Microelectronic device with a memory element utilizing stacked vertical devices
US10833089B2 (en) 2018-11-16 2020-11-10 International Business Machines Corporation Buried conductive layer supplying digital circuits
US10804266B2 (en) 2018-11-16 2020-10-13 International Business Machines Corporation Microelectronic device utilizing stacked vertical devices
US11152307B2 (en) 2018-12-18 2021-10-19 International Business Machines Corporation Buried local interconnect
US11295986B2 (en) 2019-05-10 2022-04-05 Samsung Electronics Co., Ltd. Vertical field-effect transistor (VFET) devices and methods of forming the same
KR20200142153A (ko) 2019-06-11 2020-12-22 삼성전자주식회사 반도체 소자
TWI735031B (zh) * 2019-08-26 2021-08-01 華邦電子股份有限公司 電阻式隨機存取記憶體結構及其製造方法
CN112531107B (zh) * 2019-09-17 2023-10-27 华邦电子股份有限公司 电阻式随机存取存储结构及其制造方法
US11367479B2 (en) 2019-09-30 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure and method
CN112582001B (zh) 2019-09-30 2024-05-24 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11004856B1 (en) 2019-11-12 2021-05-11 International Business Machines Corporation Stacked vertical transistor memory cell with epi connections
US11688737B2 (en) * 2020-02-05 2023-06-27 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors
US11251182B2 (en) 2020-03-17 2022-02-15 International Business Machines Corporation Staggered stacked vertical crystalline semiconducting channels
US11678475B2 (en) * 2021-07-21 2023-06-13 International Business Machines Corporation Static random access memory using vertical transport field effect transistors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1507035A (zh) * 2002-12-11 2004-06-23 �Ҵ���˾ 纵向静态随机存取存储器单元器件及其形成方法
CN102024819A (zh) * 2009-09-18 2011-04-20 台湾积体电路制造股份有限公司 Sram位单元装置与cam位单元装置
US20120181622A1 (en) * 2008-01-29 2012-07-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor surround gate sram storage device

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304874A (en) * 1991-05-31 1994-04-19 Thunderbird Technologies, Inc. Differential latching inverter and random access memory using same
JP3285438B2 (ja) * 1993-10-29 2002-05-27 三菱電機株式会社 半導体記憶装置
US5903491A (en) * 1997-06-09 1999-05-11 Micron Technology, Inc. Single deposition layer metal dynamic random access memory
US7057914B2 (en) * 2002-08-02 2006-06-06 Unity Semiconductor Corporation Cross point memory array with fast access time
JP2004355691A (ja) * 2003-05-28 2004-12-16 Hitachi Ltd 半導体装置
JP4010995B2 (ja) * 2003-07-31 2007-11-21 Ｎｅｃエレクトロニクス株式会社 半導体メモリ及びそのリファレンス電位発生方法
US7247570B2 (en) * 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
JP2006278674A (ja) * 2005-03-29 2006-10-12 Nec Electronics Corp 電界効果トランジスタとその製造方法、及び半導体装置
JP2007133927A (ja) * 2005-11-08 2007-05-31 Toshiba Corp 半導体記憶装置及びその制御方法
US7485525B2 (en) * 2006-01-10 2009-02-03 International Business Machines Corporation Method of manufacturing a multiple port memory having a plurality of parallel connected trench capacitors in a cell
US9099172B2 (en) * 2013-01-02 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port SRAM connection structure
US7671422B2 (en) * 2007-05-04 2010-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Pseudo 6T SRAM cell
US7733687B2 (en) * 2008-02-20 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. WAK devices in SRAM cells for improving VCCMIN
US7795109B2 (en) * 2008-06-23 2010-09-14 Qimonda Ag Isolation trenches with conductive plates
US10163911B2 (en) * 2009-06-05 2018-12-25 Texas Instruments Incorporated SRAM cell with T-shaped contact
US8294212B2 (en) * 2009-09-18 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM bit cell with low standby current, low supply voltage and high speed
US8507966B2 (en) * 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US20110235407A1 (en) * 2010-03-24 2011-09-29 Sun-Me Lim Semiconductor memory device and a method of manufacturing the same
US8462542B2 (en) * 2010-06-24 2013-06-11 Texas Instruments Incorporated Bit-by-bit write assist for solid-state memory
KR20120030815A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8582359B2 (en) * 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
US8724373B2 (en) * 2011-09-12 2014-05-13 Qualcomm Incorporated Apparatus for selective word-line boost on a memory cell
US9029956B2 (en) * 2011-10-26 2015-05-12 Global Foundries, Inc. SRAM cell with individual electrical device threshold control
US8946821B2 (en) * 2012-01-11 2015-02-03 GlobalFoundries, Inc. SRAM integrated circuits and methods for their fabrication
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
TWI618058B (zh) * 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9177924B2 (en) 2013-12-18 2015-11-03 Taiwan Semiconductor Manufacturing Company Limited Vertical nanowire transistor for input/output structure
US9224833B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming a vertical device
US9361418B2 (en) * 2014-06-23 2016-06-07 Synopsys, Inc. Nanowire or 2D material strips interconnects in an integrated circuit cell
US10037397B2 (en) * 2014-06-23 2018-07-31 Synopsys, Inc. Memory cell including vertical transistors and horizontal nanowire bit lines
US9400862B2 (en) * 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
US9418728B2 (en) * 2014-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port static random-access memory cell
JP6521794B2 (ja) * 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JP2016054017A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
US9251888B1 (en) * 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
KR102222594B1 (ko) * 2014-11-13 2021-03-08 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
KR20160058458A (ko) * 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1507035A (zh) * 2002-12-11 2004-06-23 �Ҵ���˾ 纵向静态随机存取存储器单元器件及其形成方法
US20120181622A1 (en) * 2008-01-29 2012-07-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor surround gate sram storage device
CN102024819A (zh) * 2009-09-18 2011-04-20 台湾积体电路制造股份有限公司 Sram位单元装置与cam位单元装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146196A (zh) * 2018-11-05 2020-05-12 三星电子株式会社 标准单元

Also Published As

Publication number Publication date
CN107017257B (zh) 2020-09-01
US20170179135A1 (en) 2017-06-22
KR20170051224A (ko) 2017-05-11
TW201731078A (zh) 2017-09-01
US20170125424A1 (en) 2017-05-04
DE102016117457A1 (de) 2017-05-04
KR101896774B1 (ko) 2018-09-07
US9620509B1 (en) 2017-04-11
US10083970B2 (en) 2018-09-25
TWI628782B (zh) 2018-07-01

Similar Documents

Publication Publication Date Title
CN107017257A (zh) 具有垂直fet器件的静态随机存取存储器件
US20210082903A1 (en) Semiconductor device including source/drain contact having height below gate stack
US9905477B2 (en) Inverters and manufacturing methods thereof
KR101851844B1 (ko) 스태틱 랜덤 액세스 메모리 셀의 레이아웃
TWI412106B (zh) 積體電路
TWI828919B (zh) 具有針對改善之電路布局及效能的不同電晶體架構之多重奈米層電晶體層
CN106653756A (zh) 静态随机存取存储器
US20210143079A1 (en) Integrated circuit structure
CN107026118A (zh) 半导体器件中的局部互连件的制造方法及半导体器件
WO2023168897A1 (zh) 半导体结构及其制备方法
US10096522B2 (en) Dummy MOL removal for performance enhancement
CN107017165A (zh) 静态随机存取存储器及其制造方法
TW201903859A (zh) 半導體裝置
US11271038B2 (en) Semiconductor devices
US20220336261A1 (en) Method of forming semiconductor device
US10355128B2 (en) Double-gate vertical transistor semiconductor device
TW201926425A (zh) 半導體裝置之製造方法
US9287499B2 (en) Integrated circuit device
US20210376084A1 (en) Protrusion field-effect transistor and methods of making the same
TWI566401B (zh) 具有低電阻閘極結構之多鰭鰭式場效電晶體
CN106558571B (zh) 一种esd布局结构、电子装置
TWI790620B (zh) 電晶體、積體半導體元件以及製造突起場效電晶體的方法
US11990514B2 (en) Protrusion field-effect transistor and methods of making the same
US20170365611A1 (en) Semiconductor device
US20150340605A1 (en) Integrated circuit device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant