TWI790620B

TWI790620B - 電晶體、積體半導體元件以及製造突起場效電晶體的方法

Info

Publication number: TWI790620B
Application number: TW110118007A
Authority: TW
Inventors: 馬可范達爾; 荷爾本朵爾伯斯; 喬治奧斯韋理安尼堤斯
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2020-05-28
Filing date: 2021-05-19
Publication date: 2023-01-21
Also published as: TW202145370A

Abstract

一種電晶體、積體半導體元件以及製造方法。電晶體包括：介電層，具有多個介電突起；通道層，共形地覆蓋介電層的突起以在兩個相鄰的介電突起之間形成多個溝渠；閘極層，配置於通道層上。閘極層具有裝配至溝渠中的多個閘極突起。電晶體亦包括在閘極層旁的主動區。主動區與通道層電性連接。

Description

電晶體、積體半導體元件以及製造突起場效電晶體的方法

本發明實施例是有關於一種電晶體、積體半導體元件以及製造突起場效電晶體的方法，且特別是有關於一種具有介電突起的電晶體、積體半導體元件以及製造突起場效電晶體的方法。

在半導體行業中，不斷需要增加積體電路的面積密度。為此，個別電晶體已變得愈來愈小。然而，可製造較小的個別電晶體的速率正在減緩。將周邊電晶體自製造的前段製程(front-end-of-line；FEOL)移動至後段製程(back-end-of Line；BEOL)可為有利的，此是因為可在BEOL處添加功能性，同時可在FEOL中獲得寶貴的晶片區域。由氧化物半導體製成的薄膜電晶體(Thin film transistors；TFT)在用於BEOL整合上為有吸引力的選項，此是因為TFT可在低溫下處理，且因此將不損壞先前製造的元件。然而，薄膜電晶體通常地為平面的(planar)。因而，薄膜電晶體具有相對較大的佔據面積，此妨礙其用於佈線且因此不利於晶片面積縮放。

一種電晶體，包括介電層、通道層、閘極層以及主動區。所述介電層具有多個介電突起。所述通道層共形地覆蓋所述多個介電突起以在兩個相鄰的介電突起之間形成多個溝渠。所述閘極層配置於所述通道層上。所述閘極層具有裝配至所述溝渠中的多個閘極突起。所述主動區，形成於所述閘極層的任一側上，其中所述主動區與所述通道電性連接。

一種積體半導體元件包括突起場效電晶體。所述突起場效電晶體位於所述積體半導體元件的後段製程(BEOL)部分中。所述突起場效電晶體包括介電層、通道層、閘極層以及主動區。所述介電層具有多個介電突起。所述通道層共形地覆蓋所述多個介電突起以在兩個相鄰的介電突起之間形成多個溝渠。所述閘極層配置於所述通道層上。所述閘極層具有裝配至所述溝渠中的多個閘極突起。所述主動區，形成於所述閘極層的任一側上。所述主動區與所述通道層電性連接。

一種製造突起場效電晶體的方法至少包括以下步驟。提供包括具有多個介電突起的介電層的基板。共形地形成覆蓋所述多個介電突起的通道層，以在兩個相鄰的介電突起之間形成多個溝渠。形成配置於所述通道層上的閘極層。所述閘極層具有裝配至所述溝渠中的多個閘極突起。在所述閘極層的任一側上形成主動區，其中所述主動區與所述通道層電性連接。

8:基板

10:半導體材料層

12:淺溝渠隔離結構

14:主動區

15:半導體通道

18:金屬半導體合金區

20:閘極結構

22:閘極介電質

24:閘極電極

26:介電閘極間隔物

28:閘極頂蓋介電質

30、31B、32、33、34、35、36、37:內連線層級介電層

31A:平坦化介電層

40:金屬內連線結構

41L:第一金屬線

41V:接觸通孔結構

42L:第二金屬線

42V:第一金屬通孔結構

43L:第三金屬線

43V:第二金屬通孔結構

44L:第四金屬線

44V:第三金屬通孔結構

45L:第五金屬線

45V:第四金屬通孔結構

46L:第六金屬線

46V:第五金屬通孔結構

47B:金屬接合墊

47V:第六金屬通孔結構

95:陣列

100:記憶陣列區

102:介電層

103:介電突起

104:經圖案化通道層

104L:連續通道層

104R:通道區

105:溝渠

106:閘極層

106P:閘極突起

108:高k介電層

111:離子植入

112:主動區介層接觸件

113:主動區

200:周邊區

300、400、500:突起場效電晶體

330:互補金屬氧化物半導體電路

600:方法

602、604、606、608:步驟

L:通道長度

L0:接觸層級結構

L1、L2、L3、L4、L5、L6、L7:內連線層級結構

L_eff:有效通道長度

P_BW:突起底部寬度

P_H:突起高度

P_L:突起長度

P_W:突起寬度

t_hk:厚度

W:通道寬度

W_eff:有效通道寬度

當結合隨附圖式閱讀時，自以下詳細描述最佳地理解本發明的態樣。應注意，根據業界中的標準慣例，各種構件未按比例繪製。事實上，出於論述清晰起見，可任意地增加或縮減各種特徵的尺寸。

圖1A為根據本揭露的實施例的在形成突起場效電晶體陣列之前期間的第一例示性結構的直立截面視圖。

圖1B為根據本揭露的實施例的在形成突起場效電晶體陣列之後期間的第一例示性結構的直立截面視圖。

圖1C為根據本揭露的實施例的在形成上部層級金屬內連線結構之後期間的第一例示性結構的直立截面視圖。

圖2A為根據本揭露的實施例的製造電晶體的方法中在基板中形成突起的步驟的俯視圖。

圖2B為經由圖2A的線AA’截取的直立截面視圖。

圖2C為經由圖2A的線BB’截取的直立截面視圖。

圖3A為根據本揭露的實施例的製造電晶體的方法中在基板上沈積連續通道層的步驟的俯視圖。

圖3B為經由圖3A的線AA’截取的直立截面視圖。

圖3C為經由圖3A的線BB’截取的直立截面視圖。

圖4A為根據本揭露的實施例的製造電晶體的方法中圖案化通道層的步驟的俯視圖。

圖4B為經由圖4A的線AA’截取的直立截面視圖。

圖4C為經由圖4A的線BB’截取的直立截面視圖。

圖5A為根據本揭露的實施例的製造電晶體的方法中在通道層上沈積高k介電層及金屬閘極層的步驟的俯視圖。

圖5B為經由圖5A的線AA’截取的直立截面視圖。

圖5C為經由圖5A的線BB’截取的直立截面視圖。

圖6A為根據本揭露的實施例的製造電晶體的方法中離子植入通道層以形成主動區的步驟的俯視圖。

圖6B為經由圖6A的線AA’截取的直立截面視圖。

圖6C為經由圖6A的線BB’截取的直立截面視圖。

圖7A為根據本揭露的實施例的製造電晶體的方法中，在圖6A至圖6C中所示出的中間結構上沈積內連線層級介電層且形成主動區接觸件的步驟的俯視圖。

圖7B為經由圖7A的線AA’截取的直立截面視圖。

圖7C為經由圖7A的線BB’截取的直立截面視圖。

圖8A為根據本揭露的實施例的電晶體的替代性實施例的俯視圖，其中突起在垂直於在圖7A至圖7C中所示出的實施例中形成的突起的方向的方向上形成。

圖8B為經由圖8A的線AA’截取的直立截面視圖。

圖8C為經由圖8A的線BB’截取的直立截面視圖。

圖9為根據本揭露的實施例的具有突起的二維陣列的基板的替代性實施例的俯視圖。

圖10A為根據本揭露的實施例的具有由圖9中所示出的基板製造的突起的二維陣列的電晶體的替代性實施例的俯視圖。

圖10B為經由圖10A的線AA’截取的直立截面視圖。

圖10C為經由圖10A的線BB’截取的直立截面視圖。

圖11A為根據本揭露的實施例的其中具有三角形截面輪廓的突起的基板的替代性實施例的俯視圖。

圖11B為經由圖11A的線AA’截取的直立截面視圖。

圖11C為經由圖11A的線BB’截取的直立截面視圖。

圖12A為根據本揭露的實施例的其中具有圓化三角形截面輪廓的突起的基板的替代性實施例的俯視圖。

圖12B為經由圖12A的線AA’截取的直立截面視圖。

圖12C為經由圖12A的線BB’截取的直立截面視圖。

圖13為本揭露的方法的一般處理步驟的流程圖。

以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及佈置的特定實例以簡化本揭露。當然，此等組件及佈置僅為實例，且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清晰目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。

此外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似者的空間相對術語，以描述如諸圖中所示出的一個部件或特徵相對於另一部件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。

本揭露是針對半導體元件，且尤其是針對突起場效應電晶體及其形成方法。實施例亦包括具有突起場效電晶體的積體電路，尤其是位於BEOL中的突起薄膜場效電晶體。在各種實施例中，突起場效電晶體可具有一或多個突起，其中突起寬度P_W為3奈米至30奈米，且突起高度P_H為10奈米至250奈米。

薄膜電晶體(thin-film transistor；TFT)提供BEOL整合的多個優點。舉例而言，TFT可在低溫下處理且可向BEOL添加功能性，同時可在FEOL中獲得寶貴的晶片區域。藉由將諸如電源閘極或輸入/輸出(I/O)元件的周邊元件自FEOL移動至BEOL的較高金屬層級中，TFT在BEOL中的使用可用作3奈米節點製造(N3)或超出3奈米節點製造的縮放路徑(scaling path)。將TFT自FEOL移動至BEOL可使得給定元件的面積縮減約5%至10%。

可自FEOL移動至BEOL的TFT包含但不限於電源閘極、輸入/輸出元件以及記憶體選擇器。在當前技術中，電源閘極為位於FEOL中的邏輯電晶體。電源閘極可用於斷開待機中的邏輯塊，藉此減少靜態功率消耗。I/O元件為計算元件(例如CPU)與外界(例如硬碟機)之間的介面且亦在FEOL中處理。用於諸如磁阻式隨機存取記憶體(magnetoresistive random-access memory；MRAM)或電阻式隨機存取記憶體(resistive random-access memory；RRAM)的記憶體元件的選擇器當前位於FEOL中且可移動至BEOL。通常，每一記憶體元件均有一個選擇器TFT。

背閘極或底閘極電晶體在TFT的底部上具有閘極電極，與閘極電極位於電晶體的頂部上的頂閘極電晶體相反。一般而言，底閘極TFT可以如下製造。首先，閘極金屬層可沈積於基板上且經圖案化以形成閘極電極。基板可由任何合適的材料(諸如矽或絕緣體上矽)製成。閘極金屬可由銅、鋁、鋯、鈦、鎢、鉭、釕、鈀、鉑、鈷、鎳或其合金製成。其他合適的材料亦在本揭露所涵蓋的範疇內。閘極金屬可藉由任何合適的技術沈積，諸如化學氣相沈積(chemical vapor deposition；CVD)、物理氣相沈積(physical vapor deposition；PVD)、電漿增強式化學氣相沈積(plasma enhanced chemical vapor deposition；PECVD)或原子層沈積(atomic layer deposition；ALD)。

接著，高k介電層可沈積於閘極電極上。高k介電材料為具有高於二氧化矽的介電常數的材料且包含(但不限於)氧化鉿(HfO₂)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)。其他合適的材料亦在本揭露所涵蓋的範疇內。

隨後，半導電材料層可沈積於高k介電層上。半導電材料層可經圖案化及離子植入以形成主動區(源極/汲極區)及位於主動區之間的通道區。半導電材料可由非晶矽或半導電氧化物(諸如InGaZnO、InWO、InZnO、InSnO、GaO_x、InO_x以及類似物)製成。其他合適的材料亦在本揭露所涵蓋的範疇內。半導電材料可藉由任何合適的方法形成，諸如CVD、PECVD或原子層沈積ALD。

圖1A為根據本揭露的實施例的在形成突起場效電晶體陣列之前期間的第一例示性結構的直立截面視圖。參考圖1A，示出在形成突起場效電晶體陣列之前的根據本揭露的實施例的第一例示性結構。第一例示性結構包括含有半導體材料層10的基板8。基板8可包括：塊狀半導體基板(諸如矽基板)，其中半導體材料層自基板8的頂部表面連續延伸至基板8的底部表面；或絕緣層上半導體層，其中絕緣層上半導體層包括半導體材料層10作為上覆於內埋絕緣體層(諸如氧化矽層)的頂部半導體層。例示性結構可包括各種元件區，所述元件區可包括隨後可形成突起場效電晶體的至少一個陣列的記憶陣列區100。例示性結構亦可包括周邊區200，隨後可在所述周邊區200中形成突起場效電晶體的每一陣列與包含場效電晶體的周邊電路之間的電性連接。記憶陣列區100及周邊區200的面積可用以形成周邊電路的各種元件。

諸如場效電晶體的半導體元件可形成於半導體材料層10上及/或之中。舉例而言，淺溝渠隔離結構12可藉由形成淺溝渠且隨後用諸如氧化矽的介電材料填充所述淺溝渠而形成於半導體材料層10的上部部分中。其他合適的介電材料亦在本揭露所涵蓋的範疇內。各種摻雜阱(未明確繪示)可藉由執行遮蔽離子植入製程而形成於半導體材料層10的上部部分的各種區域中。

閘極結構20可藉由沈積及圖案化閘極介電層、閘極電極層以及閘極頂蓋介電層而形成於基板8的頂部表面方。每一閘極結構20可包括閘極介電質22、閘極電極24以及閘極頂蓋介電質28的直立堆疊，所述直立堆疊在本文中稱作閘極堆疊(22、24、28)。可執行離子植入製程以形成可包括源極延伸區及汲極延伸區的延伸植入區。介電閘極間隔物26可形成於閘極堆疊(22、24、28)周圍。閘極堆疊(22、24、28)及介電閘極間隔物26的每一總成構成閘極結構20。可執行使用閘極結構20作為自對準植入罩幕的額外離子植入製程以形成深主動區(deep active region)。此類深主動區可包括深源極區及深汲極區。深主動區的上部部分可與延伸植入區的部分重疊。延伸植入區及深主動區的每一組合可構成主動區14，所述主動區14取決於電偏壓可為源極區或汲極區。半導體通道15可在一對鄰近主動區14之間形成於每一閘極堆疊(22、24、28)之下。金屬半導體合金區18可形成於每一主動區14的頂部表面上。場效電晶體可形成於半導體材料層10上。每一場效電晶體可包括閘極結構20、半導體通道15、一對主動區14(其中一者充當源極區且另一者充當汲極區)以及視情況選用的金屬半導體合金區18。互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)電路330可設置於半導體材料層10上，所述互補金屬氧化物半導體電路330可包括用於隨後形成的突起場效電晶體陣列的周邊電路。

如上文所描述及圖1A中所示出，CMOS電路330中的電晶體可為平面電晶體(planar transistor)。然而，如下文更詳細地論述，在CMOS電路330中示出的平面電晶體亦可用下文關於圖2A至圖12B所描述的FinFET或突起場效電晶體替換。亦即，在各種實施例中，電晶體的半導體通道15可具有自基板8的表面的平面延伸的三維「鰭」形。除通道的頂部表面以外，閘極結構20亦可形成於鰭形通道的側壁上。在下文更詳細地描述的替代性實施例中，基板8(或內連線層級結構的任何其他介電層)可包括介電突起，而非半導體通道15。因而，形成於介電突起上方的半導體通道15亦將具有三維結構。

隨後可形成各種內連線層級結構，所述內連線層級結構在形成突起場效電晶體陣列之前形成且在本文中稱作下部內連線層級結構(L0、L1、L2)。在隨後將在內連線層級金屬線的兩個層級上形成突起場效電晶體的二維陣列的情況下，下部內連線層級結構(L0、L1、L2)可包括接觸層級結構L0、第一內連線層級結構L1以及第二內連線層級結構L2。接觸層級結構L0可包括：平坦化介電層31A，其包含諸如氧化矽的可平坦化介電材料；及各種接觸通孔結構41V，其接觸主動區14或閘極電極24中的各別一者且形成於平坦化介電層31A內。第一內連線層級結構L1包括第一內連線層級介電層31B及形成於第一內連線層級介電層31B內的第一金屬線41L。第一內連線層級介電層31B亦被稱作第一線層級介電層。第一金屬線41L可接觸接觸通孔結構41V中的各別一者。第二內連線層級結構L2包括第二內連線層級介電層32，所述第二內連線層級介電層32可包括第一通孔層級介電材料層及第二線層級介電材料層的堆疊或線及通孔層級介電材料層。第二內連線層級金屬內連線結構(42V、42L)可形成於第二內連線層級介電層32內且包括第一金屬通孔結構42V及第二金屬線42L。第二金屬線42L的頂部表面可與第二內連線層級介電層32的頂部表面共面。

圖1B為根據本揭露的實施例的在形成突起場效電晶體陣列之後期間的第一例示性結構的直立截面視圖。參考圖1B，突起場效電晶體的陣列95可形成於記憶陣列區100中且位於第二內連線層級結構L2上。突起場效電晶體的陣列95的結構及處理步驟的細節隨後在下文進行詳細描述。第三內連線層級介電層33可在形成突起場效電晶體的陣列95期間形成。在突起場效電晶體的陣列95的層級處形成的所有結構的集合在本文中稱為第三內連線層級結構L3。

圖1C為根據本揭露的實施例的在形成上部層級金屬內連線結構之後期間的第一例示性結構的直立截面視圖。參考圖1C，第三內連線層級金屬內連線結構(43V、43L)可形成於第三內連線層級介電層33中。第三內連線層級金屬內連線結構(43V、43L)可包括第二金屬通孔結構43V及第三金屬線43L。隨後可形成額外的內連線層級結構，在本文中稱作上部內連線層級結構(L4、L5、L6、L7)。舉例而言，上部內連線層級結構(L4、L5、L6、L7)可包括第四內連線層級結構L4、第五內連線層級結構L5、第六內連線層級結構L6以及第七內連線層級結構L7。第四內連線層級結構L4可包括其中形成有第四內連線層級金屬內連線結構(44V、44L)的第四內連線層級介電層34，所述第四內連線層級金屬內連線結構可包括第三金屬通孔結構44V及第四金屬線44L。第五內連線層級結構L5可包括其中形成有第五內連線層級金屬內連線結構(45V、45L)的第五內連線層級介電層35，所述第五內連線層級金屬內連線結構可包含第四金屬通孔結構45V及第五金屬線45L。第六內連線層級結構L6可包括其中形成有第六內連線層級金屬內連線結構(46V、46L)的第六內連線層級介電層36，所述第六內連線層級金屬內連線結構可包括第五金屬通孔結構46V及第六金屬線46L。第七內連線層級結構L7可包括其中形成有第六金屬通孔結構47V(其為第七內連線層級金屬內連線結構)及金屬接合墊47B的第七內連線層級介電層37。金屬接合墊47B可經配置用於焊料接合(其可採用C4球接合或線接合)，或可經配置用於金屬至金屬接合(諸如銅至銅接合)。

每一內連線層級介電層可被稱作內連線層級介電(interconnect level dielectric；ILD)層30。每一內連線層級金屬內連線結構可稱作金屬內連線結構40。位於相同內連線層級結構(L2至L7)內的金屬通孔結構與上覆金屬線的每一連續組合可藉由採用兩個單金屬鑲嵌製程依序形成為兩個相異結構或可採用雙金屬鑲嵌製程同步形成為單式結構。金屬內連線結構40中的每一者可包含各別金屬襯裡(諸如厚度在2奈米至20奈米範圍內的TiN、TaN或WN層)及各別金屬填充材料(諸如W、Cu、Co、Mo、Ru、其他元素金屬、或其合金或組合)。用作金屬襯裡及金屬填充材料的其他合適的材料亦在本揭露的涵蓋範圍內。各種蝕刻終止介電層及介電頂蓋層可***於ILD層30的上下鄰近對之間或可併入至ILD層30中的一或多者中。

雖然採用其中突起場效電晶體的陣列95可形成為第三內連線層級結構L3的構件的實施例來描述本揭露，但本文中明確地涵蓋其中突起場效電晶體的陣列95可形成為任何其他內連線層級結構(例如L1至L7)的構件的實施例。此外，雖然本揭露描述其中形成八個內連線層級結構的集合的實施例，但本文中明確地涵蓋其中採用不同數目個內連線層級結構的實施例。另外，本文中明確涵蓋其中突起場效電晶體的兩個或多於兩個陣列95可設置於記憶陣列區100中的多個內連線層級結構內的實施例。雖然採用其中突起場效電晶體陣列95形成於單個內連線層級結構中的實施例來描述本揭露，但本文中明確地涵蓋其中突起場效電晶體陣列95可形成於兩個上下鄰接的內連線層級結構上的實施例。

圖2A至圖12示出各種突起TFT及製造各種突起TFT的方法。圖2A為根據本揭露的實施例的製造電晶體的方法中在基板中形成突起的步驟的俯視圖。圖2B為經由圖2A的線AA’截取的直立截面視圖。圖2C為經由圖2A的線BB’截取的直立截面視圖。參考圖2A至圖2C，介電層102可具備形成於其上的多個介電突起103。多個突起可以一維陣列形成。如本文中所定義，一維陣列突起為具有如在圖2A中所示出的單個列或行的突起的陣列。如所示出，介電突起103的一維陣列沿線AA’形成。在下文更詳細地論述且在圖9中示出的介電突起103的二維陣列包括在相同元件中的列及行的突起。一維陣列可形成於垂直於主動區之間的第一方向的第二方向上。在各種實施例中，多個介電突起103可藉由以下方式形成：使用光阻(未繪示)遮蔽介電層102且在介電層102中蝕刻溝渠105，藉此在溝渠105之間形成多個介電突起103。替代性地，介電層102可使用光阻(未繪示)進行遮蔽且多個介電突起103生長於介電層102中的開口中。在各種實施例中，介電層102可由諸如SiO₂的介電材料製成。在替代性實施例中，介電層102可為由介電材料製成的基板的頂部部分。在各種實施例中，多個介電突起103可具有在10奈米至250奈米範圍內的高度P_H及在3奈米至30奈米範圍內的寬度P_W。在各種實施例中，多個介電突起103可具有在20奈米至200奈米範圍內的突起高度P_H，但也可使用更高或更低的突起高度。在各種實施例中，多個介電突起103中的每一者可具有在5奈米至25奈米範圍內的突起寬度P_W，但也可使用更寬或更窄的突起寬度。

圖3A為根據本揭露的實施例的製造電晶體的方法中在基板上方沈積連續通道層的步驟的俯視圖。圖3B為經由圖3A的線AA’截取的直立截面視圖。圖3C為經由圖3A的線BB’截取的直立截面視圖。參考圖3A至圖3C，連續通道層104L可共形地沈積於介電層102上以覆蓋多個介電突起103，從而在兩個相鄰介電突起103之間形成多個溝渠。以此方式，具有實質上均一厚度的層可形成於多個介電突起103上及溝渠105中。在實施例中，突起TFT可形成為積體半導體元件中的內連線結構的部分。舉例而言，突起TFT可形成為第三內連線層級結構L3的部分，在此情況下，第二內連線層級介電層32可代替介電層102。連續通道層104L可由諸如非晶矽或半導電氧化物的任何合適的半導電材料製成，所述半導電氧化物諸如InGaZnO、InWO、InZnO、InSnO、GaO_x、InO_x以及類似物。其他合適的材料亦在本揭露所涵蓋的範疇內。在各種實施例中，連續通道層104L可具有在1奈米至20奈米(諸如5奈米至15奈米)範圍內的厚度，但也可使用更大或更小的厚度。連續通道層104L可藉由任何合適的技術沈積，諸如化學氣相沈積(CVD)、電漿增強式化學氣相沈積(PECVD)或原子層沈積(ALD)。

圖4A為根據本揭露的實施例的製造電晶體的方法中圖案化通道層的步驟的俯視圖。圖4B為經由圖4A的線AA’截取的直立截面視圖。圖4C為經由圖4A的線BB’截取的直立截面視圖。參考圖4A至圖4C，可圖案化連續通道層104L。為了圖案化連續通道層104L，光阻(未繪示)可沈積於連續通道層104L上且經圖案化。經圖案化光阻隨後在圖案化連續通道層104L時可用作罩幕。圖案化連續通道層104L的結果為經圖案化通道層104。可藉由濕式蝕刻或乾式蝕刻來進行圖案化。在蝕刻之後，可藉由灰化或使用溶劑溶解來移除任何殘餘光阻。

圖5A為根據本揭露的實施例的製造電晶體的方法中在通道層上沈積高k介電層及金屬閘極層的步驟的俯視圖。圖5B為經由圖5A的線AA’截取的直立截面視圖。圖5C為經由圖5A的線BB’截取的直立截面視圖。參考圖5A至圖5C，高k介電層108可共形地沈積於介電層102及經圖案化通道層104上。接著，閘極層106可沈積於高k介電層108上。高k介電層108可包括(但不限於)氧化鉿(HfO₂)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)。其他合適的材料亦在本揭露所涵蓋的範疇內。閘極層106可由任何合適的金屬製成，諸如銅、鋁、鋯、鈦、鎢、鉭、釕、鈀、鉑、鈷、鎳或其合金。其他合適的材料亦在本揭露所涵蓋的範疇內。閘極層106可藉由任何合適的技術沈積，諸如化學氣相沈積(CVD)、電漿增強式化學氣相沈積(PECVD)或原子層沈積(ALD)。高k介電層108及閘極層106可藉由首先沈積及圖案化光阻層(未繪示)形成，使得高k介電層108及閘極層106具有軌道形狀，如圖5A及圖5C中所示。此外，如圖5B中所示出，可在使用閘極層106的閘極材料填充介電層102上的突起之間的溝渠105時形成閘極突起106P。在各種實施例中，高k介電層108可具有在0.5奈米至5奈米(諸如1奈米至4奈米，諸如2.5奈米至3.5奈米)範圍內的厚度t_hk，但也可使用更大或更小的厚度。

圖6A為根據本揭露的實施例的製造電晶體的方法中離子植入通道層以形成主動區的步驟的俯視圖。圖6B為經由圖6A 的線AA’截取的直立截面視圖。圖6C為經由圖6A的線BB’截取的直立截面視圖。參考圖6A至圖6C，暴露在閘極層106之下的經圖案化通道層104的部分可經離子植入111以在通道區104R的任一側上形成主動區(例如源極/汲極區)113。可植入主動區113，使得主動區113中的原子的平均原子濃度在1.0×10¹⁶/立方公分至1.0×10²⁰/立方公分(諸如自1.0×10¹⁷/立方公分至5.0×10¹⁹/立方公分)的範圍內，但也可使用更大或更小原子濃度。另外，由於閘極層106可在形成主動區113時用作罩幕，故主動區113可被稱為自對準至通道區104R。

圖7A為根據本揭露的實施例的製造電晶體的方法中，在圖6A至圖6C中所示出的中間結構上沈積內連線層級介電層且形成主動區接觸件的步驟的俯視圖。圖7B為經由圖7A的線AA’截取的直立截面視圖。圖7C為經由圖7A的線BB’截取的直立截面視圖。參考圖7A至圖7C，內連線層級介電層30可沈積於圖7A至圖7C中所示出的中間結構上。內連線層級介電層30可由任何合適的材料(包含但不限於SiO₂)製成。其他合適的材料亦在本揭露所涵蓋的範疇內。介層窗孔(未繪示)隨後可在內連線層級介電層30中向下形成至主動區113的表面。接著，可用導電材料填充介層窗孔以形成主動區介層接觸件112。導電材料可為TiN、W、Al、Cu或任何其他合適的材料。在形成主動區介層接觸件112之後，可執行平坦化步驟以平坦化內連線層級介電層30的表面及主動區介層接觸件112的頂部表面。可例如藉由化學機械研磨(chemical mechanical polishing；CMP)來執行平坦化步驟。結果為突起場效電晶體300。

參考圖7B，與FinFET類似，所得的突起場效電晶體300具有三維圖案化通道層104。不同於平面通道，三維配置(諸如FinFET技術或在實施例中的突起場效電晶體300)提供優於平面FET的許多優點。舉例而言，鰭結構可針對給定電晶體佔據面積允許較高驅動電流，進而產生較高速度。三維結構亦可提供較低漏電(leakage)，進而產生較低功率消耗。三維結構亦可提供減小的摻質變動(dopant fluctuation)，從而產生電晶體的較佳遷移率及縮放。因此，所得突起場效電晶體300可被稱作三維場效電晶體。如圖7B中所示出，所得的突起場效電晶體300具有顯著地寬於通道寬度W的有效通道寬度W_eff(其中通道長度為自主動區至主動區(例如源極至汲極)的距離，且通道寬度為垂直於通道長度的距離)。雖然通道寬度W可為通道材料的橫向距離，但歸因於經圖案化通道層104跟隨介電層102及多個介電突起103的如由箭頭指示的輪廓，經圖案化通道層104的有效通道寬度W_eff顯著更長。如上文所論述，在各種實施例中，多個介電突起103可具有在10奈米至250奈米範圍內的突起高度P_H及在3奈米至100奈米範圍內的突起長度P_L。突起高度P_H可顯著地影響有效通道寬度W_eff。

圖8A至圖8C示出突起場效電晶體400的另一實施例。圖8A為根據本揭露的實施例的電晶體的替代性實施例的俯視圖，其中突起在垂直於在圖7A至圖7C中所示出的實施例中形成的突起的方向的方向上形成。圖8B為經由圖8A的線AA’截取的直立截面視圖。圖8C為經由圖8A的線BB’截取的直立截面視圖。此實施例與圖7A至圖7C中所示出的突起場效電晶體類似。然而，在此替代實施例中，多個介電突起103的一維陣列可處於主動區 113之間的第一方向上。多個介電突起103的一維陣列可沿通道長度L(亦即主動區113之間的距離)形成。如圖8C中所示出，歸因於經圖案化通道層104跟隨介電層102及自第一主動區113至第二主動區113的多個介電突起103的如由箭頭指示的輪廓，所得的突起場效電晶體400具有顯著地長於經圖案化通道層104的長度L的有效通道長度L_eff。有效通道長度L_eff可隨多個介電突起103的數目及突起103的尺寸而變化。如上文所論述，在各種實施例中，多個介電突起103可具有在10奈米至250奈米範圍內的突起高度P_H及在3奈米至100奈米範圍內的突起長度P_L。突起高度PH可顯著地影響有效通道長度L_eff。

圖9為根據本揭露的第三實施例的在製造電晶體的方法中在基板中形成突起的步驟的俯視圖。在圖8中所繪示的本揭露的第三實施例中，介電突起103的陣列可形成於x方向及y方向兩者上。通道層104及介電層108可共形地沈積於介電突起103的陣列上。連續通道層104L可由諸如非晶矽或半導電氧化物的任何合適的半導電材料製成，且所述半導電氧化物諸如InGaZnO、InWO、InZnO、InSnO、GaO_x、InO_x以及類似物。其他合適的材料亦在本揭露所涵蓋的範疇內。在各種實施例中，連續通道層104L可具有在1奈米至20奈米(諸如5奈米至15奈米)範圍內的厚度，但也可使用更大或更小的厚度。連續通道層104L可藉由任何合適的技術沈積，諸如化學氣相沈積(CVD)、電漿增強式化學氣相沈積(PECVD)或原子層沈積(ALD)。高k介電層108可包括(但不限於)氧化鉿(HfO₂)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)。其他合適的材料亦在本揭露所涵蓋的範疇內。閘極層106隨後可沈積於高k介電層108上方。閘極層106可由任何合適的金屬製成，諸如銅、鋁、鋯、鈦、鎢、鉭、釕、鈀、鉑、鈷、鎳或其合金。其他合適的材料亦在本揭露所涵蓋的範疇內。閘極層106可藉由任何合適的技術沈積，諸如化學氣相沈積(CVD)、電漿增強式化學氣相沈積(PECVD)或原子層沈積(ALD)。

圖10A至圖10C示出本揭露的第三實施例的完成的突起場效電晶體500的俯視圖及直立截面視圖。此實施例與先前兩個實施例類似。然而，如上文所指出，本實施例的突起場效電晶體500包括沿通道寬度W及通道長度L兩者的介電突起103的二維陣列。因此，有效通道寬度W_eff及有效通道長度L_eff可大於通道寬度W及通道長度L，所述通道寬度W及通道長度L經量測為主動區113之間及沿閘極層106的實際距離W以及L。

圖11A至圖11C示出根據又一實施例的介電層102。與圖2A及圖2B中所示出的包括矩形截面的介電突起103的實施例對比，在圖11A至圖11C中所繪示的實施例中，介電突起103可具有基本上三角形的截面輪廓。亦即，接近介電層102的頂部表面的介電突起103的底座可寬於遠離介電層102的頂部表面定位的尖端部分。多個介電突起103可包括接近基板102的第一端及遠離基板102的第二端，且其中第一端的寬度寬於第二端的寬度。本實施例的三角形截面積的突起103持續增加有效通道長度L_eff及/或有效通道寬度W_eff。然而，突起高度P_H以及突起底座寬度P_BW可影響有效通道寬度W_eff及有效通道長度L_eff。

圖12A至圖12C示出根據又一實施例的介電層102。與圖2A及圖2B中所示出的包括矩形截面的介電突起103的實施例對比，在圖12A至圖12C中所繪示的實施例中，介電突起103可具有「圓化三角形」截面輪廓。如在先前實施例中，接近介電層102的頂部表面的突起103的底座可寬於遠離介電層102的頂部表面定位的尖端部分。然而，在此實施例中，介電突起103的截面可具有正弦形(sinusoidal)、拋物線形(parabolic)或其他曲線形狀。亦即，接近介電層102的頂部表面的突起103的底座可寬於遠離介電層102的頂部表面定位的尖端部分。本實施例的「圓化三角形」的截面積突起103持續增大有效通道長度L_eff及/或有效通道寬度W_eff。然而，突起高度P_H以及突起底座寬度P_BW及曲率半徑(radius of curvature)可影響有效通道寬度W_eff及有效通道長度L_eff。

在另一實施例中，以上實施例中的任一者的連續通道層104L可摻雜有經選擇以改良連續通道層104L的穩定性的摻質。摻質可改良通道層104L的穩定性。舉例而言，通道層104L可摻雜有Si。改良通道層104L的穩定性的其他合適的摻質亦在本揭露所涵蓋的範疇內。

在另一實施例中，連續通道層104L可包括疊層結構。在一態樣中，疊層結構的層包括具有不同莫耳百分比的In、Ga以及Zn的In_xGa_yZn_zO層。在實施例中，0<x

0.5、0<y

0.5，且0<z

0.5。在各種實施例中，疊層結構的層包括其他氧化物層，諸如但不限於InWO、InZnO、InSnO、GaO_x以及InO_x。

圖13為製造突起場效電晶體300、突起場效電晶體400、突起場效電晶體500的通用方法600的流程圖。參考步驟602，方法600包含提供包括具有多個介電突起103的介電層102的基板的步驟。參考步驟604，方法600包含在介電層102的多個介電突起103上共形地形成通道層104，以在兩個相鄰的介電突起103之間形成多個溝渠105的步驟。參考步驟606，方法600包含形成配置於通道層104上的閘極層106的步驟，其中閘極層106具有裝配至溝渠105中的多個閘極突起106P。參考步驟608，方法600包含在閘極層106的任一側上形成主動區113的步驟，其中主動區113可與通道層104電性連接。

一般而言，本揭露的結構及方法可用於在後段製程的金屬內連線層級中形成突起場效電晶體及突起場效電晶體的二維陣列的至少一個層。場效電晶體(TFT)對於BEOL整合具有吸引力，此是因為其可在低溫下處理且可向BEOL添加功能性，同時釋放FEOL中的區域。藉由將諸如電源閘極或I/O元件的周邊元件自FEOL移動至BEOL的較高金屬層級中，TFT在BEOL中的使用可用作N3或超出N3的縮放路徑。將TFT自FEOL移動至BEOL可使得給定元件的面積縮減約5%至10%。

本揭露一實施例是針對電晶體，所述電晶體包括：介電層102，具有多個介電突起103；通道層104，共形地覆蓋介電層102的多個介電突起103以在兩個相鄰的介電突起103之間形成多個溝渠105；閘極層106，配置於通道層104上。閘極層106具有裝配至溝渠105中的多個閘極突起106P。電晶體亦包括形成於閘極層106的任一側上的主動區113。主動區113與通道層104電性連接。

根據本揭露的一些實施例，所述多個閘極突起在自所述主動區的第一方向上以一維陣列形成。

根據本揭露的一些實施例，所述多個閘極突起在垂直於自所述主動區的第一方向的第二方向上以一維陣列形成。

根據本揭露的一些實施例，所述多個閘極突起包括在自所述主動區的第一方向上及垂直於所述第一方向的第二方向上的二維陣列。

根據本揭露的一些實施例，所述多個介電突起包括接近基板的第一端及遠離所述基板的第二端，且所述第一端的寬度寬於所述第二端的寬度。

根據本揭露的一些實施例，所述多個介電突起中的每一者具有三角形截面輪廓。

根據本揭露的一些實施例，所述多個介電突起中的每一者具有圓化三角形截面輪廓。

根據本揭露的一些實施例，所述通道層包括疊層結構，所述疊層結構包括InWO、InZnO、InSnO、GaOx、InOx或其組合的層。

根據本揭露的一些實施例，所述電晶體更包括接觸所述主動區的主動區介層接觸件，所述主動區介層接觸件包括TiN、W、Al、Cu或其組合。

根據本揭露的一些實施例，所述通道層包括疊層結構，所述疊層結構包括具有不同濃度的In、Ga以及Zn的InGaZnO層。

本揭露另一實施例是針對積體半導體元件，所述積體半導體元件包括位於積體半導體元件的後段製程(BEOL)部分中的突起場效電晶體300、突起場效電晶體400、突起場效電晶體500。突起場效電晶體300、突起場效電晶體400、突起場效電晶體500包括：介電層102，具有多個介電突起103；通道層104，共形地覆蓋介電層102的突起103以在兩個相鄰的介電突起103之間形成多個溝渠105；以及閘極層106，配置於通道層104上。閘極層106具有裝配至溝渠105中的多個閘極突起106P。突起場效電晶體300、突起場效電晶體400、突起場效電晶體500亦包括可形成於閘極層106的任一側上的主動區113。主動區113與通道層104電性連接。

根據本揭露的另一些實施例，所述突起場效電晶體包括電源閘極、邏輯電晶體、輸入/輸出元件或記憶體元件的選擇器。

本揭露另一實施例是針對製造突起場效電晶體300、突起場效電晶體400、突起場效電晶體500的方法，所述方法包括：提供包括具有多個介電突起103的介電層102的基板；共形地形成覆蓋介電層102的突起103的通道層104，以在兩個相鄰的介電突起103之間形成多個溝渠105；形成配置於通道層104上的閘極層106。閘極層106具有裝配至溝渠105中的多個閘極突起106P。方法亦包括在閘極層106的任一側上形成主動區113。主動區113與通道層104電性連接。

根據本揭露的另一些實施例，形成所述閘極層使得所述多個閘極突起在所述主動區之間的第一方向上以一維陣列形成。

根據本揭露的另一些實施例，形成所述閘極層使得所述多個閘極突起在垂直於所述主動區之間的第一方向的第二方向上以一維陣列形成。

根據本揭露的另一些實施例，形成所述閘極層使得突起的二維陣列在所述主動區之間的第一方向上及垂直於所述第一方向的第二方向上。

根據本揭露的另一些實施例，提供包括具有多個介電突起的介電層的基板包括至少以下步驟。形成所述多個介電突起，使得所述介電突起包括接近所述基板的第一端及遠離所述基板的第二端，且所述第一端的寬度寬於所述第二端的寬度。

根據本揭露的另一些實施例，所述方法更包括形成具有三角形截面輪廓的多個介電突起中的每一者。

根據本揭露的另一些實施例，共形地形成通道層包括至少以下步驟。形成包括具有不同濃度的In、Ga以及Zn的InGaZnO層的疊層結構。

根據本揭露的另一些實施例，所述方法更包括形成具有圓化三角形截面輪廓的所述多個介電突起中的每一者。

前文概述若干實施例的特徵，使得所屬領域中具通常知識者可較佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出改變、替代以及更改。

600:方法

602、604、606、608:步驟

Claims

一種電晶體，包括：介電層，具有多個介電突起，其中所述多個介電突起包括接近基板的第一端及遠離所述基板的第二端，且所述第一端的寬度寬於所述第二端的寬度；通道層，共形地覆蓋所述多個介電突起以在兩個相鄰的介電突起之間形成多個溝渠；閘極層，配置於所述通道層上，其中所述閘極層具有裝配至所述溝渠中的多個閘極突起；以及主動區，形成於所述閘極層的任一側上，其中所述主動區與所述通道電性連接。
如請求項1所述的電晶體，其中所述多個閘極突起在自所述主動區的第一方向上以一維陣列形成。
如請求項1所述的電晶體，其中所述多個閘極突起在垂直於自所述主動區的第一方向的第二方向上以一維陣列形成。
如請求項1所述的電晶體，其中所述多個閘極突起包括在自所述主動區的第一方向上及垂直於所述第一方向的第二方向上的二維陣列。
一種積體半導體元件，包括：突起場效電晶體，位於所述積體半導體元件的後段製程(BEOL)部分中，所述突起場效電晶體包括：介電層，具有多個介電突起，其中所述多個介電突起包括接近基板的第一端及遠離所述基板的第二端，且所述第一端的寬度寬於所述第二端的寬度；通道層，共形地覆蓋所述多個介電突起以在兩個相鄰的介電突起之間形成多個溝渠；閘極層，配置於所述通道層上，其中所述閘極層具有裝配至所述溝渠中的多個閘極突起；以及主動區，形成於所述閘極層的任一側上，其中所述主動區與所述通道層電性連接。
如請求項5所述的積體半導體元件，其中所述突起場效電晶體包括電源閘極、邏輯電晶體、輸入/輸出元件或記憶體元件的選擇器。
一種製造突起場效電晶體的方法，包括：提供包括具有多個介電突起的介電層的基板，包括：形成所述多個介電突起，使得所述介電突起包括接近所述基板的第一端及遠離所述基板的第二端，且其中所述第一端的寬度寬於所述第二端的寬度；共形地形成覆蓋所述多個介電突起的通道層，以在兩個相鄰的介電突起之間形成多個溝渠；形成配置於所述通道層上的閘極層，其中所述閘極層具有裝配至所述溝渠中的多個閘極突起；以及在所述閘極層的任一側上形成主動區，其中所述主動區與所述通道層電性連接。
如請求項7所述的製造突起場效電晶體的方法，其中形成所述閘極層使得所述多個閘極突起在所述主動區之間的第一方向上以一維陣列形成。