CN111146196A - 标准单元 - Google Patents

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Abstract

提供了标准单元。所述标准单元可以包括：具有第一导电类型的第一垂直场效应晶体管(VFET)、具有第二导电类型的第二VFET以及具有所述第一导电类型的第三VFET。所述第一VFET可以包括第一沟道区域，所述第一沟道区域从衬底突出，并且所述第一沟道区域具有第一长度。所述第二VFET可以包括第二沟道区域，所述第二沟道区域从所述衬底突出，并且所述第二沟道区域具有第二长度。所述第三VFET可以包括从所述衬底突出的第三沟道区域。所述第一沟道区域、所述第二沟道区域和所述第三沟道区域可以彼此间隔开，并且可以沿着一个方向顺序地布置，所述第二长度可以大于所述第一长度的1.5倍。

Description

标准单元
相关申请的交叉引用
本申请要求于2018年11月5日在USPTO提交的美国临时专利申请No.62/755,681的优先权以及于2019年6月7日在USPTO提交的美国专利申请No.16/434,276的优先权，所述专利申请通过整体引用包含于此。
技术领域
本公开总体上涉及电子领域，更具体地，涉及垂直场效应晶体管(VFET)器件。
背景技术
由于VFET器件的高扩展性，已经对VFET器件进行研究。此外，VFET之间的互连可以比平面晶体管之间的互连更简单。
发明内容
根据本发明构思的一些实施例，标准单元可以包括：具有第一导电类型的第一垂直场效应晶体管(VFET)、具有与所述第一导电类型不同的第二导电类型的第二VFET以及具有所述第一导电类型的第三VFET。所述第一VFET可以包括第一沟道区域，所述第一沟道区域在垂直于衬底的上表面的垂直方向上从所述衬底突出，并且所述第一沟道区域在垂直于所述垂直方向的第一水平方向上具有第一长度。所述第二VFET可以包括第二沟道区域，所述第二沟道区域在所述垂直方向上从所述衬底突出，并且所述第二沟道区域在所述第一水平方向上具有第二长度。所述第三VFET可以包括第三沟道区域，所述第三沟道区域在所述垂直方向上从所述衬底突出。所述第一沟道区域、所述第二沟道区域和所述第三沟道区域可以在所述第一水平方向上彼此间隔开，并且可以沿着所述第一水平方向顺序地布置，所述第二长度可以大于所述第一长度的1.5倍。
根据本发明构思的一些实施例，标准单元可以包括：第一垂直场效应晶体管(VFET)，所述第一VFET包括第一沟道区域，所述第一沟道区域在垂直于衬底的上表面的垂直方向上从所述衬底突出；第二VFET，所述第二VFET包括第二沟道区域，所述第二沟道区域在所述垂直方向上从所述衬底突出；以及第三VFET，所述第三VFET包括第三沟道区域，所述第三沟道区域在所述垂直方向上从所述衬底突出。所述第一沟道区域、所述第二沟道区域和所述第三沟道区域可以在垂直于所述垂直方向的第一水平方向上彼此间隔开，并且可以沿着所述第一水平方向顺序地布置。所述标准单元还可以包括与所述第一VFET相邻的第一单元边界以及与所述第三VFET相邻的第二单元边界。所述第一单元边界和所述第二单元边界可以在所述第一水平方向上彼此间隔开。所述第二沟道区域可以包括在所述第一水平方向上与所述第一单元边界和所述第二单元边界均等距的部分。
根据本发明构思的一些实施例，标准单元可以包括：第一垂直场效应晶体管(VFET)，所述第一VFET包括第一沟道区域，所述第一沟道区域在垂直于衬底的上表面的垂直方向上从所述衬底突出；第二VFET，所述第二VFET包括第二沟道区域，所述第二沟道区域在所述垂直方向上从所述衬底突出；以及第三VFET，所述第三VFET包括第三沟道区域，所述第三沟道区域在所述垂直方向上从所述衬底突出。所述第一沟道区域、所述第二沟道区域和所述第三沟道区域可以在垂直于所述垂直方向的第一水平方向上彼此间隔开，并且沿着所述第一水平方向顺序地布置。所述标准单元还可以包括与所述第一VFET相邻的第一底部接触以及与所述第三VFET相邻的第二底部接触。所述第一底部接触可以沿着第一单元边界延伸并且可以电连接到所述第一VFET。所述第二底部接触可以沿着第二单元边界延伸并且可以电连接到所述第三VFET。所述第一单元边界和所述第二单元边界可以在所述第一水平方向上彼此间隔开。所述第一底部接触和所述第二底部接触可以被构造为接收具有第一电压的第一电源。
附图说明
图1是根据本发明构思的一些实施例的标准单元的一部分的电路图。
图2是反相器的电路图。
图3是根据本发明构思的一些实施例的反相器的电路图。
图4是根据本发明构思的一些实施例的图3的反相器的布局。
图5A和图5B分别是根据本发明构思的一些实施例的沿着图4的线A-A'和线B-B'截取的截面图。
图6A和图6B是根据本发明构思的一些实施例的图5A的区域G的放大示图。
图7是根据本发明构思的一些实施例的反相器的电路图。
图8是根据本发明构思的一些实施例的图7的反相器的布局。
图9是根据本发明构思的一些实施例的沿着图8的线B-B'截取的截面图。
图10是根据本发明构思的一些实施例的2-输入与非(NAND)门的电路图。
图11是根据本发明构思的一些实施例的2-输入NAND门的电路图。
图12是根据本发明构思的一些实施例的图11的2-输入NAND门的布局。
图13A和图13B分别是根据本发明构思的一些实施例的沿着图12的线C-C'和线D-D'截取的截面图。
图14是根据本发明构思的一些实施例的图11的2-输入NAND门的布局。
图15是根据本发明构思的一些实施例的沿着图14的D-D'截取的截面图。
图16是根据本发明构思的一些实施例的图11的2-输入NAND门的布局。
图17是根据本发明构思的一些实施例的图11的2-输入NAND门的布局。
图18是根据本发明构思的一些实施例的如图10所示的2-输入NAND门的电路图。
图19是根据本发明构思的一些实施例的图18的2-输入NAND门的布局。
图20A和图20B分别是根据本发明构思的一些实施例的沿着图19的线E-E'和线F-F'截取的截面图。
图21是根据本发明构思的一些实施例的图18的2-输入NAND门的布局。
图22是根据本发明构思的一些实施例的2-输入或非(NOR)门的电路图。
图23是根据本发明构思的一些实施例的图3的反相器的布局。
图24A和图24B分别是根据本发明构思的一些实施例的沿着图23的线A-A'和线B-B'截取的截面图。
具体实施方式
集成电路器件可以包括多个标准单元，可以提供电连接到具有第一电压(例如，漏电压VDD)的第一电源的多条第一电源线以及电连接到具有第二电压(例如，源电压VSS)的第二电源的多条第二电源线来为标准单元供电。第一电源线和第二电源线可以交替地布置。一些标准单元可以是单一高度单元(single height cell)，每个单一高度单元可以包括分别在其单元边界上延伸的单条第一电源线和单条第二电源线。为了改进标准单元的晶体管的驱动强度，可以考虑增加晶体管的宽度和/或晶体管的数量。
根据本发明构思的一些实施例，标准单元可以是双重高度单元(double heightcell)，双重高度单元包括在其一对单元边界上延伸的一对第一电源线或一对第二电源线，以通过增加晶体管的宽度和/或晶体管的数量来改进标准单元的晶体管的驱动强度。双重高度单元的尺寸大约是单一高度单元的尺寸的两倍，因此更多的晶体管和/或更大的晶体管能够被包括在其中。
根据本发明构思的一些实施例，标准单元可以是例如反相器、2-输入NAND门、3-输入NAND门、2-输入NOR门、3-输入NOR门、与或非门(AOI)、或与非门(OAI)、异或非(XNOR)门、异或(XOR)门、复用器(MUX)、锁存器或者D-触发器。
图1是标准单元的一部分的电路图，该部分包括共享单个输入和单个输出的一个P型晶体管和一个N型晶体管。根据本发明构思的一些实施例，标准单元可以是图2所示的反相器。具有第一电压(例如，漏电压VDD)的第一电源可以施加到反相器的P型晶体管TR_P，具有第二电压(例如，源电压VSS)的第二电源可以施加到反相器的N型晶体管TR_N。
为了改进反相器的晶体管的驱动强度，在一些实施例中，如3图所示，反相器可以被设计为双重高度单元，并且可以包括两个P型晶体管TR_Pa和TR_Pb以及单个N型晶体管TR_N。在一些实施例中，N型晶体管TR_N的尺寸可以大于两个P型晶体管TR_Pa和TR_Pb中的每个P型晶体管的尺寸。例如，N型晶体管TR_N可以包括比两个P型晶体管TR_Pa和TR_Pb中的每个P型晶体管的沟道区域长的沟道区域。
图4是根据本发明构思的一些实施例的图3的反相器的布局，图5A和图5B分别是根据本发明构思的一些实施例的沿着图4的线A-A'和线B-B'截取的截面图。
参照图4、图5A和图5B，反相器(在下文称为“INV1”)可以包括设置在衬底100上的VFET，诸如，图3所示的第一P型VFET TR_Pa、第二P型VFET TR_Pb和N型VFET TR_N。衬底100可以包括相对的表面：上表面100_U和下表面100_L。衬底100的上表面100_U和下表面100_L可以彼此平行。衬底100可以包括一种或更多种半导体材料，例如，Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC和/或InP。在一些实施例中，衬底100可以是块状衬底(例如，块状硅衬底)或绝缘体上半导体(SOI)衬底。
第一P型VFET TR_Pa可以包括衬底100中的第一底部源/漏区12_Pa、衬底100上的第一沟道区域14_Pa以及第一沟道区域14_Pa上的第一顶部源/漏区16_Pa。第一沟道区域14_Pa可以在垂直于衬底100的上表面100_U的垂直方向Z上从衬底100的上表面100_U突出。
N型VFET TR_N可以包括衬底100中的第二底部源/漏区12_N、衬底100上的第二沟道区域14_N以及第二沟道区域14_N上的第二顶部源/漏区16_N。第二沟道区域14_N可以在垂直方向Z上从衬底100的上表面100_U突出。
第二P型VFET TR_Pb可以包括衬底100中的第三底部源/漏区12_Pb、衬底100上的第三沟道区域14_Pb以及第三沟道区域14_Pb上的第三顶部源/漏区16_Pb。第三沟道区域14_Pb可以在垂直方向Z上从衬底100的上表面100_U突出。INV1可以包括隔离层10(例如，浅沟槽隔离层)，隔离层10电隔离第一底部源/漏区12_Pa、第二底部源/漏区12_N和第三底部源/漏区12_Pb。隔离层10可以包括绝缘材料(例如，二氧化硅)。
在一些实施例中，如图5A所示，第一沟道区域14_Pa、第二沟道区域14_N和第三沟道区域14_Pb可以在垂直于垂直方向Z的第一水平方向X上彼此间隔开，并且可以沿着第一水平方向X顺序地布置。第一沟道区域14_Pa可以在第一水平方向X上具有第一长度L1，第二沟道区域14_N可以在第一水平方向X上具有第二长度L2，第三沟道区域14_Pb可以在第一水平方向X上具有第三长度L3。第二长度L2可以比第一长度L1长。例如，第二长度L2可以至少大于第一长度L1的1.5倍，或者第二长度L2可以大于第一长度L1的两倍。在一些实施例中，第一长度L1可以等于第三长度L3。
INV1可以包括公共栅极层18。公共栅极层18的第一部分可以是第一P型VFET TR_Pa的第一栅电极，公共栅极层18的第二部分可以是N型VFETTR_N的第二栅电极，公共栅极层18的第三部分可以是第二P型VFET TR_Pb的第三栅电极。由于第一P型VFET TR_Pa、N型VFETTR_N和第二P型VFET TR_Pb共享公共栅极层18，因此可以通过公共栅极层18施加INV1的输入。间隔物20可以设置在公共栅极层18上以及公共栅极层18下方。
反相器INV1可以包括与第一P型VFET TR_Pa相邻的第一底部接触36_1a以及与第二P型VFET TR_Pb相邻的第二底部接触36_1b。第一底部接触36_1a和第二底部接触36_1b可以在第一水平方向X上彼此间隔开。第一底部接触36_1a和第二底部接触36_1b可以分别沿着第一单元边界CB_1和第二单元边界CB_2延伸，第一单元边界CB_1和第二单元边界CB_2在垂直于垂直方向Z并且横穿第一水平方向X的第二水平方向Y上延伸。在一些实施例中，第一底部接触36_1a和第二底部接触36_1b均可以在第二水平方向Y上纵向延伸。在一些实施例中，第二水平方向Y可以垂直于第一水平方向X。
在一些实施例中，如图4所示，第一底部接触36_1a和第二底部接触36_1b均可以连续地延伸穿过INV1。此外，第一底部接触36_1a和第二底部接触36_1b均可以延伸到相邻的单元中，并且可以被相邻的单元共享。第一单元边界CB_1可以在第一水平方向X上位于第一底部接触36_1a的中间，第二单元边界CB_2可以在第一水平方向X上位于第二底部接触36_1b的中间。
第一底部接触36_1a可以电连接到第一底部源/漏区12_Pa，并且第二底部接触36_1b可以电连接到第三底部源/漏区12_Pb。在一些实施例中，第一底部接触36_1a和第二底部接触36_1b二者可以连接到具有第一电压(例如，漏电压VDD)的第一电源，因此第一电源可以施加到第一底部源/漏区12_Pa和第三底部源/漏区12_Pb。如图5A所示，第一底部接触36_1a可以接触第一底部源/漏区12_Pa，第二底部接触36_1b可以接触第三底部源/漏区12_Pb。
在一些实施例中，如图5A所示，第二沟道区域14_N可以穿过在第一水平方向X上与第一单元边界CB_1和第二单元边界CB_2均等距的假设线IL而延伸，因此第二沟道区域14_N可以包括与第一单元边界CB_1和第二单元边界CB_2均等距的部分。在一些实施例中，第二沟道区域14_N在第一水平方向X上的中间可以位于假设线IL上。如图4所示，在第二水平方向Y上与INV1相邻的单元的第三单元边界CB_3和第四单元边界CB_4可以沿着第二水平方向Y与假设线IL对齐。
INV1还可以包括第三底部接触36_2a和第四底部接触36_2b，并且第三底部接触36_2a可以电连接到第二底部源/漏区12_N。在一些实施例中，如图5B所示，第三底部接触36_2a可以接触第二底部源/漏区12_N。在一些实施例中，第三底部接触36_2a可以连接到具有不同于第一电压的第二电压(例如，源电压VSS)的第二电源，因此第二电源可以施加到第二底部源/漏区12_N。如图4所示，第三底部接触36_2a可以不连续地延伸穿过INV1。在一些实施例中，第四底部接触36_2b也可以电连接到第二底部源/漏区12_N。
参照图4，第三底部接触36_2a可以横穿第六单元边界CB_6，并且可以延伸到相邻的单元中。因此，INV1的第三底部接触36_2a可以被相邻的单元共享。第三底部接触36_2a的中间可以在第一水平方向X上与第一单元边界CB_1和第二单元边界CB_2均间隔第一距离D1，因此第三底部接触36_2a的中间可以与第一单元边界CB_1和第二单元边界CB_2均等距。在一些实施例中，第三底部接触36_2a的中间可以在第一水平方向X上与第一底部接触36_1a和第二底部接触36_1b均间隔第二距离D2，因此第三底部接触36_2a的中间可以与第一底部接触36_1a和第二底部接触36_1b均等距。
第四底部接触36_2b可以横穿第五单元边界CB_5，并且可以延伸到相邻的单元中。第四底部接触36_2b的中间还可以在第一水平方向X上与第一单元边界CB_1和第二单元边界CB_2均间隔第一距离D1，因此第四底部接触36_2b的中间可以与第一单元边界CB_1和第二单元边界CB_2均等距。
仍旧参照图4、图5A和图5B，INV1可以包括第一顶部接触32_Pa和32_Pb、第二顶部接触32_N、栅极接触34、第一通路接触42_I、第二通路接触42_O、第一导线44_I以及第二导线44_O。公共栅极层18可以通过栅极接触34和第一通路接触42_I电连接到第一导线44_I。第一顶部源/漏区16_Pa和第三顶部源/漏区16Pb可以通过第一顶部接触32_Pa和32_Pb以及第二通路接触42_O电连接到第二导线44_O。第二顶部源/漏区16_N可以通过第二顶部接触32_N和第二通路接触42_O电连接到第二导线44_O。虽然示出了两个栅极接触34和两个第一通路接触42_I，但是将理解，反相器INV1可以包括一个栅极接触34和一个第一通路接触42_I。
第一顶部接触32_Pa和32_Pb、第二顶部接触32_N、栅极接触34、第一通路接触42_I、第二通路接触42_O、第一导线44_I以及第二导线44_O均可以包括金属，例如，钴(Co)、钨(W)和/或铜(Cu)。
INV1还可以包括第三通路接触42_B，每个第三通路接触42_B可以电连接到第一底部接触36_1a和第二底部接触36_1b中的一个。在一些实施例中，如图5A和图5B所示，每个第三通路接触42_B可以连接到第一底部接触36_1a和第二底部接触36_1b中的一个。第三通路接触42_B可以包括金属，例如，Co、W和/或Cu。虽然在图4中的示图中被省略，但是如图5A和图5B所示，INV1还可以包括第三导线44_P，第三导线44_P可以电连接到第三通路接触42_B中的一些。
图6A和图6B是根据本发明构思的一些实施例的图5A的区域G的放大示图。参照图6A和图6B，栅极绝缘件15可以设置在第三沟道区域14_Pb与公共栅极层18之间，以电隔离第三沟道区域14_Pb和公共栅极层18。虽然图6A和图6B示出栅极绝缘件15还可以位于间隔物20与第三沟道区域14_Pb之间，但是将理解，可以在间隔物20与第三沟道区域14_Pb之间省略栅极绝缘件15，间隔物20可以接触第三沟道区域14_Pb。在一些实施例中，如图5A和图6A所示，第三沟道区域14_Pb的下表面可以通过衬底100的突出部分100P连接到衬底100，并且第三底部源/漏区12_Pb可以位于衬底100的突出部分100P的一侧上。在一些实施例中，如图6B所示，第三沟道区域14_Pb的下表面可以与第三底部源/漏区12_Pb垂直重叠。将理解的是，在此讨论的所有VFET(包括图4所示的第一P型VFET TR_Pa、N型VFET TR_N)可以具有与图6A和图6B所示的第二P型VFET TR_Pb相同或相似的结构。
图7是根据本发明构思的一些实施例的反相器(在下文称为“INV2”)的电路。参照图7，为了更好的性能(例如，较高的晶体管电流)，图3的第一P型VFET TR_Pa、第二P型VFETTR_Pb和N型VFET TR_N中的每种可以修改为包括并联的两个VFET。图8是根据本发明构思的一些实施例的图7的INV2的布局，图9是根据本发明构思的一些实施例的沿着图8的线B-B'截取的截面图。沿着图8的线A-A'的截取截面图可以与图5A所示的截面图相同或相似。除了第一P型VFET TR_Pa、第二P型VFET TR_Pb和N型VFET TR_N中的每种包括两个晶体管之外，INV2可以与参照图3、图4、图5A和图5B讨论的INV1相同或相似。
根据本发明构思的一些实施例，图1所示的标准单元的部分可以是图10的接收输入A和输入B的2-输入NAND门的部分。参照图10，2-输入NAND门可以包括第一P型VFET TR_P1、第二P型VFET TR_P2、第一N型VFET TR_N1和第二N型VFET TR_N2。在一些实施例中，如图11所示，2-输入NAND门可以被设计为双重高度单元，并且第一P型VFET TR_P1和第二P型VFET TR_P2中的每种可以包括两个VFET，以改进它们的驱动强度。参照图11，2-输入NAND门可以包括两个第一P型VFET TR_P1a和TR_P1b以及两个第二P型VFET TR_P2a和TR_P2b。在一些实施例中，两个N型VFET中的每个N型VFET的尺寸可以大于两个第一P型VFETTR_P1a和TR_P1b以及两个第二P型VFET TR_P2a和TR_P2b中的每个P型VFET的尺寸。例如，两个N型VFETTR_N1和TR_N2中的每个N型VFET可以包括比两个第一P型VFET TR_P1a和TR_P1b以及两个第二P型VFET TR_P2a和TR_P2b中的每个P型VFET的沟道区域长的沟道区域。
图12是根据本发明构思的一些实施例的图11的2-输入NAND门的布局，图13A和图13B分别是根据本发明构思的一些实施例的沿着图12的线C-C'和线D-D'截取的截面图。
参照图12、图13A和图13B，2-输入NAND门(在下文称为“2-NAND 1”)可以包括如图11所示的两个第一P型VFET TR_P1a和TR_P1b，第一P型VFET TR_P1a和TR_P1b均可以包括第一沟道区域14_P1a和14_P1b中的一个以及第一顶部源/漏区16_P1a和16_P1b中的一个。第一N型VFET TR_N1可以包括第二沟道区域14_N1和第二顶部源/漏区16_N1。两个第二P型VFET TR_P2a和TR_P2b均可以包括第三沟道区域14_P2a和14_P2b中的一个以及第三顶部源/漏区16_P2a和16_P2b中的一个。第二N型VFET TR_N2可以包括第四沟道区域14_N2和第四顶部源/漏区16_N2。第一沟道区域14_P1a和14_P1b、第二沟道区域14_N1、第三沟道区域14_P2a和14_P2b以及第四沟道区域14_N2均可以在垂直方向Z上从衬底100的上表面100_U突出。
在一些实施例中，如图13B所示，第一沟道区域14_P1a、第二沟道区域14_N1和第一沟道区域14_P1b可以在第一水平方向X上彼此间隔开，并且可以沿着第一水平方向X顺序地布置。在一些实施例中，如图13A所示，第三沟道区域14_P2a、第四沟道区域14_N2和第三沟道区域14_P2b可以在第一水平方向X上彼此间隔开，并且可以沿着第一水平方向X顺序地布置。
第一沟道区域14_P1a和第三沟道区域14_P2a均可以在第一水平方向X上具有第四长度L4，第二沟道区域14_N1和第四沟道区域14_N2均可以在第一水平方向X上具有第五长度L5，第一沟道区域14_P1b和第三沟道区域14_P2b均可以在第一水平方向X上具有第六长度L6。第五长度L5可以比第四长度L4长。例如，第五长度L5可以大于第四长度L4的1.5倍，或者第五长度L5可以大于第四长度L4的两倍。在一些实施例中，第四长度L4可以等于第六长度L6。
第一底部源/漏区12_Pa可以包括作为第一P型VFET TR_Pla的底部源/漏区的第一部分以及作为第二P型VFET TR_P2a的底部源/漏区的第二部分，因此第一底部源/漏区域12_Pa可以由第一P型VFET TR_P1a和第二P型VFET TR_P2a共享。第二底部源/漏区12_N可以包括作为第一N型VFET TR_N1的底部源/漏区的第一部分以及作为第二N型VFET TR_N2的底部源/漏区的第二部分，因此第二底部源/漏区12_N可以由第一N型VFET TR_N1和第二N型VFET TR_N2共享。第三底部源/漏区12_Pb可以包括作为第一P型VFET TR_P1b的底部源/漏区的第一部分以及作为第二P型VFET TR_P2b的底部源/漏区的第二部分，因此第三底部源/漏区12_Pb可以由第一P型VFET TR_P1b和第二P型VFET TR_P2b共享。
2-NAND 1可以包括第一公共栅极层18A和第二公共栅极层18B。第一公共栅极层18A的第一部分可以是第一P型VFET TR_P1a的第一栅电极，第一公共栅极层18A的第二部分可以是第一N型VFET TR_N1的第二栅电极，第一公共栅极层18A的第三部分可以是第一P型VFET TR_P1b的第三栅电极。由于第一P型VFET TR_P1a、第一N型VFET TR_N1和第一P型VFETTR_P1b共享第一公共栅极层18A，因此可以通过第一公共栅极层18A来施加2-NAND 1的输入(例如，图11中的输入A)。
第二公共栅极层18B的第一部分可以是第二P型VFET TR_P2a的第四栅电极，第二公共栅极层18B的第二部分可以是第二N型VFET TR_N2的第五栅电极，第二公共栅极层18B的第三部分可以是第二P型VFETTR_P2b的第六栅电极。由于第二P型VFET TR_P2a、第二N型VFETTR_N2和第二P型VFET TR_P2b共享第二公共栅极层18B，因此可以通过第二公共栅极层18B来施加2-NAND 1的输入(例如，图11中的输入B)。
2-NAND 1可以包括与第一P型VFET TR_P1a相邻的第一底部接触36_1a以及与第一P型VFET TR_P1b相邻的第二底部接触36_1b。第一底部接触36_1a和第二底部接触36_1b可以在第一水平方向X上彼此间隔开。第一底部接触36_1a和第二底部接触36_1b可以分别在第一单元边界CB_1和第二单元边界CB_2上延伸，第一单元边界CB_1和第二单元边界CB_2在第二水平方向Y上延伸。第一底部接触36_1a和第二底部接触36_1b均可以在第二水平方向Y上纵向延伸。
在一些实施例中，如图12所示，第一底部接触36_1a和第二底部接触36_1b均可以连续地延伸穿过2-NAND 1。此外，第一底部接触36_1a和第二底部接触36_1b均可以延伸到相邻的单元中，并且可以被相邻的单元共享。第一单元边界CB_1可以在第一水平方向X上位于第一底部接触36_1a的中间，第二单元边界CB_2可以在第一水平方向X上位于第二底部接触36_1b的中间。
第一底部接触36_1a可以电连接到第一底部源/漏区12_Pa，并且第二底部接触36_1b可以电连接到第三底部源/漏区12_Pb。在一些实施例中，第一底部接触36_1a和第二底部接触36_1b均可以连接到具有第一电压(例如，漏电压VDD)的第一电源，因此第一电源可以施加到第一底部源/漏区12_Pa和第三底部源/漏区12_Pb。如图13A和图13B所示，第一底部接触36_1a可以接触第一底部源/漏区12_Pa，第二底部接触36_1b可以接触第三底部源/漏区12_Pb。
在一些实施例中，如图12所示，相邻的单元的第三底部接触36_2a和第四底部接触36_2b可以不延伸到2-NAND 1中，因此2-NAND 1可以不包括第三底部接触36_2a和第四底部接触36_2b。第三底部接触36_2a和第四底部接触36_2b可以连接到具有不同于第一电压的第二电压(例如，源电压VSS)的第二电源。
仍旧参照图12、图13A和图13B，第二沟道区域14_N1和第四沟道区域14_N2均可以穿过在第一水平方向X上与第一单元边界CB_1和第二单元边界CB_2均等距的假设线IL而延伸，因此第二沟道区域14_N1和第四沟道区域14_N2均可以包括与第一单元边界CB_1和第二单元边界CB_2均等距的部分。假设线IL可在第一水平方向X上与第一单元边界CB_1和第二单元边界CB_2均间隔第三距离D3。在一些实施例中，第二沟道区域14_N1和第四沟道区域14_N2中的每个沟道区域在第一水平方向X上的中间可以位于假设线IL上。如图12所示，相邻的单元的第三单元边界CB_3和第四单元边界CB_4可以沿着第二水平方向Y与假设线IL对齐。在一些实施例中，如图12所示，假设线IL可以在第一水平方向X上与第一底部接触36_1a和第二底部接触36_1b均间隔第四距离D4。
2-NAND 1还可以包括第一顶部接触32_O1和32_O2、第二顶部接触32_N、第一栅极接触34_A和第二栅极接触34_B、第一通路接触42_I1和42_I2、第二通路接触42_O1和42_O2、以及第三通路接触42_N。为了简要说明，从图12的示图省略了图13A和图13B所示的第一导线44_I1和44_I2、第二导线44_O1和44_O2以及第三导线44_P1和44_P2。
第一公共栅极层18A可以通过第一栅极接触34_A和第一通路接触42_I1电连接到第一导线44_I1。第二公共栅极层18B可以通过第二栅极接触34_B和第一通路接触42_I2电连接到第一导线44_I2。在一些实施例中，如图12所示，第一栅极接触34_A和第二栅极接触34_B可以分别位于假设线IL的相对两侧。
第一顶部接触32_O1可以电连接到第一顶部源/漏区16_P1a、第二顶部源/漏区16_N1和第三顶部源/漏区16_P2a。在一些实施例中，如图13A和图13B所示，第一顶部接触32_O1可以接触第一顶部源/漏区16_P1a、第二顶部源/漏区16_N1和第三顶部源/漏区16_P2a。第一顶部源/漏区16_P1a、第二顶部源/漏区16_N1和第三顶部源/漏区16_P2a可以通过第一顶部接触32_O1和第二通路接触42_O1电连接到第二导线44_O1。
第一顶部接触32_O2可以电连接到第一顶部源/漏区16_P1b和第三顶部源/漏区16_P2b。在一些实施例中，如图13A和图13B所示，第一顶部接触32_O2可以接触第一顶部源/漏区16_P1b和第三顶部源/漏区16_P2b。第一顶部源/漏区16_P1b和第三顶部源/漏区16_P2b可以通过第一顶部接触32_O2和第二通路接触42_O2电连接到第二导线44_O2。
第二顶部接触32_N可以电连接到第四顶部源/漏区16_N2。在一些实施例中，如图13A所示，第二顶部接触32_N可以接触第四顶部源/漏区16_N2。第四顶部源/漏区16_N2可以电连接到第三导线44_P2，第三导线44_P2连接到具有第二电压(例如，源电压VSS)的第二电源。
2-NAND 1还可以包括第三通路接触42_B，每个第三通路接触42_B可以电连接到第一底部接触36_1a和第二底部接触36_1b中的一个。在一些实施例中，如图13A和图13B所示，每个第三通路接触42_B可以接触第一底部接触36_1a和第二底部接触36_1b中的一个。第一底部接触36_1a和第二底部接触36_1b可以分别连接到第三导线44_P1，第三导线44_P1连接到具有第一电压(例如，漏电压VDD)的第一电源。
第一顶部接触32_O1和32_O2、第二顶部接触32_N、第一栅极接触34_A、第二栅极接触34_B、第一通路接触42_I1和42_I2、第二通路接触42_O1和42_O2、第三通路接触42_N、第一导线44_I1和44_I2、第二导线44_O1和44_O2以及第三导线44_P1和44_P2均可以包括金属，例如，Co、W和/或Cu。
图14是根据本发明构思的一些实施例的图11的2-输入NAND门的布局，图15是根据本发明构思的一些实施例的沿着图14的D-D'截取的截面图。
参照图14和图15，除了在此讨论的若干元件之外，2-输入NAND门(在下文称为“2-NAND 2”)可以与参照图12、图13A和图13B讨论的2-NAND 1相同或相似。沿着图14的线C-C'截取的截面图可以与图13A所示的截面图相同或相似。
第一顶部接触32_O1可以具有直线形状，并且可以电连接到第一顶部源/漏区16_P1a和第三顶部源/漏区16_P2a。在一些实施例中，第一顶部接触32_O1可以接触第一顶部源/漏区16_P1a和第三顶部源/漏区16_P2a。第一顶部源/漏区16_P1a可以通过第一顶部接触32_O1和第二通路接触42_O3电连接到第二导线44_O1。
第二顶部接触32_N1可以接触并且可以电连接到第二顶部源/漏区16_N1。第二顶部源/漏区16_N1可以通过第二顶部接触32_N1和第二通路接触42_O1电连接到第二导线44_O1。
图16是根据本发明构思的一些实施例的图11的2-输入NAND门的布局。除了在此讨论的若干元件之外，图16所示的2-输入NAND门(在下文称为“2-NAND 3”)可以与参照图12、图13A和图13B讨论的2-NAND 1相同或相似。
参照图16，第二顶部源/漏区16_N1和第四顶部源/漏区16_N2均可以具有比图13A和图13B所示的第五长度L5短的第七长度L7。将理解的是，第二沟道区域14_N1和第四沟道区域14_N2均可以具有与第七长度L7相似的长度。第七长度L7可以被确定为平衡P型晶体管和N型晶体管的驱动强度。在一些实施例中，当相邻的标准单元是包括顶部源/漏区16_A1和16_A2的单一高度单元时，如图16所示，第二底部源/漏区12_N在第一水平方向上的长度可以减小，并且第二底部源/漏区12_N可以在第六单元边界CB_6附近具有阶梯状轮廓。
图17是根据本发明构思的一些实施例的图11的2-输入NAND门的布局。除了在此讨论的若干元件之外，图17所示的2-输入NAND门(在下文称为“2-NAND 4”)可以与参照图12、图13A和图13B讨论的2-NAND 1相同或相似。
参照图17，第一N型VFET TR_N1和第二N型VFET TR_N2中的每种可以包括两个VFET。因此，2-NAND 4可以包括：在第一水平方向X上彼此间隔开的一对第二顶部源/漏区16_N1以及在第一水平方向X上彼此间隔开的一对第四顶部源/漏区16_N2。2-NAND 4还可以包括：分别在一对第二顶部源/漏区16_N1下方的一对第二沟道区域14_N1(图17中未示出)以及分别在一对第四顶部源/漏区16_N2下方的一对第四沟道区域14_N2(图17中未示出)。此外，2-NAND 4可以包括在第一水平方向X上彼此间隔开的一对第二底部源/漏区12_Na和12_Nb。
图18是根据本发明构思的一些实施例的如图10所示的2-输入NAND门的电路图。图18的2输入NAND门(在下文称为“2-NAND 5”)可以包括：两个第一N型VFET TR_N1a和TR_N1b、两个第二N型VFET TR_N2a和TR_N2b、单个第一P型VFET TR_P1以及单个第二P型VFET TR_P2。图19是根据本发明构思的一些实施例的图18的2-NAND5的布局，图20A和图20B分别是根据本发明构思的一些实施例的沿着图19的线E-E'和线F-F'截取的截面图。
参照图19、图20A和图20B，两个第一N型VFET TR_N1a和TR_N1b均可以包括第一沟道区域14_N1a和14_N1b中的一个以及第一顶部源/漏区16_N1a和16_N1b中的一个。第一P型VFET TR_P1可以包括第二沟道区域14_P1和第二顶部源/漏区16_P1。两个第二N型VFET TR_N2a和TR_N2b均可以包括第三沟道区域14_N2a和14_N2b中的一个以及第三顶部源/漏区16_N2a和16_N2b中的一个。第二P型VFET TR_P2可以包括第四沟道区域14_P2和第四顶部源/漏区16_P2。第一沟道区域14_N1a和14_N1b、第二沟道区域14_P1、第三沟道区域14_N2a和14_N2b以及第四沟道区域14_P2均可以在垂直方向Z上从衬底100的上表面100_U突出。
在一些实施例中，如图20B所示，第一沟道区域14_N1a、第二沟道区域14_P1和第一沟道区域14_N1b可以在第一水平方向X上彼此间隔开，并且可以沿着第一水平方向X顺序地布置。在一些实施例中，如图20A所示，第三沟道区域14_N2a、第四沟道区域14_P2和第三沟道区域14_N2b可以在第一水平方向X上彼此间隔开，并且可以沿着第一水平方向X顺序地布置。
第一沟道区域14_N1a和第三沟道区域14_N2a均可以在第一水平方向X上具有第八长度L8，第二沟道区域14_P1和第四沟道区域14_P2均可以在第一水平方向X上具有第九长度L9，第一沟道区域14_N1b和第三沟道区域14_N2b均可以在第一水平方向X上具有第十长度L10。第九长度L9可以比第八长度L8长。例如，第九长度L9可以大于第八长度L8的1.5倍，或者第九长度L9可以大于第八长度L8的两倍。在一些实施例中，第八长度L8可以等于第十长度L10。
第一底部源/漏区12_Na可以包括作为第一N型VFET TR_N1a的底部源/漏区的第一部分以及作为第二N型VFET TR_N2a的底部源/漏区的第二部分，因此第一底部源/漏区12_Na可以由第一N型VFET TR_N1a和第二N型VFET TR_N2a共享。第二底部源/漏区12_P可以包括作为第一P型VFET TR_P1的底部源/漏区的第一部分以及作为第二P型VFETTR_P2的底部源/漏区的第二部分，因此第二底部源/漏区12_P可以由第一P型VFET TR_P1和第二P型VFETTR_P2共享。第三底部源/漏区12_Nb可以包括作为第一N型VFET TR_N1b的底部源/漏区的第一部分以及作为第二N型VFET TR_N2b的底部源/漏区的第二部分，因此第三底部源/漏区12_Nb可以由第一N型VFET TR_N1b和第二N型VFETTR_N2b共享。
2-NAND 5可以包括第一公共栅极层18A和第二公共栅极层18B。第一公共栅极层18A的第一部分可以是第一N型VFET TR_N1a的第一栅电极，第一公共栅极层18A的第二部分可以是第一P型VFET TR_P1的第二栅电极，第一公共栅极层18A的第三部分可以是第一N型VFET TR_N1b的第三栅电极。由于第一N型VFET TR_N1a、第一P型VFET TR_P1和第一N型VFETTR_N1b共享第一公共栅极层18A，因此可以通过第一公共栅极层18A来施加2-NAND 5的输入(例如，图18中的输入A)。
第二公共栅极层18B的第一部分可以是第二N型VFET TR_N2a的第四栅电极，第二公共栅极层18B的第二部分可以是第二P型VFET TR_P2的第五栅电极，第二公共栅极层18B的第三部分可以是第二N型VFET TR_N2b的第六栅电极。由于第二N型VFET TR_N2a、第二P型VFET TR_P2和第二N型VFET TR_N2b共享第二公共栅极层18B，因此可以通过第二公共栅极层18B来施加2-NAND 5的输入(例如，图18中的输入B)。
2-NAND 5可以包括与第一N型VFET TR_N1a相邻的第一底部接触36_2a以及与第一N型VFET TR_N1b相邻的第二底部接触36_2b。第一底部接触36_2a和第二底部接触36_2b可以在第一水平方向X上彼此间隔开。第一底部接触36_2a和第二底部接触36_2b可以分别沿着第一单元边界CB_1和第二单元边界CB_2延伸，第一单元边界CB_1和第二单元边界CB_2在第二水平方向Y上延伸。第一底部接触36_2a和第二底部接触36_2b均可以在第二水平方向Y上纵向延伸。
在一些实施例中，如图19所示，第一底部接触36_2a和第二底部接触36_2b均可以连续地延伸穿过2-NAND 5。此外，第一底部接触36_2a和第二底部接触36_2b均可以延伸到相邻的单元中，并且可以被相邻的单元共享。第一单元边界CB_1可以在第一水平方向X上位于第一底部接触36_2a的中间，第二单元边界CB_2可以在第一水平方向X上位于第二底部接触36_2b的中间。
2-NAND 5还可以包括第一顶部接触32_O1和32_O2、第二顶部接触32_Na和32_Nb、第一栅极接触34_A、第二栅极接触34_B、第一通路接触42_I1和42_I2以及第二通路接触42_O1和42_O2。为了简要说明，从图19的示图省略了图20A和图20B所示的第一导线44_I1和44_I2、第二导线44_O1和44_O2以及第三导线44_P1和44_P2。
第一底部接触36_2a可以通过第二顶部接触32_Na电连接到第三顶部源/漏区16_N2a，并且第二底部接触36_2b可以通过第二顶部接触32_Nb电连接到第三顶部源/漏区16_N2b。在一些实施例中，第一底部接触36_2a和第二底部接触36_2b均可以连接到具有第二电压(例如，源电压VSS)的第二电源，因此第二电源可以施加到第三顶部源/漏区16_N2a和16_N2b。如图20A所示，第一底部接触36_2a可以接触第二顶部接触32_Na，并且第二底部接触36_2b可以接触第二顶部接触32_Nb。
在一些实施例中，如图19所示，集成电路器件可以包括相邻的单元的第三底部接触36_1a和第四底部接触36_1b，并且第三底部接触36_1a可以延伸到2-NAND 5中，以电连接到第二底部源/漏区12_P。第三底部接触36_1a和第四底部接触36_1b可以连接到具有与第二电压不同的第一电压(例如，漏电压VDD)的第一电源。在一些实施例中，如图19所示，第二底部源/漏区12_P可以在第二水平方向Y上突出，以提供被第三底部接触36_1a接触的部分。
仍旧参照图19、图20A和图20B，第二沟道区域14_P1和第四沟道区域14_P2均可以穿过在第一水平方向X上与第一单元边界CB_1和第二单元边界CB_2均等距的假设线IL而延伸，因此第二沟道区域14_P1和第四沟道区域14_P2均可以包括与第一单元边界CB_1和第二单元边界CB_2均等距的部分。假设线IL可以在第一水平方向X上与第一单元边界CB_1和第二单元边界CB_2均间隔第五距离D5。在一些实施例中，第二沟道区域14_P1和第四沟道区域14_P2中的每个沟道区域在第一水平方向X上的中间可以位于假设线IL上。如图19所示，相邻的单元的第三单元边界CB_3和第四单元边界CB_4可以沿着第二水平方向Y与假设线IL对齐。在一些实施例中，如图19所示，假设线IL可以在第一水平方向X上与第一底部接触36_2a和第二底部接触36_2b均间隔第六距离D6。
第一公共栅极层18A可以通过第一栅极接触34_A和第一通路接触42_I1电连接到第一导线44_I1。第二公共栅极层18B可以通过第二栅极接触34_B和第一通路接触42_I2电连接到第一导线44_I2。在一些实施例中，如图19所示，第一栅极接触34_A和第二栅极接触34_B可以分别位于假设线IL的相对两侧。
第一顶部接触32_O1可以电连接到第一顶部源/漏区16_N1a、第二顶部源/漏区16_P1和第四顶部源/漏区16_P2。在一些实施例中，如图20A和图20B所示，第一顶部接触32_O1可以接触第一顶部源/漏区16_N1a、第二顶部源/漏区16_P1和第四顶部源/漏区16_P2。第一顶部源/漏区16_N1a、第二顶部源/漏区16_P1和第四顶部源/漏区16_P2可以通过第一顶部接触32_O1和第二通路接触42_O1电连接到第二导线44_O1。
第一顶部接触32_O2可以电连接到第一顶部源/漏区16_N1b。在一些实施例中，如图20B所示，第一顶部接触32_O2可以接触第一顶部源/漏区16_N1b。第一顶部源/漏区16_N1b可以通过第一顶部接触32_O2和第二通路接触42_O2电连接到第二导线44_O2。
2-NAND 5还可以包括第三通路接触42_B，并且每个第三通路接触42_B可以电连接到第一底部接触36_2a和第二底部接触36_2b中的一个。在一些实施例中，如图20A所示，每个第三通路接触42_B可以接触第一底部接触36_2a和第二底部接触36_2b中的一个。在一些实施例中，每个第三通路接触42_B可以电连接到第三导线44_P2，第三导线44_P2连接到具有第二电压(例如，源电压VSS)的第二电源。
第一顶部接触32_O1和32_O2、第二顶部接触32_Na和32_Nb、第一栅极接触34_A、第二栅极接触34_B、第一通路接触42_I1和42_I2、第二通路接触42_O1和42_O2、第一导线44_I1和44_I2、第二导线44_O1和44_O2以及第三导线44_P1和44_P2均可以包括金属，例如，Co、W和/或Cu。
图21是根据本发明构思的一些实施例的图18的2-输入NAND门(在下文称为“2-NAND 6”)的布局。参照图21，2-输入NAND门(在下文称为“2-NAND 6”)可以包括鳍式场效应晶体管(FinFET)，并且第一N型晶体管TR_N1a和TR_N1b、第二N型晶体管TR_N2a和TR_N2b、第一P型晶体管TR_P1和第二P型晶体管TR_P2均可以是鳍式场效应晶体管(FinFET)。
2-NAND 6可以包括第一有源区域210_Na、第二有源区域210_P和第三有源区域210_Nb。第一有源区域210_Na、第二有源区域210_P和第三有源区域210_Nb均可以在垂直方向Z上从衬底100的上表面100_U突出。如图21所示，第一有源区域210_Na、第二有源区域210_P和第三有源区域210_Nb可以在第一水平方向X上彼此间隔开，并且可以沿着第一水平方向X顺序地布置。
第一有源区域210_Na可以在第一水平方向X上具有第十一长度L11，第二有源区域210_P可以在第一水平方向X上具有第十二长度L12，第三有源区域210_Nb可以在第一水平方向X上具有第十三长度L13。第十二长度L12可以比第十一长度L11长。例如，第十二长度L12可以大于第十一长度L11的1.5倍，或者第十二长度L12可以大于第十一长度L11的两倍。在一些实施例中，第十一长度L11可以等于第十三长度L13。
如图21所示，第二有源区域210_P可以穿过在第一水平方向X上与第一单元边界CB_1和第二单元边界CB_2均等距的假设线IL而延伸，因此第二有源区域210_P可以包括与第一单元边界CB_1和第二单元边界CB_2均等距的部分。假设线IL可以在第一水平方向X上与第一单元边界CB_1和第二单元边界CB_2均间隔第七距离D7。在一些实施例中，第二有源区域210_P在第一水平方向X上的中间可以位于假设线IL上。
第一公共栅极层218_A和第二公共栅极层218_B可以在第一有源区域210_Na、第二有源区域210_P和第三有源区域210_Nb上延伸。第一N型晶体管TR_N1a、第一P型晶体管TR_P1和第一N型晶体管TR_N1b可以共享第一公共栅极层218_A，因此可以通过第一公共栅极层218_A来施加2-NAND 6的输入(例如，图18中的输入A)。第二N型晶体管TR_N2a、第二P型晶体管TR_P2和第二N型晶体管TR_N2b可以共享第二公共栅极层218_B，因此可以通过第二公共栅极层218_B来施加2-NAND 6的输入(例如，图18中的输入B)。
2-NAND 6可以包括第一栅极接触232_A和第二栅极接触232_B以及输入导线244_I1和244_I2。第一栅极接触232_A和输入导线244_I1可以顺序地堆叠在第一公共栅极层218_A上。第一公共栅极层218_A可以通过第一栅极接触232_A电连接到输入导线244_I1，并且2-NAND 6的输入(例如，图18中的输入A)可以施加到输入导线244_I1。第二栅极接触232_B和输入导线244_I2可以顺序地堆叠在第二公共栅极层218_B上。第二公共栅极层218_B可以通过第二栅极接触232_B电连接到输入导线244_I2，并且2-NAND 6的输入(例如，图18中的输入B)可以施加到输入导线244_I2。
2-NAND 6还可以包括第一电源接触232_PW1、第二电源接触232_PW2以及电源导线244_PWa和244_PWb。第一电源接触232_PW1可以分别接触第二有源区域210_P的源/漏区。第一电源接触232_PW1可以连接到具有第一电压(例如，漏电压VDD)的第一电源，因此可以将第一电源施加到第二有源区域210_P的源/漏区。第一电源接触232_PW1可以分别电连接到设置在第一电源接触232_PW1上的导线(未示出)。
第二电源接触232_PW2可以分别接触第一有源区域210_Na的源/漏区和第三有源区域210_Nb的源/漏区。第二电源接触232_PW2可以分别电连接到电源导线244_PWa和244_PWb，并且电源导线244_PWa和244_PWb可以分别电连接到第一底部接触36_2a和第二底部接触36_2b。第一底部接触36_2a和第二底部接触36_2b可以连接到具有第二电压(例如，源电压VSS)的第二电源。
2-NAND 6可以包括接触第一有源区域210_Na、第二有源区域210_P和第三有源区域210_Nb的源/漏区的第一输出接触232_O1、第二输出接触232_O2、第三输出接触232_O3和第四输出接触232_O4。第一输出导线244_O1可以设置在第一输出接触232_O1和第二输出接触232_O2上，并且可以电连接到第一输出接触232_O1和第二输出接触232_O2。第二输出导线244_O2可以设置在第三输出接触232_O3和第四输出接触232_O4上，并且可以电连接到第三输出接触232_O3和第四输出接触232_O4。
根据发明构思的一些实施例，标准单元可以是图22所示的2输入NOR门。图22的2输入NOR门与图10的2输入NAND门之间的差异仅是晶体管的导电类型以及连接到并联连接的晶体管和串联连接的晶体管的电源电压。因此，将理解的是，2输入NOR门能够被设计为具有与参照图12至图17和图19至图21讨论的布局和横截面相同或相似的布局和横截面。
图23是根据本发明构思的一些实施例的图3的反相器的布局。图24A和图24B分别是根据本发明构思的一些实施例的沿着图23的线A-A'和线B-B'截取的截面图。
参照图23、图24A和图24B，除了在下文讨论的若干元件之外，反相器(在下文称为“INV1a”)可以与图4、图5A和图5B所示的INV1基本相同。INV1a可以包括电连接到第二底部源/漏区12_N的掩埋电源线(buried power line)102和掩埋电源通路(buried power via)104。在一些实施例中，INV1a还可以包括设置有掩埋电源线102和掩埋电源通路104的掩埋绝缘层106。
在一些实施例中，如图24B所示，掩埋电源通路104可以直接接触第二底部源/漏区12_N。在一些实施例中，掩埋电源线102可以连接到具有第二电压(例如，源电压VSS)的第二电源，因此第二电源可以施加到第二底部源/漏区12_N。在一些实施例中，掩埋电源线102和掩埋电源通路104均可以包括金属，例如，钴(Co)、铜(Cu)和/或钌(Ru)。掩埋绝缘层106可以包括各种绝缘材料，例如，氧化硅。在一些实施例中，如图24A和图24B所示，掩埋绝缘层106可以直接接触衬底100的下表面100_L。
将理解的是，由于具有第二电压(例如，源电压VSS)的第二电源可以通过掩埋电源线102和掩埋电源通路104施加到第二底部源/漏区12_N，因此INV1a可以不包括图4、图5A和图5B所示的第三底部接触36_2a和第四底部接触36_2b。还将理解的是，由于NV1a的第二底部源/漏区12_N可以不包括这样的部分：第三底部接触36_2a和第四底部接触36_2b着陆于所述部分上以与第二底部源/漏区12_N的所述部分接触，因此INV1a的第二底部源/漏区12_N在第二水平方向Y上的宽度可以小于图4所示的INV1的第二底部源/漏区12_N的宽度。
此外，将理解的是，根据本发明构思的一些实施例的反相器和2-输入NAND(例如，INV2、2-NAND 1、2-NAND 2、2-NAND 3、2-NAND 4和2-NAND 5)均可以包括与图23、图24A和图24B的掩埋电源线102、掩埋电源通路104和掩埋绝缘层106相似或相同的掩埋电源线102、掩埋电源通路104和掩埋绝缘层106。电源(例如，具有漏电压VDD的电源和具有源电压VSS的电源)可以通过掩埋电源线102和掩埋电源通路104施加到根据本发明构思的一些实施例的反相器和2-输入NAND中每者的底部源/漏区(例如，第一底部源/漏区12_Pa、第二底部源/漏区12_N、第三底部源/漏区12_Pb、第一底部源/漏区12_Na、第二底部源/漏区12_P和第三底部源/漏区12_Nb)。
在此参照附图描述了示例实施例。在不脱离本公开的精神和教导的情况下，许多不同的形式和实施例是可行的，因此本公开不应被解释为限于在此阐述的示例实施例。相反，提供这些示例实施例，使得本公开将是详尽和完整的，并将本公开的范围传达给本领域技术人员。在附图中，为了清楚，可以夸大层和区域的尺寸和相对尺寸。贯穿全文，相同的附图标记表示相同的元件。
在此参照截面图或平面图描述了本发明构思的示例实施例，所述截面图或平面图是理想实施例以及示例实施例的中间结构的示意图。这样，例如由于制造技术和/或公差导致的示图形状的变化是可以预期的。因此，本发明构思的示例实施例不应被解释为限于在此示出的特定形状，而是包括例如由制造引起的形状偏差。
除非另有定义，否则在此使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常所理解的含义相同的含义。还将理解的是，除非在此明确定义，否则诸如在常用词典中定义的术语应被解释为具有与他们在相关领域的上下文中的含义一致的含义，并且将不以理想化或过于形式的意义来解释。
在此使用的术语仅为了描述特定实施例的目的，并且不意在限制本发明构思。除非上下文另外明确指出，否则如在此所使用的，单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用时，术语“包括”和/或“包含”表明存在叙述的特征、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其他特征、步骤、操作、元件、组件和/或他们的组。如在此所使用的术语“和/或”包括一个或更多个相关所列项的任何和所有组合。
将理解的是，在此提及的“元件A与元件B垂直重叠”(或类似语言)表示存在与元件A与元件B二者交叉的垂直线。将理解的是，虽然在此可以使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语所限制。这些术语仅用于区分一个元件和另一个元件。因此，在不脱离本发明构思的教导的情况下，第一元件可以被称为第二元件。
以上公开的主题应被认为是说明性的，而不是限制性的，并且所附权利要求意在覆盖落入本发明构思的真实精神和范围内的所有此类修改、增强和其他实施例。因此，在法律允许的最大范围内，范围将由所附权利要求及其等同形式的最宽泛的允许解释来确定，并且不应由前述的详细描述来限制。

Claims (20)

1.一种标准单元，包括：
具有第一导电类型的第一垂直场效应晶体管，其中，所述第一垂直场效应晶体管包括第一沟道区域，所述第一沟道区域在垂直于衬底的上表面的垂直方向上从所述衬底突出，并且所述第一沟道区域在垂直于所述垂直方向的第一水平方向上具有第一长度；
具有与所述第一导电类型不同的第二导电类型的第二垂直场效应晶体管，其中，所述第二垂直场效应晶体管包括第二沟道区域，所述第二沟道区域在所述垂直方向上从所述衬底突出，并且所述第二沟道区域在所述第一水平方向上具有第二长度；以及
具有所述第一导电类型的第三垂直场效应晶体管，其中，所述第三垂直场效应晶体管包括在所述垂直方向上从所述衬底突出的第三沟道区域，
其中，所述第一沟道区域、所述第二沟道区域和所述第三沟道区域在所述第一水平方向上彼此间隔开，并且沿着所述第一水平方向顺序地布置，
其中，所述第二长度大于所述第一长度的1.5倍。
2.根据权利要求1所述的标准单元，其中，所述第三沟道区域在所述第一水平方向上具有第三长度，所述第三长度等于所述第一长度。
3.根据权利要求1所述的标准单元，其中，所述第二长度大于所述第一长度的2倍。
4.根据权利要求1所述的标准单元，所述标准单元还包括公共栅极层，所述公共栅极层包括第一部分、第二部分和第三部分，所述第一部分包括所述第一垂直场效应晶体管的第一栅电极，所述第二部分包括所述第二垂直场效应晶体管的第二栅电极，所述第三部分包括所述第三垂直场效应晶体管的第三栅电极。
5.根据权利要求1所述的标准单元，其中，所述第一垂直场效应晶体管还包括所述衬底中的第一底部源/漏区，所述第三垂直场效应晶体管还包括所述衬底中的第三底部源/漏区，
其中，所述第一底部源/漏区和所述第三底部源/漏区被构造为连接到具有第一电压的第一电源。
6.根据权利要求1所述的标准单元，所述标准单元还包括：
第一底部接触，所述第一底部接触沿着与所述第一垂直场效应晶体管相邻的第一单元边界延伸；以及
第二底部接触，所述第二底部接触沿着与所述第三垂直场效应晶体管相邻的第二单元边界延伸，
其中，所述第一底部接触和所述第二底部接触在所述第一水平方向上彼此间隔开，并且在垂直于所述垂直方向并横穿所述第一水平方向的第二水平方向上纵向延伸，
其中，所述第一底部接触和所述第二底部接触被构造为接收具有第一电压的第一电源。
7.根据权利要求1所述的标准单元，其中，所述标准单元包括与所述第一垂直场效应晶体管相邻的第一单元边界和与所述第三垂直场效应晶体管相邻的第二单元边界，并且所述第一单元边界和所述第二单元边界在所述第一水平方向上彼此间隔开，
其中，所述第二沟道区域包括在所述第一水平方向上与所述第一单元边界和所述第二单元边界均等距的部分。
8.一种标准单元，包括：
第一垂直场效应晶体管，所述第一垂直场效应晶体管包括第一沟道区域，所述第一沟道区域在垂直于衬底的上表面的垂直方向上从所述衬底突出；
第二垂直场效应晶体管，所述第二垂直场效应晶体管包括第二沟道区域，所述第二沟道区域在所述垂直方向上从所述衬底突出；以及
第三垂直场效应晶体管，所述第三垂直场效应晶体管包括第三沟道区域，所述第三沟道区域在所述垂直方向上从所述衬底突出，
其中，所述第一沟道区域、所述第二沟道区域和所述第三沟道区域在垂直于所述垂直方向的第一水平方向上彼此间隔开，并且沿着所述第一水平方向顺序地布置，
其中，所述标准单元还包括与所述第一垂直场效应晶体管相邻的第一单元边界以及与所述第三垂直场效应晶体管相邻的第二单元边界，并且所述第一单元边界和所述第二单元边界在所述第一水平方向上彼此间隔开，
其中，所述第二沟道区域包括在所述第一水平方向上与所述第一单元边界和所述第二单元边界均等距的部分。
9.根据权利要求8所述的标准单元，所述标准单元还包括：
第一底部接触，所述第一底部接触沿着所述第一单元边界延伸；以及
第二底部接触，所述第二底部接触沿着所述第二单元边界延伸，
其中，所述第一底部接触和所述第二底部接触被构造为接收具有第一电压的第一电源。
10.根据权利要求9所述的标准单元，其中，所述第一垂直场效应晶体管还包括所述衬底中的第一底部源/漏区，所述第三垂直场效应晶体管还包括所述衬底中的第三底部源/漏区，
其中，所述第一底部接触电连接到所述第一底部源/漏区，所述第二底部接触电连接到所述第三底部源/漏区。
11.根据权利要求9所述的标准单元，其中，所述第二垂直场效应晶体管还包括所述衬底中的第二底部源/漏区以及所述第二沟道区域上的第二顶部源/漏区，
其中，所述标准单元还包括电连接到所述第二顶部源/漏区的导线，
其中，所述第二顶部源/漏区被构造为接收具有与所述第一电压不同的第二电压的第二电源。
12.根据权利要求8所述的标准单元，其中，所述第一沟道区域在所述第一水平方向上具有第一长度，所述第二沟道区域在所述第一水平方向上具有第二长度，并且
其中，所述第二长度大于所述第一长度的1.5倍。
13.根据权利要求8所述的标准单元，所述标准单元还包括公共栅极层，所述公共栅极层包括第一部分、第二部分和第三部分，所述第一部分包括所述第一垂直场效应晶体管的第一栅电极，所述第二部分包括所述第二垂直场效应晶体管的第二栅电极，所述第三部分包括所述第三垂直场效应晶体管的第三栅电极。
14.一种标准单元，包括：
第一垂直场效应晶体管，所述第一垂直场效应晶体管包括第一沟道区域，所述第一沟道区域在垂直于衬底的上表面的垂直方向上从所述衬底突出；
第二垂直场效应晶体管，所述第二垂直场效应晶体管包括第二沟道区域，所述第二沟道区域在所述垂直方向上从所述衬底突出；
第三垂直场效应晶体管，所述第三垂直场效应晶体管包括第三沟道区域，所述第三沟道区域在所述垂直方向上从所述衬底突出，其中，所述第一沟道区域、所述第二沟道区域和所述第三沟道区域在垂直于所述垂直方向的第一水平方向上彼此间隔开，并且沿着所述第一水平方向顺序地布置；
第一底部接触，所述第一底部接触与所述第一垂直场效应晶体管相邻，其中，所述第一底部接触沿着第一单元边界延伸并且电连接到所述第一垂直场效应晶体管；以及
第二底部接触，所述第二底部接触与所述第三垂直场效应晶体管相邻，其中，所述第二底部接触沿着第二单元边界延伸并且电连接到所述第三垂直场效应晶体管，
其中，所述第一单元边界和所述第二单元边界在所述第一水平方向上彼此间隔开，并且
其中，所述第一底部接触和所述第二底部接触被构造为接收具有第一电压的第一电源。
15.根据权利要求14所述的标准单元，其中，所述第二垂直场效应晶体管还包括所述衬底中的第二底部源/漏区以及所述第二沟道区域上的第二顶部源/漏区，
其中，所述标准单元还包括电连接到所述第二顶部源/漏区的导线，并且
其中，所述第二顶部源/漏区被构造为接收具有与所述第一电压不同的第二电压的第二电源。
16.根据权利要求14所述的标准单元，其中，所述第一垂直场效应晶体管还包括所述衬底中的第一底部源/漏区，所述第三垂直场效应晶体管还包括所述衬底中的第三底部源/漏区，并且
其中，所述第一底部接触电连接到所述第一底部源/漏区，所述第二底部接触电连接到所述第三底部源/漏区。
17.根据权利要求14所述的标准单元，其中，所述第一沟道区域在所述第一水平方向上具有第一长度，所述第二沟道区域在所述第一水平方向上具有第二长度，并且
其中，所述第二长度大于所述第一长度的1.5倍。
18.根据权利要求17所述的标准单元，其中，所述第三沟道区域在所述第一水平方向上具有第三长度，所述第三长度等于所述第一长度。
19.根据权利要求14所述的标准单元，所述标准单元还包括公共栅极层，所述公共栅极层包括第一部分、第二部分和第三部分，所述第一部分包括所述第一垂直场效应晶体管的第一栅电极，所述第二部分包括所述第二垂直场效应晶体管的第二栅电极，所述第三部分包括所述第三垂直场效应晶体管的第三栅电极。
20.根据权利要求19所述的标准单元，所述第一垂直场效应晶体管和所述第三垂直场效应晶体管均具有第一导电类型，所述第二垂直场效应晶体管具有与所述第一导电类型不同的第二导电类型。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210082307A (ko) * 2019-12-24 2021-07-05 삼성전자주식회사 반도체 소자
US11688737B2 (en) * 2020-02-05 2023-06-27 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020117722A1 (en) * 1999-05-12 2002-08-29 Kenichi Osada Semiconductor integrated circuit device
CN1750012A (zh) * 2004-09-16 2006-03-22 松下电器产业株式会社 标准单元、半导体集成电路和标准单元的布局生成方法
US20070082448A1 (en) * 2005-10-12 2007-04-12 Samsung Electronics Co., Ltd. Semiconductor devices having transistors with vertical channels and method of fabricating the same
CN101013698A (zh) * 2006-01-31 2007-08-08 奇梦达股份公司 晶体管、存储单元以及制作晶体管的方法
CN101171690A (zh) * 2005-05-06 2008-04-30 爱特梅尔公司 具有平面触点的超级可缩放垂直mos晶体管
US20100264484A1 (en) * 2009-04-17 2010-10-21 Fujio Masuoka Semiconductor device
CN102403274A (zh) * 2007-08-06 2012-04-04 美商矽储科技股份有限公司 非易失性闪速存储单元、阵列及其制造方法
US20120319201A1 (en) * 2011-06-16 2012-12-20 Snu R & Db Foundation Semiconductor devices having vertical device and non-vertical device and methods of forming the same
US20130181297A1 (en) * 2012-01-12 2013-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM Cells and Arrays
US20130292777A1 (en) * 2012-05-03 2013-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
CN105990339A (zh) * 2015-03-23 2016-10-05 瑞萨电子株式会社 半导体器件
CN106024788A (zh) * 2015-03-27 2016-10-12 台湾积体电路制造股份有限公司 具有垂直器件的双端口sram单元结构
US20160329348A1 (en) * 2014-04-22 2016-11-10 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
CN107017257A (zh) * 2015-10-30 2017-08-04 台湾积体电路制造股份有限公司 具有垂直fet器件的静态随机存取存储器件
US20170301666A1 (en) * 2016-04-15 2017-10-19 International Business Machines Corporation Laterally diffused metal oxide semiconductor device integrated with vertical field effect transistor
US9876015B1 (en) * 2017-02-16 2018-01-23 International Business Machines Corporation Tight pitch inverter using vertical transistors
US9893207B1 (en) * 2017-03-17 2018-02-13 International Business Machines Corporation Programmable read only memory (ROM) integrated in tight pitch vertical transistor structures
US20180190670A1 (en) * 2016-12-29 2018-07-05 Imec Vzw Standard cell having vertical transistors
US10083971B1 (en) * 2017-07-19 2018-09-25 Globalfoundries Inc. Vertical SRAM structure with cross-coupling contacts penetrating through common gates to bottom S/D metal contacts

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7821039B2 (en) 2008-06-23 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Layout architecture for improving circuit performance
US9786645B2 (en) 2013-11-06 2017-10-10 Mediatek Inc. Integrated circuit
US9483600B2 (en) 2014-03-14 2016-11-01 Qualcomm Incorporated Multi supply cell arrays for low power designs
US10032906B2 (en) * 2016-04-29 2018-07-24 Samsung Electronics Co., Ltd. Vertical field effect transistor and method of fabricating the same
US10141232B2 (en) * 2016-06-30 2018-11-27 International Business Machines Corporation Vertical CMOS devices with common gate stacks
US10380315B2 (en) 2016-09-15 2019-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming an integrated circuit
EP3312882B1 (en) 2016-10-20 2021-09-15 IMEC vzw A method of patterning a target layer
KR20180069465A (ko) * 2016-12-15 2018-06-25 삼성전자주식회사 수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치
US10361128B2 (en) * 2017-01-11 2019-07-23 International Business Machines Corporation 3D vertical FET with top and bottom gate contacts
US10424574B2 (en) 2017-01-23 2019-09-24 International Business Machines Corporation Standard cell architecture with at least one gate contact over an active area
US10304823B1 (en) * 2017-11-21 2019-05-28 International Business Machines Corporation Vertical field effect transistor (VFET) programmable complementary metal oxide semiconductor inverter
US10665511B2 (en) * 2018-06-07 2020-05-26 International Business Machines Corporation Self-limiting liners for increasing contact trench volume in N-type and P-type transistors

Patent Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020117722A1 (en) * 1999-05-12 2002-08-29 Kenichi Osada Semiconductor integrated circuit device
CN1750012A (zh) * 2004-09-16 2006-03-22 松下电器产业株式会社 标准单元、半导体集成电路和标准单元的布局生成方法
CN101171690A (zh) * 2005-05-06 2008-04-30 爱特梅尔公司 具有平面触点的超级可缩放垂直mos晶体管
US20070082448A1 (en) * 2005-10-12 2007-04-12 Samsung Electronics Co., Ltd. Semiconductor devices having transistors with vertical channels and method of fabricating the same
CN101013698A (zh) * 2006-01-31 2007-08-08 奇梦达股份公司 晶体管、存储单元以及制作晶体管的方法
CN102403274A (zh) * 2007-08-06 2012-04-04 美商矽储科技股份有限公司 非易失性闪速存储单元、阵列及其制造方法
US20100264484A1 (en) * 2009-04-17 2010-10-21 Fujio Masuoka Semiconductor device
US20120319201A1 (en) * 2011-06-16 2012-12-20 Snu R & Db Foundation Semiconductor devices having vertical device and non-vertical device and methods of forming the same
US20130181297A1 (en) * 2012-01-12 2013-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM Cells and Arrays
US20130292777A1 (en) * 2012-05-03 2013-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
US20160329348A1 (en) * 2014-04-22 2016-11-10 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
CN105990339A (zh) * 2015-03-23 2016-10-05 瑞萨电子株式会社 半导体器件
CN106024788A (zh) * 2015-03-27 2016-10-12 台湾积体电路制造股份有限公司 具有垂直器件的双端口sram单元结构
CN107017257A (zh) * 2015-10-30 2017-08-04 台湾积体电路制造股份有限公司 具有垂直fet器件的静态随机存取存储器件
US20170301666A1 (en) * 2016-04-15 2017-10-19 International Business Machines Corporation Laterally diffused metal oxide semiconductor device integrated with vertical field effect transistor
US20170309616A1 (en) * 2016-04-15 2017-10-26 International Business Machines Corporation Laterally diffused metal oxide semiconductor device integrated with vertical field effect transistor
US20180190670A1 (en) * 2016-12-29 2018-07-05 Imec Vzw Standard cell having vertical transistors
US9876015B1 (en) * 2017-02-16 2018-01-23 International Business Machines Corporation Tight pitch inverter using vertical transistors
US9893207B1 (en) * 2017-03-17 2018-02-13 International Business Machines Corporation Programmable read only memory (ROM) integrated in tight pitch vertical transistor structures
US10083971B1 (en) * 2017-07-19 2018-09-25 Globalfoundries Inc. Vertical SRAM structure with cross-coupling contacts penetrating through common gates to bottom S/D metal contacts

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