JP3285438B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Y10S257/903—FET configuration adapted for use as static memory cell
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region
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- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、より特定的には、随時書込読出可能な記憶装置（Ｓ
ＲＡＭ：Static Random Access Memory ）を含む半導体
記憶装置に関するものである。
し、より特定的には、随時書込読出可能な記憶装置（Ｓ
ＲＡＭ：Static Random Access Memory ）を含む半導体
記憶装置に関するものである。
【０００２】
【従来の技術】従来から半導体記憶装置の１つとして、
ＳＲＡＭが知られている。このＳＲＡＭは、ＤＲＡＭ
（Dynamic Random Access Memory) に比較してリフレッ
シュ動作が不要であり記憶状態が安定しているという利
点を有する。
ＳＲＡＭが知られている。このＳＲＡＭは、ＤＲＡＭ
（Dynamic Random Access Memory) に比較してリフレッ
シュ動作が不要であり記憶状態が安定しているという利
点を有する。
【０００３】図２４は、高抵抗負荷型のＳＲＡＭメモリ
セルの等価回路図である。図２４を参照して、このメモ
リセルは、負荷として１対の高抵抗Ｒ１、Ｒ２を有し、
それ以外に１対のドライバトランジスタＱ１、Ｑ２と、
１対のアクセストランジスタＱ３、Ｑ４とで構成されて
いる。
セルの等価回路図である。図２４を参照して、このメモ
リセルは、負荷として１対の高抵抗Ｒ１、Ｒ２を有し、
それ以外に１対のドライバトランジスタＱ１、Ｑ２と、
１対のアクセストランジスタＱ３、Ｑ４とで構成されて
いる。
【０００４】１対の高抵抗Ｒ１、Ｒ２の各一方端はＶCC
電源１１０に接続されており、その各他方端は各々記憶
ノードＮ１、Ｎ２に接続されている。
電源１１０に接続されており、その各他方端は各々記憶
ノードＮ１、Ｎ２に接続されている。
【０００５】１対のドライバトランジスタＱ１、Ｑ２と
１対のアクセストランジスタＱ３、Ｑ４とは、ＭＯＳ
（Metal Oxide Semiconductor)トランジスタよりなって
いる。１対のドライバトランジスタＱ１、Ｑ２のソース
領域の各々はＧＮＤ（接地電位）１１２に接続されてい
る。またドライバトランジスタＱ１のドレイン領域は記
憶ノードＮ１に接続されており、ドライバトランジスタ
Ｑ２のドレイン領域は記憶ノードＮ２に接続されてい
る。さらにドライバトランジスタＱ１のゲートは記憶ノ
ードＮ２に接続されており、ドライバトランジスタＱ２
のゲートは記憶ノードＮ１に接続されている。
１対のアクセストランジスタＱ３、Ｑ４とは、ＭＯＳ
（Metal Oxide Semiconductor)トランジスタよりなって
いる。１対のドライバトランジスタＱ１、Ｑ２のソース
領域の各々はＧＮＤ（接地電位）１１２に接続されてい
る。またドライバトランジスタＱ１のドレイン領域は記
憶ノードＮ１に接続されており、ドライバトランジスタ
Ｑ２のドレイン領域は記憶ノードＮ２に接続されてい
る。さらにドライバトランジスタＱ１のゲートは記憶ノ
ードＮ２に接続されており、ドライバトランジスタＱ２
のゲートは記憶ノードＮ１に接続されている。
【０００６】アクセストランジスタＱ３の１対のソース
／ドレイン領域の一方は記憶ノードＮ１に接続されてお
り、１対のソース／ドレイン領域の他方はビット線１０
７に接続されている。またアクセストランジスタＱ４の
１対のソース／ドレイン領域の一方は記憶ノードＮ２に
接続されており、１対のソース／ドレイン領域の他方は
ビット線１０８に接続されている。またアクセストラン
ジスタＱ３、Ｑ４のゲートはワード線１０９に各々接続
されている。
／ドレイン領域の一方は記憶ノードＮ１に接続されてお
り、１対のソース／ドレイン領域の他方はビット線１０
７に接続されている。またアクセストランジスタＱ４の
１対のソース／ドレイン領域の一方は記憶ノードＮ２に
接続されており、１対のソース／ドレイン領域の他方は
ビット線１０８に接続されている。またアクセストラン
ジスタＱ３、Ｑ４のゲートはワード線１０９に各々接続
されている。
【０００７】以下、従来の高抵抗負荷型のＳＲＡＭのメ
モリセル構造について説明する。図２５〜図２８は、従
来のＳＲＡＭのメモリセル構造を下層から順に４段階に
分割して示した平面構造図である。具体的には、図２５
と図２６とが、基板に形成された１対のドライバトラン
ジスタＱ１、Ｑ２と１対のアクセストランジスタＱ３、
Ｑ４との構成を示している。また図２７は、１対の高抵
抗Ｒ１、Ｒ２の構成を示しており、図２８はビット線の
構成を示している。
モリセル構造について説明する。図２５〜図２８は、従
来のＳＲＡＭのメモリセル構造を下層から順に４段階に
分割して示した平面構造図である。具体的には、図２５
と図２６とが、基板に形成された１対のドライバトラン
ジスタＱ１、Ｑ２と１対のアクセストランジスタＱ３、
Ｑ４との構成を示している。また図２７は、１対の高抵
抗Ｒ１、Ｒ２の構成を示しており、図２８はビット線の
構成を示している。
【０００８】まず図２５を参照して、シリコン基板３０
１の表面に１対のドライバトランジスタＱ１、Ｑ２と１
対のアクセストランジスタＱ３、Ｑ４とが形成されてい
る。
１の表面に１対のドライバトランジスタＱ１、Ｑ２と１
対のアクセストランジスタＱ３、Ｑ４とが形成されてい
る。
【０００９】ドライバトランジスタＱ１は、ドレイン領
域３１１ｂと、ソース領域３１１ｃと、ゲート絶縁層
（図示せず）と、ゲート電極層３２５ａとを有してい
る。ドレイン領域３１１ｂとソース領域３１１ｃとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
２５ａは、ゲート絶縁層を介在してチャネル領域と対向
するように形成されている。
域３１１ｂと、ソース領域３１１ｃと、ゲート絶縁層
（図示せず）と、ゲート電極層３２５ａとを有してい
る。ドレイン領域３１１ｂとソース領域３１１ｃとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
２５ａは、ゲート絶縁層を介在してチャネル領域と対向
するように形成されている。
【００１０】ドライバトランジスタＱ２は、ドレイン領
域３１１ｄと、ソース領域３１１ｅと、ゲート絶縁層
（図示せず）と、ゲート電極層３２５ｂとを有してい
る。ドレイン領域３１１ｄとソース領域３１１ｅとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
２５ｂは、ゲート絶縁層を介在して、チャネル領域と対
向するように形成されている。
域３１１ｄと、ソース領域３１１ｅと、ゲート絶縁層
（図示せず）と、ゲート電極層３２５ｂとを有してい
る。ドレイン領域３１１ｄとソース領域３１１ｅとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
２５ｂは、ゲート絶縁層を介在して、チャネル領域と対
向するように形成されている。
【００１１】アクセストランジスタＱ３は、１対のソー
ス／ドレイン領域３１１ａ、３１１ｂと、ゲート絶縁層
（図示せず）と、ゲート電極層３１５とを有している。
１対のソース／ドレイン領域３１１ａと３１１ｂとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
１５は、ゲート絶縁層を介在してチャネル領域と対向す
るように形成されている。
ス／ドレイン領域３１１ａ、３１１ｂと、ゲート絶縁層
（図示せず）と、ゲート電極層３１５とを有している。
１対のソース／ドレイン領域３１１ａと３１１ｂとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
１５は、ゲート絶縁層を介在してチャネル領域と対向す
るように形成されている。
【００１２】アクセストランジスタＱ４は、１対のソー
ス／ドレイン領域３２１ａ、３２１ｂと、ゲート絶縁層
（図示せず）と、ゲート電極層３１５とを有している。
１対のソース／ドレイン領域３２１ａ、３２１ｂは、ｎ
型の拡散領域よりなり、チャネル領域を規定するように
互いに間隔を有して形成されている。ゲート電極層３１
５は、ゲート絶縁層を介在してチャネル領域と対向する
ように形成されている。
ス／ドレイン領域３２１ａ、３２１ｂと、ゲート絶縁層
（図示せず）と、ゲート電極層３１５とを有している。
１対のソース／ドレイン領域３２１ａ、３２１ｂは、ｎ
型の拡散領域よりなり、チャネル領域を規定するように
互いに間隔を有して形成されている。ゲート電極層３１
５は、ゲート絶縁層を介在してチャネル領域と対向する
ように形成されている。
【００１３】またアクセストランジスタＱ３、Ｑ４のゲ
ート電極層３１５は、単一の導電層よりなっており、か
つ図示横方向（行方向：矢印Ｘ方向）に位置するメモリ
セルの１対のアクセストランジスタのゲート電極層と一
体に形成され、ワード線を構成しているものである。
ート電極層３１５は、単一の導電層よりなっており、か
つ図示横方向（行方向：矢印Ｘ方向）に位置するメモリ
セルの１対のアクセストランジスタのゲート電極層と一
体に形成され、ワード線を構成しているものである。
【００１４】ドライバトランジスタＱ１のドレイン領域
３１１ｂとアクセストランジスタＱ３のソース／ドレイ
ン領域３１１ｂとは、単一のｎ型拡散領域により形成さ
れている。またドライバトランジスタＱ１のソース領域
３１１ｃとドライバトランジスタＱ２のソース領域３１
１ｅとは、ｎ型拡散領域３１１ｆにより接続されてお
り、単一のｎ型拡散領域により形成された構成を有して
いる。
３１１ｂとアクセストランジスタＱ３のソース／ドレイ
ン領域３１１ｂとは、単一のｎ型拡散領域により形成さ
れている。またドライバトランジスタＱ１のソース領域
３１１ｃとドライバトランジスタＱ２のソース領域３１
１ｅとは、ｎ型拡散領域３１１ｆにより接続されてお
り、単一のｎ型拡散領域により形成された構成を有して
いる。
【００１５】ドライバトランジスタＱ１のゲート電極層
３２５ａと、ドライバトランジスタＱ２のゲート電極層
３２５ｂと、アクセストランジスタＱ３、Ｑ４のゲート
電極層３１５とは、不純物が注入された多結晶シリコン
（以下、ドープト多結晶シリコンとする）と高融点シリ
サイドとの複合膜により形成されており、同じ層の導電
層である。なお、ｎ型拡散領域およびチャネル領域以外
の部分には、分離酸化膜が形成されている。
３２５ａと、ドライバトランジスタＱ２のゲート電極層
３２５ｂと、アクセストランジスタＱ３、Ｑ４のゲート
電極層３１５とは、不純物が注入された多結晶シリコン
（以下、ドープト多結晶シリコンとする）と高融点シリ
サイドとの複合膜により形成されており、同じ層の導電
層である。なお、ｎ型拡散領域およびチャネル領域以外
の部分には、分離酸化膜が形成されている。
【００１６】図２６を参照して、ゲート電極層３２５
ａ、３２５ｂ、３１５を覆うように絶縁層（図示せず）
が形成されている。この絶縁層には、コンタクトホール
３３１ｈ、３３３ｈ、３３１ｉが形成されている。コン
タクトホール３３１ｈは、ゲート電極層３２５ａとｎ型
の拡散領域３２１ｂとの一部表面に達している。また、
コンタクトホール３３３ｈは、ゲート電極層３２５ｂと
ｎ型の拡散領域３３３との一部表面に達している。この
コンタクトホール３３１ｈ、３３３ｈはいわゆるシェア
ード直コンと呼ばれるものである。またコンタクトホー
ル３３１ｉは、ｎ型の拡散領域３１１ｄに達している。
ａ、３２５ｂ、３１５を覆うように絶縁層（図示せず）
が形成されている。この絶縁層には、コンタクトホール
３３１ｈ、３３３ｈ、３３１ｉが形成されている。コン
タクトホール３３１ｈは、ゲート電極層３２５ａとｎ型
の拡散領域３２１ｂとの一部表面に達している。また、
コンタクトホール３３３ｈは、ゲート電極層３２５ｂと
ｎ型の拡散領域３３３との一部表面に達している。この
コンタクトホール３３１ｈ、３３３ｈはいわゆるシェア
ード直コンと呼ばれるものである。またコンタクトホー
ル３３１ｉは、ｎ型の拡散領域３１１ｄに達している。
【００１７】コンタクトホール３３１ｈを通じてｎ型拡
散領域３２１ｂのゲート電極層３２５ａとに接続するよ
うに、かつコンタクトホール３３１ｉを通じてドライバ
トランジスタＱ１のドレイン領域３１１ｄと接するよう
に第１のドープト多結晶シリコン膜３３１が形成されて
いる。またコンタクトホール３３３ｈを通じてアクセス
トランジスタＱ３のソース／ドレイン領域３１１ｂとゲ
ート電極層３２５ｂとに接するように第２のドープト多
結晶シリコン膜３３３が形成されている。
散領域３２１ｂのゲート電極層３２５ａとに接続するよ
うに、かつコンタクトホール３３１ｉを通じてドライバ
トランジスタＱ１のドレイン領域３１１ｄと接するよう
に第１のドープト多結晶シリコン膜３３１が形成されて
いる。またコンタクトホール３３３ｈを通じてアクセス
トランジスタＱ３のソース／ドレイン領域３１１ｂとゲ
ート電極層３２５ｂとに接するように第２のドープト多
結晶シリコン膜３３３が形成されている。
【００１８】図２７を参照して、第１および第２のドー
プト多結晶シリコン層３３１、３３３を覆うように絶縁
層（図示せず）が形成されている。この絶縁層には、第
１および第２のドープト多結晶シリコン層３３１、３３
３の一部表面を露出する開孔３４１ｉ、３４１ｈが形成
されている。開孔３４１ｈを通じて第２のドープト多結
晶シリコン層３３３と接するように、かつ開孔３４１ｉ
を通じて第１のドープト多結晶シリコン層３３１と接す
るように多結晶シリコンよりなる抵抗層３４１が形成さ
れている。
プト多結晶シリコン層３３１、３３３を覆うように絶縁
層（図示せず）が形成されている。この絶縁層には、第
１および第２のドープト多結晶シリコン層３３１、３３
３の一部表面を露出する開孔３４１ｉ、３４１ｈが形成
されている。開孔３４１ｈを通じて第２のドープト多結
晶シリコン層３３３と接するように、かつ開孔３４１ｉ
を通じて第１のドープト多結晶シリコン層３３１と接す
るように多結晶シリコンよりなる抵抗層３４１が形成さ
れている。
【００１９】抵抗層３４１は、ｎ型不純物が注入された
領域（以下、注入領域とする）３４１ａ、３４１ｃ、３
４１ｅと、不純物が注入されていない領域（以下、未注
入領域とする）３４１ｂ、３４１ｄとを有している。開
孔３４１ｈ、３４１ｉの各々を通じて第１および第２の
ドープト多結晶シリコン層３３１、３３３と接する領域
には注入領域３４１ａ、３４１ｃが分布している。この
注入領域３４１ａ、３４１ｃの各々から同一方向に延び
るように未注入領域３４１ｂ、３４１ｄが分布してい
る。この未注入領域３４１ｂ、３４１ｄは、高い抵抗値
を示し、高抵抗Ｒ１、Ｒ２をなしている。また未注入領
域３４１ｂ、３４１ｄの端部には注入領域３４１ｅが接
続されており、メモリセルのＶCC配線として利用されて
いる。
領域（以下、注入領域とする）３４１ａ、３４１ｃ、３
４１ｅと、不純物が注入されていない領域（以下、未注
入領域とする）３４１ｂ、３４１ｄとを有している。開
孔３４１ｈ、３４１ｉの各々を通じて第１および第２の
ドープト多結晶シリコン層３３１、３３３と接する領域
には注入領域３４１ａ、３４１ｃが分布している。この
注入領域３４１ａ、３４１ｃの各々から同一方向に延び
るように未注入領域３４１ｂ、３４１ｄが分布してい
る。この未注入領域３４１ｂ、３４１ｄは、高い抵抗値
を示し、高抵抗Ｒ１、Ｒ２をなしている。また未注入領
域３４１ｂ、３４１ｄの端部には注入領域３４１ｅが接
続されており、メモリセルのＶCC配線として利用されて
いる。
【００２０】図２８を参照して、抵抗層３４１を覆うよ
うに絶縁層（図示せず）が形成されている。この絶縁層
には、アクセストランジスタＱ３、Ｑ４のソース／ドレ
イン領域３１１ａ、３２１ａの各々の一部表面に達する
コンタクトホール３５１ｈ、３５１ｉが形成されてい
る。このコンタクトホール３５１ｈ、３５１ｉを通じて
ソース／ドレイン領域３１１ａ、３２１ａの各々に接す
るようにアルミニウム（Ａｌ）配線層３５１ａ、３５１
ｂが形成されている。このアルミニウム配線層３５１
ａ、３５１ｂはビット線として利用されている。
うに絶縁層（図示せず）が形成されている。この絶縁層
には、アクセストランジスタＱ３、Ｑ４のソース／ドレ
イン領域３１１ａ、３２１ａの各々の一部表面に達する
コンタクトホール３５１ｈ、３５１ｉが形成されてい
る。このコンタクトホール３５１ｈ、３５１ｉを通じて
ソース／ドレイン領域３１１ａ、３２１ａの各々に接す
るようにアルミニウム（Ａｌ）配線層３５１ａ、３５１
ｂが形成されている。このアルミニウム配線層３５１
ａ、３５１ｂはビット線として利用されている。
【００２１】この図２５に示す従来のメモリセル構造
は、たとえば TOMOHISA WADA et al.,IEEE JOURNAL OF
SOLID-STATE CIRCUITS, VOL.SC-22, NO.5, OCTOBER 198
7 pp.727-732 に示されている。
は、たとえば TOMOHISA WADA et al.,IEEE JOURNAL OF
SOLID-STATE CIRCUITS, VOL.SC-22, NO.5, OCTOBER 198
7 pp.727-732 に示されている。
【００２２】
【発明が解決しようとする課題】以上のように、従来の
ＳＲＡＭのメモリセル構造は構成されている。しかしな
がら、従来のＳＲＡＭのメモリセル構造は、縦方向、
および横方向の寸法を小さくし難く、高集積化に適し
ているとは言えない。以下、そのことについて詳細に説
明する。
ＳＲＡＭのメモリセル構造は構成されている。しかしな
がら、従来のＳＲＡＭのメモリセル構造は、縦方向、
および横方向の寸法を小さくし難く、高集積化に適し
ているとは言えない。以下、そのことについて詳細に説
明する。
【００２３】 縦方向の寸法について 図２５を参照して、従来のメモリセル構造では、ドライ
バトランジスタＱ１のソース領域３１１ｃとドライバト
ランジスタＱ２のソース領域３１１ｅとがｎ型拡散領域
３１１ｆにより接続されている。このように拡散領域３
１１ｆを設けたため、拡散領域３１１ｆの幅と拡散領域
３１１ｆを他の拡散領域から分離するための分離酸化膜
の幅とが必要となる。このため、メモリセルの縦方向
（列方向：矢印Ｙ方向）の寸法ＬV0が拡散領域３１１ｆ
および分離酸化膜の合計の幅ＬV1だけ大きくなってしま
う。
バトランジスタＱ１のソース領域３１１ｃとドライバト
ランジスタＱ２のソース領域３１１ｅとがｎ型拡散領域
３１１ｆにより接続されている。このように拡散領域３
１１ｆを設けたため、拡散領域３１１ｆの幅と拡散領域
３１１ｆを他の拡散領域から分離するための分離酸化膜
の幅とが必要となる。このため、メモリセルの縦方向
（列方向：矢印Ｙ方向）の寸法ＬV0が拡散領域３１１ｆ
および分離酸化膜の合計の幅ＬV1だけ大きくなってしま
う。
【００２４】 横方向の寸法について また従来のメモリセル構造において、１対のアクセスト
ランジスタＱ３、Ｑ４のゲートは同一の導電層３１５に
より、しかもワード線と一体的に形成されている。この
ゲート電極層３１５とドライバトランジスタＱ１、Ｑ２
のゲート電極層３２５ａ、３２５ｂとは別個に制御され
る必要性から互いに絶縁されていなければならない。こ
のことを考慮するとアクセストランジスタＱ３およびＱ
４に挟まれる領域にドライバトランジスタＱ１およびＱ
２を配置することは、ゲート電極層３１５とゲート電極
層３２５ａ、３２５ｂとが接続されてしまうおそれがあ
るため、好ましくない。
ランジスタＱ３、Ｑ４のゲートは同一の導電層３１５に
より、しかもワード線と一体的に形成されている。この
ゲート電極層３１５とドライバトランジスタＱ１、Ｑ２
のゲート電極層３２５ａ、３２５ｂとは別個に制御され
る必要性から互いに絶縁されていなければならない。こ
のことを考慮するとアクセストランジスタＱ３およびＱ
４に挟まれる領域にドライバトランジスタＱ１およびＱ
２を配置することは、ゲート電極層３１５とゲート電極
層３２５ａ、３２５ｂとが接続されてしまうおそれがあ
るため、好ましくない。
【００２５】また、ゲート電極層３１５を挟んで一方側
（たとえば図中上側）にドライバトランジスタＱ１を、
他方側（たとえば図中下側）にドライバトランジスタＱ
２を配置することも考えられる。しかし、ドライバトラ
ンジスタＱ１のゲートはドライバトランジスタＱ２のド
レインに、またドライバトランジスタＱ２のゲートはド
ライバトランジスタＱ１のドレインに各々接続される必
要がある。このため、このように配置すると必ずドライ
バトランジスタＱ１、Ｑ２のゲート電極層がアクセスト
ランジスタＱ３、Ｑ４のゲート電極層３１５が交差して
しまう。
（たとえば図中上側）にドライバトランジスタＱ１を、
他方側（たとえば図中下側）にドライバトランジスタＱ
２を配置することも考えられる。しかし、ドライバトラ
ンジスタＱ１のゲートはドライバトランジスタＱ２のド
レインに、またドライバトランジスタＱ２のゲートはド
ライバトランジスタＱ１のドレインに各々接続される必
要がある。このため、このように配置すると必ずドライ
バトランジスタＱ１、Ｑ２のゲート電極層がアクセスト
ランジスタＱ３、Ｑ４のゲート電極層３１５が交差して
しまう。
【００２６】また、仮にゲート電極層同士が交差しない
ような構成にできたとしても、ドライバトランジスタＱ
１、Ｑ２のソース領域間を接続する拡散領域を長く延在
させねばならない。このため、この拡散領域を延在させ
るための幅およびこれを他の拡散領域から分離するため
の幅が大きくなり寸法上好ましくない。
ような構成にできたとしても、ドライバトランジスタＱ
１、Ｑ２のソース領域間を接続する拡散領域を長く延在
させねばならない。このため、この拡散領域を延在させ
るための幅およびこれを他の拡散領域から分離するため
の幅が大きくなり寸法上好ましくない。
【００２７】このことから、ドライバトランジスタＱ
１、Ｑ２はゲート電極層３１５に対して同一側に配置さ
れることが望ましい。結果として、アクセストランジス
タＱ３、Ｑ４のゲートを同一の導電層により構成する場
合には、高集積化などを考慮すると、図２５に示す構成
となることが好ましい。
１、Ｑ２はゲート電極層３１５に対して同一側に配置さ
れることが望ましい。結果として、アクセストランジス
タＱ３、Ｑ４のゲートを同一の導電層により構成する場
合には、高集積化などを考慮すると、図２５に示す構成
となることが好ましい。
【００２８】それゆえ図２５の構成では、アクセストラ
ンジスタＱ３に対して縦方向（列方向：矢印Ｙ方向）に
ドライバトランジスタＱ２が、横方向（行方向：矢印Ｘ
方向）にアクセストランジスタＱ４が各々配置されてい
る。またドライバトランジスタＱ１に対して縦方向にア
クセストランジスタＱ４が、横方向にドライバトランジ
スタＱ２が各々配置されている。このため、ドライバト
ランジスタＱ１およびアクセストランジスタＱ３と、ド
ライバトランジスタＱ２およびアクセストランジスタＱ
４とが各々対角線方向に沿って配置されることとなる。
ンジスタＱ３に対して縦方向（列方向：矢印Ｙ方向）に
ドライバトランジスタＱ２が、横方向（行方向：矢印Ｘ
方向）にアクセストランジスタＱ４が各々配置されてい
る。またドライバトランジスタＱ１に対して縦方向にア
クセストランジスタＱ４が、横方向にドライバトランジ
スタＱ２が各々配置されている。このため、ドライバト
ランジスタＱ１およびアクセストランジスタＱ３と、ド
ライバトランジスタＱ２およびアクセストランジスタＱ
４とが各々対角線方向に沿って配置されることとなる。
【００２９】このような配置としたため、アクセストラ
ンジスタＱ３のソース／ドレイン領域３１１ｂとドライ
バトランジスタＱ１のドレイン領域３１１とは、拡散領
域を対角線方向に延在させることで接続する必要が生じ
る。この場合、ドライバトランジスタＱ１とＱ２との間
の寸法は、分離酸化膜の幅Ｗ1 と拡散領域の幅Ｗ2 とを
含むこととなる。このため、ドライバトランジスタＱ１
とＱ２との間の寸法が分離酸化膜の幅のみからなる場合
に比較して、拡散領域の幅Ｗ2 分だけメモリセルの横方
向の寸法ＬH が大きくなる。
ンジスタＱ３のソース／ドレイン領域３１１ｂとドライ
バトランジスタＱ１のドレイン領域３１１とは、拡散領
域を対角線方向に延在させることで接続する必要が生じ
る。この場合、ドライバトランジスタＱ１とＱ２との間
の寸法は、分離酸化膜の幅Ｗ1 と拡散領域の幅Ｗ2 とを
含むこととなる。このため、ドライバトランジスタＱ１
とＱ２との間の寸法が分離酸化膜の幅のみからなる場合
に比較して、拡散領域の幅Ｗ2 分だけメモリセルの横方
向の寸法ＬH が大きくなる。
【００３０】、より、従来のメモリセル構造では、
縦方向および横方向の寸法を小さくすることが困難であ
る。したがって、高集積化を図るべく、メモリセルの平
面レイアウト面積を縮小化することが困難である。
縦方向および横方向の寸法を小さくすることが困難であ
る。したがって、高集積化を図るべく、メモリセルの平
面レイアウト面積を縮小化することが困難である。
【００３１】従来のメモリセル構造よりも高集積化に適
した構造が、S. Schuster et al.,1984 IEEE INTERNATI
ONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TEC
HNICAL PAPERS pp.225-227 や特開平３−７３１４６号
公報などの先行技術文献に示されている。以下、前者の
先行技術文献に示されたＳＲＡＭのメモリセル構造につ
いて説明する。
した構造が、S. Schuster et al.,1984 IEEE INTERNATI
ONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TEC
HNICAL PAPERS pp.225-227 や特開平３−７３１４６号
公報などの先行技術文献に示されている。以下、前者の
先行技術文献に示されたＳＲＡＭのメモリセル構造につ
いて説明する。
【００３２】図２９は、先行技術文献に示されたＳＲＡ
Ｍのメモリセル構造を概略的に示す平面図である。図２
９を参照して、この図は図２５の平面図に対応してい
る。すなわち、図２９はＳＲＡＭのメモリセル構造を構
成する１対のドライバトランジスタＱ１、Ｑ２と１対の
アクセストランジスタＱ３、Ｑ４との構成を示してい
る。
Ｍのメモリセル構造を概略的に示す平面図である。図２
９を参照して、この図は図２５の平面図に対応してい
る。すなわち、図２９はＳＲＡＭのメモリセル構造を構
成する１対のドライバトランジスタＱ１、Ｑ２と１対の
アクセストランジスタＱ３、Ｑ４との構成を示してい
る。
【００３３】従来例と比較した場合の図２５に示すメモ
リセル構造の特徴は、（ｉ）アクセストランジスタＱ
３、Ｑ４のワード線が別個に設けられた、いわゆるスプ
リットワード線構造を有している、（ｉｉ）ドライバト
ランジスタＱ１、Ｑ２のソース領域４１１ｃと４２１ｃ
との間が拡散領域により接続されていない、点にある。
リセル構造の特徴は、（ｉ）アクセストランジスタＱ
３、Ｑ４のワード線が別個に設けられた、いわゆるスプ
リットワード線構造を有している、（ｉｉ）ドライバト
ランジスタＱ１、Ｑ２のソース領域４１１ｃと４２１ｃ
との間が拡散領域により接続されていない、点にある。
【００３４】このメモリセル構造はスプリットワード線
構造を採用している。このため、従来のメモリセル構造
に比較するとアクセストランジスタＱ３、Ｑ４の配置の
自由度が拡大されている。
構造を採用している。このため、従来のメモリセル構造
に比較するとアクセストランジスタＱ３、Ｑ４の配置の
自由度が拡大されている。
【００３５】具体的には、アクセストランジスタＱ３、
Ｑ４のゲート電極層となるワード線４１５ａ、４１５ｂ
を別個に設けたため、アクセストランジスタＱ３とＱ４
とを隣り合うように配置する必要がない。それゆえ、ド
ライバトランジスタＱ１のドレイン領域４１１ｂとアク
セストランジスタＱ３のソース／ドレイン領域４１１ｂ
とを接続しやすい位置に配置することが可能となる。ま
た、ドライバトランジスタＱ２のドレイン領域４２１ｂ
とアクセストランジスタＱ４のソース／ドレイン領域４
２１ｂとを接続しやすい位置に配置することも可能とな
る。
Ｑ４のゲート電極層となるワード線４１５ａ、４１５ｂ
を別個に設けたため、アクセストランジスタＱ３とＱ４
とを隣り合うように配置する必要がない。それゆえ、ド
ライバトランジスタＱ１のドレイン領域４１１ｂとアク
セストランジスタＱ３のソース／ドレイン領域４１１ｂ
とを接続しやすい位置に配置することが可能となる。ま
た、ドライバトランジスタＱ２のドレイン領域４２１ｂ
とアクセストランジスタＱ４のソース／ドレイン領域４
２１ｂとを接続しやすい位置に配置することも可能とな
る。
【００３６】ゆえに、図２５に示す従来例のように、ア
クセストランジスタＱ３（もしくはＱ４）のソース／ド
レイン領域をドライバトランジスタＱ１（もしくはＱ
２）のドレイン領域に接続するため、拡散領域を対角線
方向に延ばす必要はなくなる。拡散領域を対角線方向に
延ばさないため、ドライバトランジスタＱ１とＱ２との
間の寸法Ｗ3 は分離酸化膜の幅のみの寸法とすることが
できる。したがって、メモリセルの平面レイアウトの横
方向の寸法を小さくすることが可能となる。
クセストランジスタＱ３（もしくはＱ４）のソース／ド
レイン領域をドライバトランジスタＱ１（もしくはＱ
２）のドレイン領域に接続するため、拡散領域を対角線
方向に延ばす必要はなくなる。拡散領域を対角線方向に
延ばさないため、ドライバトランジスタＱ１とＱ２との
間の寸法Ｗ3 は分離酸化膜の幅のみの寸法とすることが
できる。したがって、メモリセルの平面レイアウトの横
方向の寸法を小さくすることが可能となる。
【００３７】またドライバトランジスタＱ１、Ｑ２のソ
ース領域４１１ｃ、４２１ｃには、コンタクトホール４
３１ａ、４３１ｂを通じてＧＮＤ線４３１ａ、４３１ｂ
が接続されている。このＧＮＤ線４３１ａ、４３１ｂに
より各ソース領域４１１ｃ、４２１ｃはＧＮＤ電位に接
続されている。このため、このＳＲＡＭメモリセル構造
では、ドライバトランジスタＱ１、Ｑ２のソース領域４
１１ｃと４２１ｃとを拡散領域により接続する必要はな
い。よって、拡散領域の幅とこの拡散領域を他の拡散領
域から分離するための分離酸化膜の幅とが不要となる。
したがって、その不要となった幅分だけメモリセルの平
面レイアウトの縦方向の寸法を小さくすることができ
る。
ース領域４１１ｃ、４２１ｃには、コンタクトホール４
３１ａ、４３１ｂを通じてＧＮＤ線４３１ａ、４３１ｂ
が接続されている。このＧＮＤ線４３１ａ、４３１ｂに
より各ソース領域４１１ｃ、４２１ｃはＧＮＤ電位に接
続されている。このため、このＳＲＡＭメモリセル構造
では、ドライバトランジスタＱ１、Ｑ２のソース領域４
１１ｃと４２１ｃとを拡散領域により接続する必要はな
い。よって、拡散領域の幅とこの拡散領域を他の拡散領
域から分離するための分離酸化膜の幅とが不要となる。
したがって、その不要となった幅分だけメモリセルの平
面レイアウトの縦方向の寸法を小さくすることができ
る。
【００３８】ただし、このメモリセル構造では、アクセ
ストランジスタＱ３、Ｑ４のゲート電極（ワード線）が
別個に設けられている。このため、図２５に示すメモリ
セル構造と比較して、ワード線１本分の幅とそのワード
線を他の導電層、つまりドライバトランジスタのゲート
電極層等から分離するための幅とが余分に必要となる。
それゆえ、図２９に示すメモリセル構造の平面レイアウ
トの縦方向の寸法は、図２５に示す従来例のメモリセル
構造の寸法と実質的にはほぼ同じである。
ストランジスタＱ３、Ｑ４のゲート電極（ワード線）が
別個に設けられている。このため、図２５に示すメモリ
セル構造と比較して、ワード線１本分の幅とそのワード
線を他の導電層、つまりドライバトランジスタのゲート
電極層等から分離するための幅とが余分に必要となる。
それゆえ、図２９に示すメモリセル構造の平面レイアウ
トの縦方向の寸法は、図２５に示す従来例のメモリセル
構造の寸法と実質的にはほぼ同じである。
【００３９】このように、図２９のメモリセル構造は、
従来例に比較して少なくとも平面レイアウトの横方向寸
法を小さくすることができる。
従来例に比較して少なくとも平面レイアウトの横方向寸
法を小さくすることができる。
【００４０】しかし、このメモリセル構造は、以下の
（ａ）、（ｂ）の点で従来例と同じである。すなわち、
（ａ）ゲート電極層４１５ａ、４１５ｂはそれ自体ワー
ド線として機能するように、行方向に配置された複数個
のメモリセル間を延在するように形成されている。
（ｂ）ゲート電極層４１５ａ、４１５ｂとゲート電極層
４２５ａ、４２５ｂとが同一層のパターニングにより形
成されている。このため、図２９に示すメモリセル構造
には、以下に述べるように、さらなる高集積化には適し
ていないという問題点があった。
（ａ）、（ｂ）の点で従来例と同じである。すなわち、
（ａ）ゲート電極層４１５ａ、４１５ｂはそれ自体ワー
ド線として機能するように、行方向に配置された複数個
のメモリセル間を延在するように形成されている。
（ｂ）ゲート電極層４１５ａ、４１５ｂとゲート電極層
４２５ａ、４２５ｂとが同一層のパターニングにより形
成されている。このため、図２９に示すメモリセル構造
には、以下に述べるように、さらなる高集積化には適し
ていないという問題点があった。
【００４１】図３０は、図２９に示すメモリセル構造が
高集積化に適していないことを説明するための２ビット
分の平面図である。図３０を参照して、ゲート電極層４
１５ａ、４１５ｂはメモリセル領域を横方向（矢印Ｘ方
向）に横切るよう配置されている。このため、メモリセ
ルの平面レイアウトの縦方向（矢印Ｙ方向）の寸法に
は、かならずゲート電極層４１５ａ、４１５ｂの幅Ｌh
が含まれる。
高集積化に適していないことを説明するための２ビット
分の平面図である。図３０を参照して、ゲート電極層４
１５ａ、４１５ｂはメモリセル領域を横方向（矢印Ｘ方
向）に横切るよう配置されている。このため、メモリセ
ルの平面レイアウトの縦方向（矢印Ｙ方向）の寸法に
は、かならずゲート電極層４１５ａ、４１５ｂの幅Ｌh
が含まれる。
【００４２】また、ドライバトランジスタＱ１、Ｑ２の
ゲート電極層４２５ａ、４２５ｂとアクセストランジス
タＱ３、Ｑ４のゲート電極層４１５ａ、４１５ｂとは別
個に制御される必要性から互いに絶縁されていなければ
ならない。このゲート電極層４１５ａ、４１５ｂとゲー
ト電極層４２５ａ、４２５ｂとは同一層のパターニング
により形成されている。このため、ゲート電極層４１５
ａ、４１５ｂの各々をゲート電極層４２５ａ、４２５ｂ
の各々と分離・絶縁するためには、絶縁のための幅Ｌg
が必要となってくる。よって、メモリセルの平面レイア
ウトの縦方向の寸法には、ゲート電極層４１５ａ、４１
５ｂの各々をゲート電極層４２５ａ、４２５ｂの各々か
ら分離・絶縁するための幅Ｌg も含まれることとなる。
ゲート電極層４２５ａ、４２５ｂとアクセストランジス
タＱ３、Ｑ４のゲート電極層４１５ａ、４１５ｂとは別
個に制御される必要性から互いに絶縁されていなければ
ならない。このゲート電極層４１５ａ、４１５ｂとゲー
ト電極層４２５ａ、４２５ｂとは同一層のパターニング
により形成されている。このため、ゲート電極層４１５
ａ、４１５ｂの各々をゲート電極層４２５ａ、４２５ｂ
の各々と分離・絶縁するためには、絶縁のための幅Ｌg
が必要となってくる。よって、メモリセルの平面レイア
ウトの縦方向の寸法には、ゲート電極層４１５ａ、４１
５ｂの各々をゲート電極層４２５ａ、４２５ｂの各々か
ら分離・絶縁するための幅Ｌg も含まれることとなる。
【００４３】このように、図２９に示すメモリセル構造
では、ゲート電極層（ワード線）４１５ａ、４１５ｂの
幅Ｌh とそれを分離・絶縁するための幅Ｌg とを削除す
ることができない。したがって、このメモリセル構造は
かならずしも高集積化に適しているとはいえなかった。
では、ゲート電極層（ワード線）４１５ａ、４１５ｂの
幅Ｌh とそれを分離・絶縁するための幅Ｌg とを削除す
ることができない。したがって、このメモリセル構造は
かならずしも高集積化に適しているとはいえなかった。
【００４４】それゆえ、本発明の目的は、平面レイアウ
ト面積が小さく高集積化に適したＳＲＡＭのメモリセル
構造を提供することである。
ト面積が小さく高集積化に適したＳＲＡＭのメモリセル
構造を提供することである。
【００４５】
【課題を解決するための手段】本発明の半導体記憶装置
は、一対のアクセストランジスタと一対のドライバトラ
ンジスタとを有するスタティック型メモリセルを備えた
半導体記憶装置であって、半導体基板の主表面上にゲー
ト絶縁膜を介して形成され、互いに分離した一対のアク
セストランジスタの第１および第２のゲート電極層と、
半導体基板の主表面上にゲート絶縁膜を介して形成さ
れ、互いに分離した一対のドライバトランジスタのゲー
ト電極層とを含む第１と第２のメモリセルを有してい
る。第１のメモリセルのいずれか１つのアクセストラン
ジスタのソース／ドレイン領域の一方の領域と第２のメ
モリセルのいずれか１つのアクセストランジスタのソー
ス／ドレイン領域の一方の領域とは、共有された第１の
不純物領域である。第１のメモリセルのいずれか１つの
ドライバトランジスタのソース／ドレイン領域の一方の
領域と第２のメモリセルのいずれか１つのドライバトラ
ンジスタのソース／ドレイン領域の一方の領域とは、連
続して接続された第２の不純物領域である。
は、一対のアクセストランジスタと一対のドライバトラ
ンジスタとを有するスタティック型メモリセルを備えた
半導体記憶装置であって、半導体基板の主表面上にゲー
ト絶縁膜を介して形成され、互いに分離した一対のアク
セストランジスタの第１および第２のゲート電極層と、
半導体基板の主表面上にゲート絶縁膜を介して形成さ
れ、互いに分離した一対のドライバトランジスタのゲー
ト電極層とを含む第１と第２のメモリセルを有してい
る。第１のメモリセルのいずれか１つのアクセストラン
ジスタのソース／ドレイン領域の一方の領域と第２のメ
モリセルのいずれか１つのアクセストランジスタのソー
ス／ドレイン領域の一方の領域とは、共有された第１の
不純物領域である。第１のメモリセルのいずれか１つの
ドライバトランジスタのソース／ドレイン領域の一方の
領域と第２のメモリセルのいずれか１つのドライバトラ
ンジスタのソース／ドレイン領域の一方の領域とは、連
続して接続された第２の不純物領域である。
【００４６】上記の半導体記憶装置において好ましく
は、各メモリセルにおいて、絶縁層と、第１の導電層
と、第２の導電層とがさらに備えられている。絶縁層
は、各トランジスタのゲート電極層の周囲および上方を
覆うように形成され、一対のアクセストランジスタのゲ
ート電極層のそれぞれの上面に達する第１および第２の
コンタクトホールとを有する。第１の導電層は、第１の
ゲート電極層上に形成され、第１のゲート電極層と第１
のコンタクトホールを介して接続されている。第２の導
電層は、第２のゲート電極層上に形成され、第２のゲー
ト電極層と第２のコンタクトホールを介して接続されて
いる。
は、各メモリセルにおいて、絶縁層と、第１の導電層
と、第２の導電層とがさらに備えられている。絶縁層
は、各トランジスタのゲート電極層の周囲および上方を
覆うように形成され、一対のアクセストランジスタのゲ
ート電極層のそれぞれの上面に達する第１および第２の
コンタクトホールとを有する。第１の導電層は、第１の
ゲート電極層上に形成され、第１のゲート電極層と第１
のコンタクトホールを介して接続されている。第２の導
電層は、第２のゲート電極層上に形成され、第２のゲー
ト電極層と第２のコンタクトホールを介して接続されて
いる。
【００４７】上記の半導体記憶装置において好ましく
は、さらに、導電層の伸びる方向に第１のメモリセルと
隣接する第３のメモリセルと、導電層の伸びる方向に第
２のメモリセルと隣接する第４のメモリセルとが備えら
れている。第１のメモリセルのいずれか１つのドライバ
トランジスタのソース／ドレイン領域の一方の領域と第
３のメモリセルのいずれか１つのドライバトランジスタ
のソース／ドレイン領域の一方の領域とは、共有された
第２の不純物領域である。第２のメモリセルのいずれか
１つのドライバトランジスタのソース／ドレイン領域の
一方の領域と第４のメモリセルのいずれか１つのドライ
バトランジスタのソース／ドレイン領域の一方の領域と
は、共有された第２の不純物領域である。
は、さらに、導電層の伸びる方向に第１のメモリセルと
隣接する第３のメモリセルと、導電層の伸びる方向に第
２のメモリセルと隣接する第４のメモリセルとが備えら
れている。第１のメモリセルのいずれか１つのドライバ
トランジスタのソース／ドレイン領域の一方の領域と第
３のメモリセルのいずれか１つのドライバトランジスタ
のソース／ドレイン領域の一方の領域とは、共有された
第２の不純物領域である。第２のメモリセルのいずれか
１つのドライバトランジスタのソース／ドレイン領域の
一方の領域と第４のメモリセルのいずれか１つのドライ
バトランジスタのソース／ドレイン領域の一方の領域と
は、共有された第２の不純物領域である。
【００４８】上記の半導体記憶装置において好ましく
は、各メモリセルは、ドライバトランジスタのゲート電
極層上に形成された第１の抵抗層と、第２の抵抗層とを
含んでいる。第１の抵抗層は、一端が一対のドライバト
ランジスタのうち１つのソース／ドレイン領域の一方の
領域ともう１つのドライバトランジスタのゲート電極層
とに接続されるとともに、他端が電源電位線に接続され
る導電層上に形成された別の導電層にて形成される。第
２の抵抗層は、一端がもう１つのドライバトランジスタ
のソース／ドレイン領域の一方の領域と１つのドライバ
トランジスタのゲート電極層とに接続されるとともに、
他端が電源電位線に接続される別の導電層にて形成され
る。
は、各メモリセルは、ドライバトランジスタのゲート電
極層上に形成された第１の抵抗層と、第２の抵抗層とを
含んでいる。第１の抵抗層は、一端が一対のドライバト
ランジスタのうち１つのソース／ドレイン領域の一方の
領域ともう１つのドライバトランジスタのゲート電極層
とに接続されるとともに、他端が電源電位線に接続され
る導電層上に形成された別の導電層にて形成される。第
２の抵抗層は、一端がもう１つのドライバトランジスタ
のソース／ドレイン領域の一方の領域と１つのドライバ
トランジスタのゲート電極層とに接続されるとともに、
他端が電源電位線に接続される別の導電層にて形成され
る。
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【作用】本発明の半導体記憶装置によれば、第１のメモ
リセルのいずれか１つのドライバトランジスタのソース
／ドレイン領域の一方の領域と第２のメモリセルのいず
れか１つのドライバトランジスタのソース／ドレイン領
域の一方の領域とが、連続して接続された第２の不純物
領域であるので、これらの領域を分離する分離絶縁膜が
不要となり、メモリセルの平面レイアウト面積の縮小化
を図ることができる。
リセルのいずれか１つのドライバトランジスタのソース
／ドレイン領域の一方の領域と第２のメモリセルのいず
れか１つのドライバトランジスタのソース／ドレイン領
域の一方の領域とが、連続して接続された第２の不純物
領域であるので、これらの領域を分離する分離絶縁膜が
不要となり、メモリセルの平面レイアウト面積の縮小化
を図ることができる。
【００５８】上記半導体記憶装置の好ましい局面によれ
ば、第１のゲート電極層上に形成され、第１のゲート電
極層と第１のコンタクトホールを介して接続された第１
の導電層と、第２のゲート電極層上に形成され、第２の
ゲート電極層と第２のコンタクトホールを介して接続さ
れた第２の導電層とを有するので、第１および第２の導
電層をワード線として用いることができ、アクセストラ
ンジスタのゲート電極をワード線として用いていた場合
に比べ、アクセストランジスタのゲート電極およびワー
ド線のパターンの自由度が増す。
ば、第１のゲート電極層上に形成され、第１のゲート電
極層と第１のコンタクトホールを介して接続された第１
の導電層と、第２のゲート電極層上に形成され、第２の
ゲート電極層と第２のコンタクトホールを介して接続さ
れた第２の導電層とを有するので、第１および第２の導
電層をワード線として用いることができ、アクセストラ
ンジスタのゲート電極をワード線として用いていた場合
に比べ、アクセストランジスタのゲート電極およびワー
ド線のパターンの自由度が増す。
【００５９】上記半導体記憶装置の好ましい他の局面に
よれば、第１のメモリセルのいずれか１つのドライバト
ランジスタのソース／ドレイン領域の一方の領域と第３
のメモリセルのいずれか１つのドライバトランジスタの
ソース／ドレイン領域の一方の領域とが、共有された第
２の不純物領域であり、第２のメモリセルのいずれか１
つのドライバトランジスタのソース／ドレイン領域の一
方の領域と第４のメモリセルのいずれか１つのドライバ
トランジスタのソース／ドレイン領域の一方の領域と
は、共有された第２の不純物領域であるので、第１から
第４のメモリセルで有効に第２の不純物領域を利用し
て、メモリセルの縮小化を図れる。
よれば、第１のメモリセルのいずれか１つのドライバト
ランジスタのソース／ドレイン領域の一方の領域と第３
のメモリセルのいずれか１つのドライバトランジスタの
ソース／ドレイン領域の一方の領域とが、共有された第
２の不純物領域であり、第２のメモリセルのいずれか１
つのドライバトランジスタのソース／ドレイン領域の一
方の領域と第４のメモリセルのいずれか１つのドライバ
トランジスタのソース／ドレイン領域の一方の領域と
は、共有された第２の不純物領域であるので、第１から
第４のメモリセルで有効に第２の不純物領域を利用し
て、メモリセルの縮小化を図れる。
【００６０】上記半導体記憶装置の好ましいさらに他の
局面によれば、ドライバトランジスタのゲート電極層上
に第１の抵抗層と第２の抵抗層とが形成されるので、ド
ライバトランジスタのゲート電極層上を有効に利用する
ことができる。
局面によれば、ドライバトランジスタのゲート電極層上
に第１の抵抗層と第２の抵抗層とが形成されるので、ド
ライバトランジスタのゲート電極層上を有効に利用する
ことができる。
【００６１】
【００６２】
【００６３】
【００６４】
【００６５】
【００６６】
【実施例】以下、本発明の実施例について図に基づいて
説明する。
説明する。
【００６７】実施例１ 図１は、本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造を示す概略断面図である。また図２〜図５
は、本発明の第１の実施例におけるＳＲＡＭの１ビット
分のメモリセル構造を下層から順に４段階に分割して示
した平面構造図である。さらに図６〜図９は、本発明の
第１の実施例におけるＳＲＡＭの４ビット分のメモリセ
ル構造を下層から順に４段階に分割して示した平面構造
図である。
リセル構造を示す概略断面図である。また図２〜図５
は、本発明の第１の実施例におけるＳＲＡＭの１ビット
分のメモリセル構造を下層から順に４段階に分割して示
した平面構造図である。さらに図６〜図９は、本発明の
第１の実施例におけるＳＲＡＭの４ビット分のメモリセ
ル構造を下層から順に４段階に分割して示した平面構造
図である。
【００６８】なお、図１は、図２〜図５のＩ−Ｉ線に沿
う断面に対応する図である。主に図１と図２を参照し
て、二点鎖線（図２）で囲む領域Ｍ．Ｃ．は１つのメモ
リセルが形成される領域（以下、メモリセル領域とす
る）である。このメモリセル領域Ｍ．Ｃ．にＳＲＡＭの
メモリセルを構成する１対のドライバトランジスタＱ
１、Ｑ２と、１対のアクセストランジスタＱ３、Ｑ４
と、１対の高抵抗Ｒ１、Ｒ２（図１、図４）とが形成さ
れている。
う断面に対応する図である。主に図１と図２を参照し
て、二点鎖線（図２）で囲む領域Ｍ．Ｃ．は１つのメモ
リセルが形成される領域（以下、メモリセル領域とす
る）である。このメモリセル領域Ｍ．Ｃ．にＳＲＡＭの
メモリセルを構成する１対のドライバトランジスタＱ
１、Ｑ２と、１対のアクセストランジスタＱ３、Ｑ４
と、１対の高抵抗Ｒ１、Ｒ２（図１、図４）とが形成さ
れている。
【００６９】半導体基板に形成されたｐ型ウェル領域１
の表面に１対のドライバトランジスタＱ１、Ｑ２と１対
のアクセストランジスタＱ３、Ｑ４とが形成されてい
る。
の表面に１対のドライバトランジスタＱ１、Ｑ２と１対
のアクセストランジスタＱ３、Ｑ４とが形成されてい
る。
【００７０】図２において、ドライバトランジスタＱ１
はドレイン領域１１ｂと、ソース領域１１ｃと、ゲート
絶縁層（図示せず）と、ゲート電極層２５ａとを有して
いる。ドレイン領域１１ｂとソース領域１１ｃとは、ｎ
型不純物拡散領域により形成されており、チャネル領域
を規定するように図中横方向（行方向）に互いに間隔を
有して配置されている。このドレイン領域１１ｂとソー
ス領域１１ｃとにより規定されるチャネル領域上にゲー
ト絶縁層を介在してゲート電極層２５ａが図中縦方向
（列方向）に長く延びて形成されている。
はドレイン領域１１ｂと、ソース領域１１ｃと、ゲート
絶縁層（図示せず）と、ゲート電極層２５ａとを有して
いる。ドレイン領域１１ｂとソース領域１１ｃとは、ｎ
型不純物拡散領域により形成されており、チャネル領域
を規定するように図中横方向（行方向）に互いに間隔を
有して配置されている。このドレイン領域１１ｂとソー
ス領域１１ｃとにより規定されるチャネル領域上にゲー
ト絶縁層を介在してゲート電極層２５ａが図中縦方向
（列方向）に長く延びて形成されている。
【００７１】ドライバトランジスタＱ２は、ドレイン領
域２１ｂと、ソース領域２１ｃと、ゲート絶縁層２３ｂ
と、ゲート電極層２５ｂとを有している。ドレイン領域
２１ｂとソース領域２１ｃとは、ｎ型不純物拡散領域よ
り形成されており、チャネル領域を規定するように互い
に図中横方向に間隔を有して配置されている。このドレ
イン領域２１ｂとソース領域２１ｃとにより規定される
チャネル領域上にゲート絶縁層２３ｂを介在してゲート
電極層２５ｂがゲート電極層２５ａと平行方向に、つま
り図中縦方向に長く延びて形成されている。
域２１ｂと、ソース領域２１ｃと、ゲート絶縁層２３ｂ
と、ゲート電極層２５ｂとを有している。ドレイン領域
２１ｂとソース領域２１ｃとは、ｎ型不純物拡散領域よ
り形成されており、チャネル領域を規定するように互い
に図中横方向に間隔を有して配置されている。このドレ
イン領域２１ｂとソース領域２１ｃとにより規定される
チャネル領域上にゲート絶縁層２３ｂを介在してゲート
電極層２５ｂがゲート電極層２５ａと平行方向に、つま
り図中縦方向に長く延びて形成されている。
【００７２】アクセストランジスタＱ３は、１対のソー
ス／ドレイン領域１１ａ、１１ｂと、ゲート絶縁層１３
ａと、ゲート電極層１５ａとを有している。１対のソー
ス／ドレイン領域１１ａ、１１ｂは、ｎ型不純物拡散領
域より形成されており、チャネル領域を規定するように
図中縦方向（列方向）に互いに所定の間隔を有して配置
されている。この１対のソース／ドレイン領域１１ａ、
１１ｂにより規定されるチャネル領域上にゲート絶縁層
１３ａを介在してゲート電極層１５ａが図中横方向（行
方向）に延びるように形成されている。
ス／ドレイン領域１１ａ、１１ｂと、ゲート絶縁層１３
ａと、ゲート電極層１５ａとを有している。１対のソー
ス／ドレイン領域１１ａ、１１ｂは、ｎ型不純物拡散領
域より形成されており、チャネル領域を規定するように
図中縦方向（列方向）に互いに所定の間隔を有して配置
されている。この１対のソース／ドレイン領域１１ａ、
１１ｂにより規定されるチャネル領域上にゲート絶縁層
１３ａを介在してゲート電極層１５ａが図中横方向（行
方向）に延びるように形成されている。
【００７３】アクセストランジスタＱ４は、１対のソー
ス／ドレイン領域２１ａ、２１ｂと、ゲート絶縁層（図
示せず）と、ゲート電極層１５ｂとを有している。１対
のソース／ドレイン領域２１ａ、２１ｂは、ｎ型不純物
拡散領域より形成されており、チャネル領域を規定する
ように図中縦方向に互いに所定の間隔を有して配置され
ている。この１対のソース／ドレイン領域２１ａ、２１
ｂによって規定されるチャネル領域上にゲート絶縁層を
介在してゲート電極層１５ｂがゲート電極層１５ａと平
行方向であってゲート電極層２５ａ、２５ｂを交差する
方向、つまり図中横方向に延びるように形成されてい
る。
ス／ドレイン領域２１ａ、２１ｂと、ゲート絶縁層（図
示せず）と、ゲート電極層１５ｂとを有している。１対
のソース／ドレイン領域２１ａ、２１ｂは、ｎ型不純物
拡散領域より形成されており、チャネル領域を規定する
ように図中縦方向に互いに所定の間隔を有して配置され
ている。この１対のソース／ドレイン領域２１ａ、２１
ｂによって規定されるチャネル領域上にゲート絶縁層を
介在してゲート電極層１５ｂがゲート電極層１５ａと平
行方向であってゲート電極層２５ａ、２５ｂを交差する
方向、つまり図中横方向に延びるように形成されてい
る。
【００７４】各ゲート電極層２５ａ、２５ｂ、１５ａ、
１５ｂは、同じ層に形成されるドープト多結晶シリコン
層よりなっている。
１５ｂは、同じ層に形成されるドープト多結晶シリコン
層よりなっている。
【００７５】ドライバトランジスタＱ１のドレイン領域
１１ｂとアクセストランジスタＱ３のソース／ドレイン
領域１１ｂとは同一のｎ型不純物拡散領域により形成さ
れている。またドライバトランジスタＱ２のドレイン領
域２１ｂとアクセストランジスタＱ４のソース／ドレイ
ン領域２１ｂも同一のｎ型不純物拡散領域により形成さ
れている。
１１ｂとアクセストランジスタＱ３のソース／ドレイン
領域１１ｂとは同一のｎ型不純物拡散領域により形成さ
れている。またドライバトランジスタＱ２のドレイン領
域２１ｂとアクセストランジスタＱ４のソース／ドレイ
ン領域２１ｂも同一のｎ型不純物拡散領域により形成さ
れている。
【００７６】アクセストランジスタＱ３、Ｑ４の各ゲー
ト電極層１５ａ、１５ｂは、メモリセル領域Ｍ．Ｃ．を
横切るように延在してはおらず、少なくともアクセスト
ランジスタＱ３、Ｑ４の各チャネル領域と対向するよう
に設けられていればよい。
ト電極層１５ａ、１５ｂは、メモリセル領域Ｍ．Ｃ．を
横切るように延在してはおらず、少なくともアクセスト
ランジスタＱ３、Ｑ４の各チャネル領域と対向するよう
に設けられていればよい。
【００７７】１対のドライバトランジスタＱ１、Ｑ２と
１対のアクセストランジスタＱ３、Ｑ４とのメモリセル
領域Ｍ．Ｃ．内における平面レイアウト構造は、点Ｓ1
を中心とする点対称構造を有している。
１対のアクセストランジスタＱ３、Ｑ４とのメモリセル
領域Ｍ．Ｃ．内における平面レイアウト構造は、点Ｓ1
を中心とする点対称構造を有している。
【００７８】主に図６を参照して、行方向（矢印Ｘ方
向）に隣り合う各メモリセルのドライバトランジスタＱ
１、Ｑ１のソース領域１１ｃ、１１ｃは一体化されてお
り、同一のｎ型不純物拡散領域よりなっている。またド
ライバトランジスタＱ２のソース領域についてもドライ
バトランジスタＱ１のソース領域と同様である。
向）に隣り合う各メモリセルのドライバトランジスタＱ
１、Ｑ１のソース領域１１ｃ、１１ｃは一体化されてお
り、同一のｎ型不純物拡散領域よりなっている。またド
ライバトランジスタＱ２のソース領域についてもドライ
バトランジスタＱ１のソース領域と同様である。
【００７９】また、列方向（矢印Ｙ方向）に隣り合う各
メモリセルのドライバトランジスタＱ１、Ｑ１のソース
領域１１ｃ、１１ｃは一体化されており、同一のｎ型不
純物拡散領域よりなっている。またドライバトランジス
タＱ２のソース領域２１ｃの構成についてもドライバト
ランジスタＱ１のソース領域１１ｃと同様である。
メモリセルのドライバトランジスタＱ１、Ｑ１のソース
領域１１ｃ、１１ｃは一体化されており、同一のｎ型不
純物拡散領域よりなっている。またドライバトランジス
タＱ２のソース領域２１ｃの構成についてもドライバト
ランジスタＱ１のソース領域１１ｃと同様である。
【００８０】さらに、行方向に隣り合う各メモリセルの
アクセストランジスタＱ３、Ｑ３の各ゲート電極層１５
ａ、１５ａは一体化されており、同一の導電層よりなっ
ている。またアクセストランジスタＱ４のゲート電極層
１５ｂについてもアクセストランジスタＱ３のゲート電
極層１５ａと同様である。
アクセストランジスタＱ３、Ｑ３の各ゲート電極層１５
ａ、１５ａは一体化されており、同一の導電層よりなっ
ている。またアクセストランジスタＱ４のゲート電極層
１５ｂについてもアクセストランジスタＱ３のゲート電
極層１５ａと同様である。
【００８１】行方向に隣り合う各メモリセルのドライバ
トランジスタＱ１、Ｑ２とアクセストランジスタＱ３、
Ｑ４とは互いに線対称構造を有している。また列方向に
隣り合う各メモリセルのドライバトランジスタＱ１、Ｑ
２とアクセストランジスタＱ３、Ｑ４とは互いに線対称
構造を有している。
トランジスタＱ１、Ｑ２とアクセストランジスタＱ３、
Ｑ４とは互いに線対称構造を有している。また列方向に
隣り合う各メモリセルのドライバトランジスタＱ１、Ｑ
２とアクセストランジスタＱ３、Ｑ４とは互いに線対称
構造を有している。
【００８２】主に図１と図３を参照して、１対のドライ
バトランジスタＱ１、Ｑ２と１対のアクセストランジス
タＱ３、Ｑ４とを覆うように半導体基板上に絶縁層２９
が形成されている。この絶縁層２９には、コンタクトホ
ール３１ｈ、３１ｉ、３１ｊ、３１ｋが形成されてい
る。
バトランジスタＱ１、Ｑ２と１対のアクセストランジス
タＱ３、Ｑ４とを覆うように半導体基板上に絶縁層２９
が形成されている。この絶縁層２９には、コンタクトホ
ール３１ｈ、３１ｉ、３１ｊ、３１ｋが形成されてい
る。
【００８３】コンタクトホール３１ｈを通じてアクセス
トランジスタＱ３のゲート電極層１５ａに電気的に接続
されるように導電層３１ａが形成されている。またコン
タクトホール３１ｊを通じてドライバトランジスタＱ１
のソース領域１１ｃに電気的に接続されるように、かつ
コンタクトホール３１ｋを通じてドライバトランジスタ
Ｑ２のソース領域２１ｃに電気的に接続されるように導
電層３１ｃが形成されている。さらにコンタクトホール
３１ｉを通じてアクセストランジスタＱ４のゲート電極
層１５ｂに電気的に接続されるように導電層３１ｂが形
成されている。
トランジスタＱ３のゲート電極層１５ａに電気的に接続
されるように導電層３１ａが形成されている。またコン
タクトホール３１ｊを通じてドライバトランジスタＱ１
のソース領域１１ｃに電気的に接続されるように、かつ
コンタクトホール３１ｋを通じてドライバトランジスタ
Ｑ２のソース領域２１ｃに電気的に接続されるように導
電層３１ｃが形成されている。さらにコンタクトホール
３１ｉを通じてアクセストランジスタＱ４のゲート電極
層１５ｂに電気的に接続されるように導電層３１ｂが形
成されている。
【００８４】各導電層３１ａ、３１ｂ、３１ｃは、同じ
層に設けられるドープト多結晶シリコン層と高融点シリ
サイド層との複合層よりなっており、そのシート抵抗値
は５〜１５Ω／□である。また各導電層３１ａ、３１
ｂ、３１ｃの各々はメモリセル領域Ｍ．Ｃ．を図中横方
向（行方向）に横切るように延在して形成され、かつ互
いに並行に配設されている。特に導電層３１ａ，３１ｂ
はワード線を構成している。
層に設けられるドープト多結晶シリコン層と高融点シリ
サイド層との複合層よりなっており、そのシート抵抗値
は５〜１５Ω／□である。また各導電層３１ａ、３１
ｂ、３１ｃの各々はメモリセル領域Ｍ．Ｃ．を図中横方
向（行方向）に横切るように延在して形成され、かつ互
いに並行に配設されている。特に導電層３１ａ，３１ｂ
はワード線を構成している。
【００８５】この導電層３１ａ、３１ｂ、３１ｃの配置
構造は、点Ｓ1 を中心とする点対称構造を有している。
構造は、点Ｓ1 を中心とする点対称構造を有している。
【００８６】主に図７を参照して、導電層３１ａは、行
方向に配列された各メモリセルのアクセストランジスタ
Ｑ３のゲート電極層１５ａを相互に接続して、第１のワ
ード線を構成している。また導電層３１ｂは、行方向に
配列された各メモリセルのアクセストランジスタＱ４の
ゲート電極層１５ｂを相互に接続して、第２のワード線
を構成している。また導電層３１ｃは、行方向に配列さ
れた各メモリセルのドライバトランジスタＱ１、Ｑ２の
ソース領域１１ｃ、２１ｃを相互に接続して、接地線を
構成している。
方向に配列された各メモリセルのアクセストランジスタ
Ｑ３のゲート電極層１５ａを相互に接続して、第１のワ
ード線を構成している。また導電層３１ｂは、行方向に
配列された各メモリセルのアクセストランジスタＱ４の
ゲート電極層１５ｂを相互に接続して、第２のワード線
を構成している。また導電層３１ｃは、行方向に配列さ
れた各メモリセルのドライバトランジスタＱ１、Ｑ２の
ソース領域１１ｃ、２１ｃを相互に接続して、接地線を
構成している。
【００８７】行方向に隣り合う各メモリセルにおける導
電層３１ａ、３１ｂ、３１ｃの配置構造は、互いに線対
称構造を有している。また列方向に隣り合う各メモリセ
ルにおける導電層３１ａ、３１ｂ、３１ｃの配置構造は
互いに線対称構造を有している。
電層３１ａ、３１ｂ、３１ｃの配置構造は、互いに線対
称構造を有している。また列方向に隣り合う各メモリセ
ルにおける導電層３１ａ、３１ｂ、３１ｃの配置構造は
互いに線対称構造を有している。
【００８８】主に図１と図４を参照して、導電層３１
ａ、３１ｂ、３１ｃを覆うように絶縁層３９が形成され
ている。この絶縁層３９には、ドライバトランジスタＱ
１のゲート電極層２５ａとｎ型不純物拡散領域２１ｂと
に達するコンタクトホール４１ｈが形成されている。ま
たドライバトランジスタＱ２のゲート電極層２５ｂとｎ
型不純物拡散領域１１ｂとに達するコンタクトホール４
１ｉも設けられている。コンタクトホール４１ｈを通じ
てゲート電極層２５ａとｎ型不純物拡散領域２１ｂとに
電気的に接続されるように抵抗層４１ａが形成されてい
る。この抵抗層４１ａは比較的抵抗値の高い高抵抗領域
４５ａと、比較的抵抗値の低い低抵抗領域４３ａとを有
している。高抵抗領域４５ａは図中縦方向（列方向）に
延在している。また低抵抗領域４３ａは高抵抗領域４５
ａに接続され、かつ図中横方向（行方向）に延在してい
る。
ａ、３１ｂ、３１ｃを覆うように絶縁層３９が形成され
ている。この絶縁層３９には、ドライバトランジスタＱ
１のゲート電極層２５ａとｎ型不純物拡散領域２１ｂと
に達するコンタクトホール４１ｈが形成されている。ま
たドライバトランジスタＱ２のゲート電極層２５ｂとｎ
型不純物拡散領域１１ｂとに達するコンタクトホール４
１ｉも設けられている。コンタクトホール４１ｈを通じ
てゲート電極層２５ａとｎ型不純物拡散領域２１ｂとに
電気的に接続されるように抵抗層４１ａが形成されてい
る。この抵抗層４１ａは比較的抵抗値の高い高抵抗領域
４５ａと、比較的抵抗値の低い低抵抗領域４３ａとを有
している。高抵抗領域４５ａは図中縦方向（列方向）に
延在している。また低抵抗領域４３ａは高抵抗領域４５
ａに接続され、かつ図中横方向（行方向）に延在してい
る。
【００８９】またコンタクトホール４１ｉを通じてゲー
ト電極層２５ｂとｎ型不純物拡散領域１１ｂとに接する
ように抵抗層４１ｂが形成されている。この抵抗層４１
ｂは、比較的抵抗値の高い高抵抗領域４５ｂと、比較的
抵抗値の低い低抵抗領域４３ｂとを有している。高抵抗
領域４５ｂは図中縦方向に延在している。また低抵抗領
域４３ｂは高抵抗領域４５ｂに接続され、かつ図中横方
向に延在している。
ト電極層２５ｂとｎ型不純物拡散領域１１ｂとに接する
ように抵抗層４１ｂが形成されている。この抵抗層４１
ｂは、比較的抵抗値の高い高抵抗領域４５ｂと、比較的
抵抗値の低い低抵抗領域４３ｂとを有している。高抵抗
領域４５ｂは図中縦方向に延在している。また低抵抗領
域４３ｂは高抵抗領域４５ｂに接続され、かつ図中横方
向に延在している。
【００９０】この高抵抗領域４５ａ、４５ｂとにより各
々高抵抗Ｒ１、Ｒ２が形成されている。
々高抵抗Ｒ１、Ｒ２が形成されている。
【００９１】なお、抵抗層４１ａ、４１ｂは、一点鎖線
で囲む領域４７ａ、４７ｂにフォトレジストなどのマス
クをした状態で、パターニングされた多結晶シリコン層
にｎ型不純物を注入することにより形成される。すなわ
ち、不純物の注入された領域が低抵抗領域４５ａとな
り、注入されない領域が高抵抗領域４５ｂとなる。
で囲む領域４７ａ、４７ｂにフォトレジストなどのマス
クをした状態で、パターニングされた多結晶シリコン層
にｎ型不純物を注入することにより形成される。すなわ
ち、不純物の注入された領域が低抵抗領域４５ａとな
り、注入されない領域が高抵抗領域４５ｂとなる。
【００９２】メモリセル領域Ｍ．Ｃ．における抵抗層４
１ａ、４１ｂの配置構造は、点Ｓ1を中心とする点対称
構造を有している。
１ａ、４１ｂの配置構造は、点Ｓ1を中心とする点対称
構造を有している。
【００９３】主に図８を参照して、抵抗層４１ａの低抵
抗領域４３ａは、行方向および列方向に隣り合うメモリ
セル間において相互に接続されている。また抵抗層４１
ｂの低抵抗領域４３ｂも行方向および列方向に互いに隣
り合うメモリセル間で相互に接続されている。この相互
に接続された低抵抗領域４３ａ、４３ｂはたとえばＶCC
配線領域として用いられる。
抗領域４３ａは、行方向および列方向に隣り合うメモリ
セル間において相互に接続されている。また抵抗層４１
ｂの低抵抗領域４３ｂも行方向および列方向に互いに隣
り合うメモリセル間で相互に接続されている。この相互
に接続された低抵抗領域４３ａ、４３ｂはたとえばＶCC
配線領域として用いられる。
【００９４】行方向に隣り合う各メモリセルにおける抵
抗層４１ａ、４１ｂの配置構造は、互いに線対称構造を
有している。また列方向に隣り合う各メモリセルにおけ
る抵抗層４１ａ、４１ｂの配置構造は互いに線対称構造
を有している。
抗層４１ａ、４１ｂの配置構造は、互いに線対称構造を
有している。また列方向に隣り合う各メモリセルにおけ
る抵抗層４１ａ、４１ｂの配置構造は互いに線対称構造
を有している。
【００９５】主に図１と図５を参照して、抵抗層４１
ａ、４１ｂを覆うように、たとえばＴＥＯＳ（Tetra Et
hoxy Silane ）のシリコン酸化膜よりなる絶縁層４９が
形成されている。この絶縁層４９には、アクセストラン
ジスタＱ３のソース／ドレイン領域１１ａ、２１ａの各
々に達するコンタクトホール５１ｈ、５１ｉが形成され
ている。このコンタクトホール５１ｈを通じてアクセス
トランジスタＱ３のソース／ドレイン領域１１ａと電気
的に接続されるように配線層５１ａが形成されている。
またコンタクトホール５１ｉを通じてアクセストランジ
スタＱ４のソース／ドレイン領域２１ａに電気的に接続
されるように配線層５１ｂが形成されている。
ａ、４１ｂを覆うように、たとえばＴＥＯＳ（Tetra Et
hoxy Silane ）のシリコン酸化膜よりなる絶縁層４９が
形成されている。この絶縁層４９には、アクセストラン
ジスタＱ３のソース／ドレイン領域１１ａ、２１ａの各
々に達するコンタクトホール５１ｈ、５１ｉが形成され
ている。このコンタクトホール５１ｈを通じてアクセス
トランジスタＱ３のソース／ドレイン領域１１ａと電気
的に接続されるように配線層５１ａが形成されている。
またコンタクトホール５１ｉを通じてアクセストランジ
スタＱ４のソース／ドレイン領域２１ａに電気的に接続
されるように配線層５１ｂが形成されている。
【００９６】配線層５１ａ、５１ｂは、たとえばＴｉＮ
層５３ａと、Ａｌ−Ｓｉ−Ｃｕ層５５ａと、ＴｉＮ層５
７ａとの三層構造よりなっている。このような配線層５
１ａにおいてＴｉＮ層５３ａは不純物領域１１ａとの接
触部におけるアロイスパイクの防止および密着性の向上
などの役割をなしている。この配線層５１ａ、５１ｂを
覆うように、たとえばプラズマにより形成されたシリコ
ン窒化膜よりなる絶縁層５９が形成されている。
層５３ａと、Ａｌ−Ｓｉ−Ｃｕ層５５ａと、ＴｉＮ層５
７ａとの三層構造よりなっている。このような配線層５
１ａにおいてＴｉＮ層５３ａは不純物領域１１ａとの接
触部におけるアロイスパイクの防止および密着性の向上
などの役割をなしている。この配線層５１ａ、５１ｂを
覆うように、たとえばプラズマにより形成されたシリコ
ン窒化膜よりなる絶縁層５９が形成されている。
【００９７】メモリセル領域Ｍ．Ｃ．において配線層５
１ａ、５１ｂの配置構造は、点Ｓ1を中心とする点対称
構造を有している。
１ａ、５１ｂの配置構造は、点Ｓ1を中心とする点対称
構造を有している。
【００９８】主に図９を参照して、配線層５１ａは、列
方向に配列されるメモリセルに含まれるアクセストラン
ジスタＱ３のソース／ドレイン領域１１ａを相互に接続
している。また配線層５１ａは、ビット線対の一方のビ
ット線を構成している。また配線層５１ｂは、列方向に
配列されるメモリセルに含まれるアクセストランジスタ
Ｑ４のソース／ドレイン領域２１ａを相互に接続してい
る。また、配線層５１ｂは、ビット線対の他方のビット
線を構成している。
方向に配列されるメモリセルに含まれるアクセストラン
ジスタＱ３のソース／ドレイン領域１１ａを相互に接続
している。また配線層５１ａは、ビット線対の一方のビ
ット線を構成している。また配線層５１ｂは、列方向に
配列されるメモリセルに含まれるアクセストランジスタ
Ｑ４のソース／ドレイン領域２１ａを相互に接続してい
る。また、配線層５１ｂは、ビット線対の他方のビット
線を構成している。
【００９９】また、行方向に隣り合う各メモリセルにお
ける配線層５１ａ、５１ｂの配置構造は、互いに線対称
構造を有している。また列方向に隣り合う各メモリセル
における配線層５１ａ、５１ｂの配置構造は、互いに線
対称構造を有している。
ける配線層５１ａ、５１ｂの配置構造は、互いに線対称
構造を有している。また列方向に隣り合う各メモリセル
における配線層５１ａ、５１ｂの配置構造は、互いに線
対称構造を有している。
【０１００】図３と図７に示すようにワード線となるべ
き導電層３１ａ、３１ｂは、いわゆるスプリットワード
線構造を有している。このワード線となるべき導電層３
１ａ、３１ｂは、図１０に示すようにワード線ドライバ
９０に接続される手前で導電層３１ａ、３１ｂと同じ層
の導電層３１に接続される。これにより、ワード線を構
成する第１および第２のワード線となるべき導電層３１
ａ、３１ｂには、ワード線ドライバ９０を経て同一の信
号が入力される。
き導電層３１ａ、３１ｂは、いわゆるスプリットワード
線構造を有している。このワード線となるべき導電層３
１ａ、３１ｂは、図１０に示すようにワード線ドライバ
９０に接続される手前で導電層３１ａ、３１ｂと同じ層
の導電層３１に接続される。これにより、ワード線を構
成する第１および第２のワード線となるべき導電層３１
ａ、３１ｂには、ワード線ドライバ９０を経て同一の信
号が入力される。
【０１０１】本実施例のＳＲＡＭのメモリセル構造で
は、アクセストランジスタＱ３、Ｑ４のゲート電極層１
５ａ、１５ｂの各々はそれ自体ワード線を構成していな
い。代わりに、図３に示すようにワード線となるべき導
電層３１ａ、３１ｂが絶縁層を介在してゲート電極層１
５ａ、１５ｂに接続するように設けられている。このた
め、図２に示すようにゲート電極層１５ａ、１５ｂはア
クセストランジスタＱ３、Ｑ４のチャネル領域に少なく
とも対向するように設けられればよい。それゆえ、ゲー
ト電極層１５ａ、１５ｂをワード線として用いたときの
ように、ゲート電極層１５ａ、１５ｂをメモリセル領域
Ｍ．Ｃ．内を横切るように延在させる必要はなくなる。
よって、メモリセル領域Ｍ．Ｃ．を横切るように延在さ
せる必要がなくなるため、メモリセル領域Ｍ．Ｃ．内に
占めるゲート電極層１５ａ、１５ｂの平面占有面積を縮
小化することができる。以下、そのことについて詳細に
説明する。
は、アクセストランジスタＱ３、Ｑ４のゲート電極層１
５ａ、１５ｂの各々はそれ自体ワード線を構成していな
い。代わりに、図３に示すようにワード線となるべき導
電層３１ａ、３１ｂが絶縁層を介在してゲート電極層１
５ａ、１５ｂに接続するように設けられている。このた
め、図２に示すようにゲート電極層１５ａ、１５ｂはア
クセストランジスタＱ３、Ｑ４のチャネル領域に少なく
とも対向するように設けられればよい。それゆえ、ゲー
ト電極層１５ａ、１５ｂをワード線として用いたときの
ように、ゲート電極層１５ａ、１５ｂをメモリセル領域
Ｍ．Ｃ．内を横切るように延在させる必要はなくなる。
よって、メモリセル領域Ｍ．Ｃ．を横切るように延在さ
せる必要がなくなるため、メモリセル領域Ｍ．Ｃ．内に
占めるゲート電極層１５ａ、１５ｂの平面占有面積を縮
小化することができる。以下、そのことについて詳細に
説明する。
【０１０２】図１１は、本発明の第１の実施例における
ＳＲＡＭの２ビット分のメモリセル構造を示す平面構造
図である。図１１を図３０と比較して、まず図１１に示
す寸法ＬA と図３０に示す寸法ＬA とは、同一の設計ル
ールに従う限り同じ寸法となる。これは、図１１の寸法
ＬA の構成成分（寸法Ｌa 、Ｌb 、ＬC 、Ｌd 、Ｌe、
Ｌf ）が図３０に示す寸法ＬA の構成成分と同一である
ことに基づく。
ＳＲＡＭの２ビット分のメモリセル構造を示す平面構造
図である。図１１を図３０と比較して、まず図１１に示
す寸法ＬA と図３０に示す寸法ＬA とは、同一の設計ル
ールに従う限り同じ寸法となる。これは、図１１の寸法
ＬA の構成成分（寸法Ｌa 、Ｌb 、ＬC 、Ｌd 、Ｌe、
Ｌf ）が図３０に示す寸法ＬA の構成成分と同一である
ことに基づく。
【０１０３】なお、図１１と図３０とでは、ドライバト
ランジスタＱ１、Ｑ２のゲート電極層とアクセストラン
ジスタＱ３、Ｑ４のソース／ドレイン領域との接続方法
が異なる。このため、図１１に示す寸法Ｌd と図３０に
示す寸法Ｌd は若干異なる。しかし、同一の接続方法を
用いれば、図１１と図３０に示す寸法Ｌd の各々は同一
寸法となるため問題はない。
ランジスタＱ１、Ｑ２のゲート電極層とアクセストラン
ジスタＱ３、Ｑ４のソース／ドレイン領域との接続方法
が異なる。このため、図１１に示す寸法Ｌd と図３０に
示す寸法Ｌd は若干異なる。しかし、同一の接続方法を
用いれば、図１１と図３０に示す寸法Ｌd の各々は同一
寸法となるため問題はない。
【０１０４】これに対して、図１１の寸法ＬB1と図３０
の寸法ＬB2とでは、その大きさが異なる。
の寸法ＬB2とでは、その大きさが異なる。
【０１０５】図３０のメモリセル構造では、ゲート電極
層４１５ａ、４１５ｂをワード線として用いる。このた
め、上述したようにゲート電極層４１５ａ、４１５ｂの
幅（２×Ｌh ）および分離絶縁領域の幅（２×Ｌg ）だ
け寸法ＬB2は大きくなる。
層４１５ａ、４１５ｂをワード線として用いる。このた
め、上述したようにゲート電極層４１５ａ、４１５ｂの
幅（２×Ｌh ）および分離絶縁領域の幅（２×Ｌg ）だ
け寸法ＬB2は大きくなる。
【０１０６】図１１のメモリセル構造では、ゲート電極
層１５ａ、１５ｂをメモリセル領域Ｍ．Ｃ．内に延在さ
せる必要がないため、寸法ＬB2では、ゲート電極層１５
ａ、１５ｂの幅分の寸法は不要である。このため、寸法
ＬB2は単にドライバトランジスタＱ１、Ｑ２のゲート電
極層２５ａ、２５ｂ間を分離できるだけの幅Ｌj があれ
ばよい。
層１５ａ、１５ｂをメモリセル領域Ｍ．Ｃ．内に延在さ
せる必要がないため、寸法ＬB2では、ゲート電極層１５
ａ、１５ｂの幅分の寸法は不要である。このため、寸法
ＬB2は単にドライバトランジスタＱ１、Ｑ２のゲート電
極層２５ａ、２５ｂ間を分離できるだけの幅Ｌj があれ
ばよい。
【０１０７】具体的には、図３０の寸法ＬB2が３．０μ
ｍ（Ｌg 、Ｌh 、Ｌi ＝０．６μｍ）必要であるのに対
し、図１１の寸法ＬB2は０．６μｍあればよい。また、
図２５と図３０と図１１とに示す各メモリセル構造の平
面レイアウトの面積比は、２８．７０：２４．８５：２
０．６５となる。
ｍ（Ｌg 、Ｌh 、Ｌi ＝０．６μｍ）必要であるのに対
し、図１１の寸法ＬB2は０．６μｍあればよい。また、
図２５と図３０と図１１とに示す各メモリセル構造の平
面レイアウトの面積比は、２８．７０：２４．８５：２
０．６５となる。
【０１０８】このように、本実施例のメモリセル構造
は、寸法ＬB2を縮小化できるため、高集積化により適し
たＳＲＡＭのメモリセル構造であると言える。
は、寸法ＬB2を縮小化できるため、高集積化により適し
たＳＲＡＭのメモリセル構造であると言える。
【０１０９】また本実施例では、図６に示すように、ド
ライバトランジスタＱ１のソース領域１１ｃは行方向お
よび列方向に隣り合う各メモリセルのドライバトランジ
スタＱ１のソース領域１１ｃと一体化され、相互に接続
されている。またドライバトランジスタＱ２のソース領
域２１ｃも行方向および列方向に隣り合う各メモリセル
のドライバトランジスタＱ２のソース領域２１ｃと一体
化され、相互に接続されている。また、図７に示すよう
に１つのメモリセル領域内においてメモリセルを構成す
る１対のドライバトランジスタＱ１、Ｑ２のソース領域
１１ｃ、２１ｃ間も、導電層３１ｃによって相互に接続
されている。
ライバトランジスタＱ１のソース領域１１ｃは行方向お
よび列方向に隣り合う各メモリセルのドライバトランジ
スタＱ１のソース領域１１ｃと一体化され、相互に接続
されている。またドライバトランジスタＱ２のソース領
域２１ｃも行方向および列方向に隣り合う各メモリセル
のドライバトランジスタＱ２のソース領域２１ｃと一体
化され、相互に接続されている。また、図７に示すよう
に１つのメモリセル領域内においてメモリセルを構成す
る１対のドライバトランジスタＱ１、Ｑ２のソース領域
１１ｃ、２１ｃ間も、導電層３１ｃによって相互に接続
されている。
【０１１０】このため、メモリセルアレイ内におけるド
ライバトランジスタＱ１、Ｑ２のソース領域１１ｃ、２
１ｃの接続の様子は図１２に示すように網目状になる。
ライバトランジスタＱ１、Ｑ２のソース領域１１ｃ、２
１ｃの接続の様子は図１２に示すように網目状になる。
【０１１１】図１２は、本発明の第１の実施例における
ＳＲＡＭのメモリセル構造におけるドライバトランジス
タのソース領域の接続の様子を平面的に示す模式図であ
る。なお図１２において、斜線で示された領域は、１つ
のメモリセル領域Ｍ．Ｃ．を示している。図１２を参照
して、ドライバトランジスタの各ソース領域は略網目状
に接続されている。このため、図１３に示すようにドラ
イバトランジスタのソース領域が直線状に接続されたメ
モリセル構造（たとえば図２９のメモリセル構造）に比
較して以下のような利点を有する。
ＳＲＡＭのメモリセル構造におけるドライバトランジス
タのソース領域の接続の様子を平面的に示す模式図であ
る。なお図１２において、斜線で示された領域は、１つ
のメモリセル領域Ｍ．Ｃ．を示している。図１２を参照
して、ドライバトランジスタの各ソース領域は略網目状
に接続されている。このため、図１３に示すようにドラ
イバトランジスタのソース領域が直線状に接続されたメ
モリセル構造（たとえば図２９のメモリセル構造）に比
較して以下のような利点を有する。
【０１１２】図１３は、ドライバトランジスタのソース
領域が直線状に接続された様子を平面的に示す模式図で
ある。また図１４は、ドライバトランジスタのソース領
域が網目状に接続された様子を平面的に示す模式図であ
る。
領域が直線状に接続された様子を平面的に示す模式図で
ある。また図１４は、ドライバトランジスタのソース領
域が網目状に接続された様子を平面的に示す模式図であ
る。
【０１１３】まず図１３に示す直線状の接続状態４３０
では、任意のドライバトランジスタのソースＳa がＧＮ
Ｄに達する電流経路はＤ4 の１つのみである。
では、任意のドライバトランジスタのソースＳa がＧＮ
Ｄに達する電流経路はＤ4 の１つのみである。
【０１１４】これに対して、図１４に示す網目状の接続
状態３０では、任意のドライバトランジスタのソースＳ
b がＧＮＤに達する電流経路はたとえばＤ1 、Ｄ2 、Ｄ
3 の複数個ある。このため、図１４に示す略網目状の接
続状態３０では、１の電流経路に流れる電流値を直線状
の接続状態に比較して少なくすることができる。よっ
て、配線抵抗による影響を少なくすることができ、ＳＲ
ＡＭの安定した動作を実現できるという効果を有する。
状態３０では、任意のドライバトランジスタのソースＳ
b がＧＮＤに達する電流経路はたとえばＤ1 、Ｄ2 、Ｄ
3 の複数個ある。このため、図１４に示す略網目状の接
続状態３０では、１の電流経路に流れる電流値を直線状
の接続状態に比較して少なくすることができる。よっ
て、配線抵抗による影響を少なくすることができ、ＳＲ
ＡＭの安定した動作を実現できるという効果を有する。
【０１１５】さらに本実施例では、ドライバトランジス
タのソース領域を略網目状に接続することにより生ずる
性能上の非対称性をも改善するものである。
タのソース領域を略網目状に接続することにより生ずる
性能上の非対称性をも改善するものである。
【０１１６】以下、そのことについて詳細に説明する。
【０１１７】図１５は、１つのメモリセルにおいて性能
の対称性が崩れる（非対称）ことを説明するための第１
の実施例におけるＳＲＡＭのメモリセルの等価回路図で
ある。図１５を参照して、ドライバトランジスタＱ３の
ソース／ドレイン領域１１ｂとドライバトランジスタＱ
１のドレイン領域１１ｂとは、ｎ型不純物拡散領域によ
り構成されている。このため、アクセストランジスタＱ
３のソース／ドレイン領域１１ｂとドライバトランジス
タＱ１のドレイン領域１１ｂとの間には、ｎ型不純物拡
散領域の寄生抵抗Ｒ５がある。また、これと同様に、ア
クセストランジスタＱ４のソース／ドレイン領域２１ｂ
とドライバトランジスタＱ２のドレイン領域２１ｂとの
間にもｎ型不純物拡散領域の寄生抵抗Ｒ５がある。また
ドライバトランジスタＱ１のソース領域２１ｃとドライ
バトランジスタＱ２のソース領域１１ｃとは導電層３１
ｃにより接続されている。このため、ドライバトランジ
スタＱ１のソース領域１１ｃとドライバトランジスタＱ
２のソース領域２１ｃとの間には導電層３１ｃの寄生抵
抗Ｒ６がある。
の対称性が崩れる（非対称）ことを説明するための第１
の実施例におけるＳＲＡＭのメモリセルの等価回路図で
ある。図１５を参照して、ドライバトランジスタＱ３の
ソース／ドレイン領域１１ｂとドライバトランジスタＱ
１のドレイン領域１１ｂとは、ｎ型不純物拡散領域によ
り構成されている。このため、アクセストランジスタＱ
３のソース／ドレイン領域１１ｂとドライバトランジス
タＱ１のドレイン領域１１ｂとの間には、ｎ型不純物拡
散領域の寄生抵抗Ｒ５がある。また、これと同様に、ア
クセストランジスタＱ４のソース／ドレイン領域２１ｂ
とドライバトランジスタＱ２のドレイン領域２１ｂとの
間にもｎ型不純物拡散領域の寄生抵抗Ｒ５がある。また
ドライバトランジスタＱ１のソース領域２１ｃとドライ
バトランジスタＱ２のソース領域１１ｃとは導電層３１
ｃにより接続されている。このため、ドライバトランジ
スタＱ１のソース領域１１ｃとドライバトランジスタＱ
２のソース領域２１ｃとの間には導電層３１ｃの寄生抵
抗Ｒ６がある。
【０１１８】ドライバトランジスタＱ１のソース領域１
１ｃからＧＮＤに達する電流経路Ｄa は寄生抵抗Ｒ６を
通過しない。これに対し、ドライバトランジスタＱ２の
ソース領域２１ｃからＧＮＤに達する電流経路Ｄb は規
定抵抗Ｒ６を通過する。このように一方の電流経路Ｄb
のみが寄生抵抗Ｒ６の影響を受けるため、１つのメモリ
セルにおいて性能の対称性が崩れてしまう。
１ｃからＧＮＤに達する電流経路Ｄa は寄生抵抗Ｒ６を
通過しない。これに対し、ドライバトランジスタＱ２の
ソース領域２１ｃからＧＮＤに達する電流経路Ｄb は規
定抵抗Ｒ６を通過する。このように一方の電流経路Ｄb
のみが寄生抵抗Ｒ６の影響を受けるため、１つのメモリ
セルにおいて性能の対称性が崩れてしまう。
【０１１９】１つのメモリセルにおいて性能上の対称性
が崩れてしまった場合、ＳＲＡＭの読出動作の安定性が
阻害されてしまう。以下、そのことについて詳細に説明
する。
が崩れてしまった場合、ＳＲＡＭの読出動作の安定性が
阻害されてしまう。以下、そのことについて詳細に説明
する。
【０１２０】まずＳＲＡＭの読出動作について図１６を
用いて説明する。メモリセルのデータを読出す際には予
め電源および負荷につながったビット線対が適当な電位
に充電される。ワード線ＷＬに正電圧が印加され、アク
セストランジスタＱ３、Ｑ４が導通状態にされる。メモ
リセルの“Ｌ”側のドライバトランジスタＱ１（あるい
はＱ２）で、ビット線ＢＬに充電された電荷が放電され
る。これにより、“Ｌ”側につながるビット線ＢＬの電
位が“Ｈ”側につながるビット線ＢＬの電位よりも低く
なり、メモリセルのデータがビット線ＢＬに伝えられ
る。
用いて説明する。メモリセルのデータを読出す際には予
め電源および負荷につながったビット線対が適当な電位
に充電される。ワード線ＷＬに正電圧が印加され、アク
セストランジスタＱ３、Ｑ４が導通状態にされる。メモ
リセルの“Ｌ”側のドライバトランジスタＱ１（あるい
はＱ２）で、ビット線ＢＬに充電された電荷が放電され
る。これにより、“Ｌ”側につながるビット線ＢＬの電
位が“Ｈ”側につながるビット線ＢＬの電位よりも低く
なり、メモリセルのデータがビット線ＢＬに伝えられ
る。
【０１２１】このとき、ビット線ＢＬにつながる負荷ト
ランジスタＱ５、Ｑ６の抵抗はメモリセルの負荷Ｒ１
（Ｒ２）よりも低い。このため、“Ｌ”側のドライバト
ランジスタＱ１（Ｑ２）で放電しても、記憶ノードＮ１
（Ｎ２）の電位は当初の“Ｌ”のレベル（≒０Ｖ）には
ならず若干高くなる。それゆえ、ドライバトランジスタ
Ｑ２（Ｑ１）も若干導通し、“Ｈ”側の記憶ノードＮ２
（Ｎ１）のレベルも若干低くなる。すなわち、記憶ノー
ドＮ１とＮ２との電位差が小さくなる。しかし、読出を
完了してワード線が０Ｖにされ、アクセストランジスタ
がオフされると、メモリセルのフリップフロップ回路に
よって自動的に記憶ノードＮ１は完全な“Ｌ”
（“Ｈ”）、記憶ノードＮ２は完全な“Ｈ”（“Ｌ”）
に回復し、メモリの内容は破壊されない。すなわち、Ｓ
ＲＡＭの読出動作は非破壊読出である。
ランジスタＱ５、Ｑ６の抵抗はメモリセルの負荷Ｒ１
（Ｒ２）よりも低い。このため、“Ｌ”側のドライバト
ランジスタＱ１（Ｑ２）で放電しても、記憶ノードＮ１
（Ｎ２）の電位は当初の“Ｌ”のレベル（≒０Ｖ）には
ならず若干高くなる。それゆえ、ドライバトランジスタ
Ｑ２（Ｑ１）も若干導通し、“Ｈ”側の記憶ノードＮ２
（Ｎ１）のレベルも若干低くなる。すなわち、記憶ノー
ドＮ１とＮ２との電位差が小さくなる。しかし、読出を
完了してワード線が０Ｖにされ、アクセストランジスタ
がオフされると、メモリセルのフリップフロップ回路に
よって自動的に記憶ノードＮ１は完全な“Ｌ”
（“Ｈ”）、記憶ノードＮ２は完全な“Ｈ”（“Ｌ”）
に回復し、メモリの内容は破壊されない。すなわち、Ｓ
ＲＡＭの読出動作は非破壊読出である。
【０１２２】この読出時には、アクセストランジスタＱ
３、Ｑ４、トランジスタＱ１３、Ｑ１４が各々オンして
いる。このため、メモリセルは、抵抗Ｒ１、アクセスト
ランジスタＱ３、ビット線負荷トランジスタＱ５、コラ
ム選択ゲートＱ１３およびＩ／Ｏ線の負荷トランジスタ
Ｑ７、Ｑ９を負荷素子として有するインバータと、抵抗
Ｒ２、アクセストランジスタＱ４、ビット線負荷トラン
ジスタＱ６、コラム選択ゲートＱ１４およびＩ／Ｏ線の
負荷トランジスタＱ８、Ｑ１０を負荷素子として有する
インバータとのクロスカップルしたフリップフロップと
考えることができる。これらのインバータの入出力の相
対関係は図１７の曲線Ｃ1 、Ｃ2 で示される。
３、Ｑ４、トランジスタＱ１３、Ｑ１４が各々オンして
いる。このため、メモリセルは、抵抗Ｒ１、アクセスト
ランジスタＱ３、ビット線負荷トランジスタＱ５、コラ
ム選択ゲートＱ１３およびＩ／Ｏ線の負荷トランジスタ
Ｑ７、Ｑ９を負荷素子として有するインバータと、抵抗
Ｒ２、アクセストランジスタＱ４、ビット線負荷トラン
ジスタＱ６、コラム選択ゲートＱ１４およびＩ／Ｏ線の
負荷トランジスタＱ８、Ｑ１０を負荷素子として有する
インバータとのクロスカップルしたフリップフロップと
考えることができる。これらのインバータの入出力の相
対関係は図１７の曲線Ｃ1 、Ｃ2 で示される。
【０１２３】図１７は、ＳＲＡＭの読出時の入出力伝達
特性を示す図である。図１７を参照して、曲線Ｃ1 、Ｃ
2 の２つの交点Ｑ１、Ｑ２は、読出時の安定点となる。
今、記憶保持状態の記憶ノードＮ１、Ｎ２の電位Ｖ１、
Ｖ２がＰ１ａ点にあるとする。ワード線が充電され、ア
クセストランジスタＱ３、Ｑ４がオンすると、セル状態
（Ｖ１，Ｖ２）はＰ１ａ点から読出時の安定電位Ｑ１点
に移動し、これによりメモリセルは読出状態となる。こ
の後、再びワード線が放電され、アクセストランジスタ
Ｑ３、Ｑ４がオフすると、セル状態はＱ１→Ｐ１ｂ→Ｐ
１ａの軌跡を辿り（Ｐ１ｂ→Ｐ１ａ間は高抵抗負荷から
の充電により時間がかかる）、記憶保持状態に戻る。同
様にして、Ｐ２ａ→Ｑ２→Ｐ２ｂ→Ｐ２ａの軌跡も考え
られる。
特性を示す図である。図１７を参照して、曲線Ｃ1 、Ｃ
2 の２つの交点Ｑ１、Ｑ２は、読出時の安定点となる。
今、記憶保持状態の記憶ノードＮ１、Ｎ２の電位Ｖ１、
Ｖ２がＰ１ａ点にあるとする。ワード線が充電され、ア
クセストランジスタＱ３、Ｑ４がオンすると、セル状態
（Ｖ１，Ｖ２）はＰ１ａ点から読出時の安定電位Ｑ１点
に移動し、これによりメモリセルは読出状態となる。こ
の後、再びワード線が放電され、アクセストランジスタ
Ｑ３、Ｑ４がオフすると、セル状態はＱ１→Ｐ１ｂ→Ｐ
１ａの軌跡を辿り（Ｐ１ｂ→Ｐ１ａ間は高抵抗負荷から
の充電により時間がかかる）、記憶保持状態に戻る。同
様にして、Ｐ２ａ→Ｑ２→Ｐ２ｂ→Ｐ２ａの軌跡も考え
られる。
【０１２４】以上のような正常な非破壊読出を行なうた
めには、少なくとも読出時のフリップフロップの入出力
伝達曲線が適当な大きさの「目」ｈ1 をつくることが必
要である。この「目」ｈ1 の大きさは、読出の直流的安
定性に対する目安となり、「目」ｈ1 が大きいほど安定
な読出動作が期待できる。この安定性は、２つの「目」
ｈ1 の最大内接円の直径Ｄ0 、Ｄ1 を用いることにより
定量的に論じ、定式化できる。
めには、少なくとも読出時のフリップフロップの入出力
伝達曲線が適当な大きさの「目」ｈ1 をつくることが必
要である。この「目」ｈ1 の大きさは、読出の直流的安
定性に対する目安となり、「目」ｈ1 が大きいほど安定
な読出動作が期待できる。この安定性は、２つの「目」
ｈ1 の最大内接円の直径Ｄ0 、Ｄ1 を用いることにより
定量的に論じ、定式化できる。
【０１２５】ＳＲＡＭのメモリセルが性能上対称である
場合には、直径Ｄ0 とＤ1 は同じ値となり、次式で表わ
される。
場合には、直径Ｄ0 とＤ1 は同じ値となり、次式で表わ
される。
【０１２６】
【数１】
【０１２７】上式はドライバトランジスタのしきい値電
圧ＶTHが高いほど、またドライバトランジスタとアクセ
ストランジスタとのβ比（ドライバトランジスタの電流
駆動能力／アクセストランジスタの電流駆動能力）が大
きいほど、直径Ｄ0 （Ｄ1 ）が大きくなり、読出が安定
に行なわれることを示している。また、アクセストラン
ジスタのインピーダンスが、ビット線とＩ／Ｏ線の負荷
トランジスタとの並列構成のインピーダンスに比べ十分
大きいため、読出時の直流的安定性へのβ比の効果は、
ドライバトランジスタとアクセストランジスタとのβ比
のみを考慮すればよいことを示唆している。
圧ＶTHが高いほど、またドライバトランジスタとアクセ
ストランジスタとのβ比（ドライバトランジスタの電流
駆動能力／アクセストランジスタの電流駆動能力）が大
きいほど、直径Ｄ0 （Ｄ1 ）が大きくなり、読出が安定
に行なわれることを示している。また、アクセストラン
ジスタのインピーダンスが、ビット線とＩ／Ｏ線の負荷
トランジスタとの並列構成のインピーダンスに比べ十分
大きいため、読出時の直流的安定性へのβ比の効果は、
ドライバトランジスタとアクセストランジスタとのβ比
のみを考慮すればよいことを示唆している。
【０１２８】ところで、各ドライバトランジスタのソー
ス領域を網目状に接続した場合には、上述したように性
能上対称にはなり難い。このようにメモリセルが性能上
非対称となると、図１７の入出力伝達曲線もＶ１＝Ｖ２
の直線に対して対称とならない。ゆえに、図１８に示す
ように「目」の直径Ｄ0 とＤ1 とが同じではなくなる。
このように「目」の直径Ｄ0 とＤ1 とが同じでない場合
には、メモリセルの読出動作の安定性は、直径Ｄ0 ある
いはＤ1 のいずれか小さい方で決まる。このため、メモ
リセルの性能上の対称性が崩れた場合には、読出動作は
不安定になってしまう。
ス領域を網目状に接続した場合には、上述したように性
能上対称にはなり難い。このようにメモリセルが性能上
非対称となると、図１７の入出力伝達曲線もＶ１＝Ｖ２
の直線に対して対称とならない。ゆえに、図１８に示す
ように「目」の直径Ｄ0 とＤ1 とが同じではなくなる。
このように「目」の直径Ｄ0 とＤ1 とが同じでない場合
には、メモリセルの読出動作の安定性は、直径Ｄ0 ある
いはＤ1 のいずれか小さい方で決まる。このため、メモ
リセルの性能上の対称性が崩れた場合には、読出動作は
不安定になってしまう。
【０１２９】したがって、ＳＲＡＭの読出動作を安定さ
せるためには、ＳＲＡＭのメモリセルの性能上の対称性
を向上させることが必要である。
せるためには、ＳＲＡＭのメモリセルの性能上の対称性
を向上させることが必要である。
【０１３０】本実施例では、寄生抵抗Ｒ６を有する導電
層３１ｃにドープト多結晶シリコン層と高融点シリサイ
ド層との複合膜を用いている。この複合膜は、上述した
ように５〜１５Ω／□のシート抵抗値を有している。ま
た、このシート抵抗値はドープト多結晶シリコン層単層
の場合のシート抵抗値（２０〜８０Ω／□）に比較して
格段に小さい。このように図７における導電層３１ｃの
抵抗値を１５Ω／□以下と非常に小さくしたため、ＳＲ
ＡＭのメモリセルの性能上の対称性は向上する。それゆ
え、安定したＳＲＡＭの読出動作を実現することが可能
となる。
層３１ｃにドープト多結晶シリコン層と高融点シリサイ
ド層との複合膜を用いている。この複合膜は、上述した
ように５〜１５Ω／□のシート抵抗値を有している。ま
た、このシート抵抗値はドープト多結晶シリコン層単層
の場合のシート抵抗値（２０〜８０Ω／□）に比較して
格段に小さい。このように図７における導電層３１ｃの
抵抗値を１５Ω／□以下と非常に小さくしたため、ＳＲ
ＡＭのメモリセルの性能上の対称性は向上する。それゆ
え、安定したＳＲＡＭの読出動作を実現することが可能
となる。
【０１３１】なお、本実施例においては、高抵抗負荷型
のＳＲＡＭのメモリセルについて説明したが、ＣＭＯＳ
型のＳＲＡＭメモリセルに適用されてもよい。以下、Ｃ
ＭＯＳ型のＳＲＡＭのメモリセルに適用された場合の構
成について説明する。
のＳＲＡＭのメモリセルについて説明したが、ＣＭＯＳ
型のＳＲＡＭメモリセルに適用されてもよい。以下、Ｃ
ＭＯＳ型のＳＲＡＭのメモリセルに適用された場合の構
成について説明する。
【０１３２】実施例２ 図１９は、本発明の第２の実施例におけるＳＲＡＭの等
価回路図である。
価回路図である。
【０１３３】図１９を参照して、この等価回路図は、図
２４に示す等価回路図と比べて高抵抗負荷の代わりにｐ
チャネルＭＯＳトランジスタを用いた点で異なる。具体
的には、高抵抗負荷Ｒ１、Ｒ２の代わりに１対の負荷ト
ランジスタＱ５、Ｑ６が設けられている。
２４に示す等価回路図と比べて高抵抗負荷の代わりにｐ
チャネルＭＯＳトランジスタを用いた点で異なる。具体
的には、高抵抗負荷Ｒ１、Ｒ２の代わりに１対の負荷ト
ランジスタＱ５、Ｑ６が設けられている。
【０１３４】負荷トランジスタＱ５、Ｑ６のソース領域
はＶCC電源に接続されており、ドレイン領域は各々記憶
ノードＮ１、Ｎ２に接続されている。また負荷トランジ
スタＱ５のゲートは、ドライバトランジスタＱ１のゲー
トとドライバトランジスタＱ２のドレイン領域とに接続
されている。また負荷トランジスタＱ６のゲートはドラ
イバトランジスタＱ２のゲートとドライバトランジスタ
Ｑ１のドレイン領域とに接続されている。
はＶCC電源に接続されており、ドレイン領域は各々記憶
ノードＮ１、Ｎ２に接続されている。また負荷トランジ
スタＱ５のゲートは、ドライバトランジスタＱ１のゲー
トとドライバトランジスタＱ２のドレイン領域とに接続
されている。また負荷トランジスタＱ６のゲートはドラ
イバトランジスタＱ２のゲートとドライバトランジスタ
Ｑ１のドレイン領域とに接続されている。
【０１３５】なお、これ以外の構成については、図２４
に示す等価回路図の構成とほぼ同様であるためその説明
は省略する。
に示す等価回路図の構成とほぼ同様であるためその説明
は省略する。
【０１３６】図２０は、本発明の第２の実施例における
ＳＲＡＭメモリセルの構成を概略的に示す断面図であ
る。また図２１〜図２３は、本発明の第２の実施例にお
けるＳＲＡＭのメモリセル構造を下層から順に３段階に
分割して示した平面構造図である。なお、図２０の断面
図は、図２１〜図２３のＸＶＩＩ−ＸＶＩＩ線に沿う断
面に対応した図である。
ＳＲＡＭメモリセルの構成を概略的に示す断面図であ
る。また図２１〜図２３は、本発明の第２の実施例にお
けるＳＲＡＭのメモリセル構造を下層から順に３段階に
分割して示した平面構造図である。なお、図２０の断面
図は、図２１〜図２３のＸＶＩＩ−ＸＶＩＩ線に沿う断
面に対応した図である。
【０１３７】本実施例のＳＲＡＭのメモリセル構造にお
いて、１対のドライバトランジスタＱ１、Ｑ２と１対の
アクセストランジスタＱ３、Ｑ４との構成は図２と図３
に示す第１の実施例とほぼ同様であるためその説明は省
略する。
いて、１対のドライバトランジスタＱ１、Ｑ２と１対の
アクセストランジスタＱ３、Ｑ４との構成は図２と図３
に示す第１の実施例とほぼ同様であるためその説明は省
略する。
【０１３８】主に図２０と図２１を参照して、導電層３
１ａ、３１ｂ、３１ｃ上を覆うように絶縁層３９が形成
されている。この絶縁層３９には、ゲート電極層２０ａ
とｎ型不純物拡散領域２１ｂとに達するコンタクトホー
ル１４１ｈが形成されている。またゲート電極層２５ｂ
とｎ型不純物拡散領域１１ｂとに達するコンタクトホー
ル１４１ｉが形成されている。コンタクトホール１４１
ｈを通じてゲート電極層２５ａとｎ型不純物拡散領域２
１ｂとに電気的に接続されるように第１の半導体層１４
１ａが形成されている。またコンタクトホール１４１ｉ
を通じてゲート電極層２５ｂとｎ型不純物拡散領域１１
ｂとに電気的に接続されるように第１の半導体層１４１
ｂが形成されている。この１対の第１の半導体層１４１
ａ、１４１ｂは、ともに同一の層から形成されたドープ
ト多結晶シリコン層よりなっている。
１ａ、３１ｂ、３１ｃ上を覆うように絶縁層３９が形成
されている。この絶縁層３９には、ゲート電極層２０ａ
とｎ型不純物拡散領域２１ｂとに達するコンタクトホー
ル１４１ｈが形成されている。またゲート電極層２５ｂ
とｎ型不純物拡散領域１１ｂとに達するコンタクトホー
ル１４１ｉが形成されている。コンタクトホール１４１
ｈを通じてゲート電極層２５ａとｎ型不純物拡散領域２
１ｂとに電気的に接続されるように第１の半導体層１４
１ａが形成されている。またコンタクトホール１４１ｉ
を通じてゲート電極層２５ｂとｎ型不純物拡散領域１１
ｂとに電気的に接続されるように第１の半導体層１４１
ｂが形成されている。この１対の第１の半導体層１４１
ａ、１４１ｂは、ともに同一の層から形成されたドープ
ト多結晶シリコン層よりなっている。
【０１３９】主に図２０と図２２を参照して、１対の第
１の半導体層１４１ａ、１４１ｂ上に絶縁層を介在して
１対の第２の半導体層１４４ａ、１４４ｂが形成されて
いる。この第１の半導体層１４１ａ、１４１ｂと第２の
半導体層１４４ａ、１４４ｂとにより薄膜トランジスタ
（ＴＦＴ：Thin Film Transistor）が構成されている。
また、この薄膜トランジスタにより１対の負荷トランジ
スタＱ５、Ｑ６が構成されている。
１の半導体層１４１ａ、１４１ｂ上に絶縁層を介在して
１対の第２の半導体層１４４ａ、１４４ｂが形成されて
いる。この第１の半導体層１４１ａ、１４１ｂと第２の
半導体層１４４ａ、１４４ｂとにより薄膜トランジスタ
（ＴＦＴ：Thin Film Transistor）が構成されている。
また、この薄膜トランジスタにより１対の負荷トランジ
スタＱ５、Ｑ６が構成されている。
【０１４０】すなわち、１対の第１の半導体層１４１
ａ、１４１ｂがゲート電極層となる。また第２の半導体
層１４４ａ、１４４ｂは、第１の半導体層１４１ａ、１
４１ｂと積層方向に対向する領域１４７ａ、１４７ｂを
有している。第２の半導体層１４４ａ、１４４ｂは、こ
の領域１４７ａ、１４７ｂをチャネル領域として規定す
るように互いに間隔を有して形成されたドレイン領域１
４３ａ、１４３ｂとソース領域１４５ａ、１４５ｂとを
有している。
ａ、１４１ｂがゲート電極層となる。また第２の半導体
層１４４ａ、１４４ｂは、第１の半導体層１４１ａ、１
４１ｂと積層方向に対向する領域１４７ａ、１４７ｂを
有している。第２の半導体層１４４ａ、１４４ｂは、こ
の領域１４７ａ、１４７ｂをチャネル領域として規定す
るように互いに間隔を有して形成されたドレイン領域１
４３ａ、１４３ｂとソース領域１４５ａ、１４５ｂとを
有している。
【０１４１】ドレイン領域１４３ａは、スルーホール１
４４ｉを通じて第１の半導体層１４１ｂに電気的に接続
されている。チャネル領域１４７ａは、このドレイン領
域１４３ａに接続され、かつ図中縦方向（列方向）に延
在している。ソース領域１４５ａは、チャネル領域１４
７ａに接続され、かつ図中横方向（行方向）に延在して
いる。
４４ｉを通じて第１の半導体層１４１ｂに電気的に接続
されている。チャネル領域１４７ａは、このドレイン領
域１４３ａに接続され、かつ図中縦方向（列方向）に延
在している。ソース領域１４５ａは、チャネル領域１４
７ａに接続され、かつ図中横方向（行方向）に延在して
いる。
【０１４２】ドレイン領域１４３ｂは、スルーホール１
４４ｈを通じて第１の半導体層１４１ａに電気的に接続
されている。チャネル領域１４７ｂは、このドレイン領
域１４３ｂに接続され、かつ図中縦方向（列方向）に延
在している。ソース領域１４５ｂは、チャネル領域１４
７ｂに接続され、かつ図中横方向（行方向）に延在して
いる。
４４ｈを通じて第１の半導体層１４１ａに電気的に接続
されている。チャネル領域１４７ｂは、このドレイン領
域１４３ｂに接続され、かつ図中縦方向（列方向）に延
在している。ソース領域１４５ｂは、チャネル領域１４
７ｂに接続され、かつ図中横方向（行方向）に延在して
いる。
【０１４３】なお、第２の半導体層１４４ａ、１４４ｂ
のソース／ドレイン領域は、一点鎖線で囲む領域１４７
ａ、１４７ｂにマスクを設けて不純物を注入することに
より形成される。
のソース／ドレイン領域は、一点鎖線で囲む領域１４７
ａ、１４７ｂにマスクを設けて不純物を注入することに
より形成される。
【０１４４】なお、メモリセル領域Ｍ．Ｃ．における第
２の半導体層の配置構造は、点Ｓ2を中心とする点対称
構造を有している。
２の半導体層の配置構造は、点Ｓ2を中心とする点対称
構造を有している。
【０１４５】主に図２０と図２３を参照して、第２の半
導体層１４４ａ、１４４ｂを覆うようにたとえばＴＥＯ
Ｓのシリコン酸化膜よりなる絶縁層４９が形成されてい
る。この絶縁層には、アクセストランジスタＱ３、Ｑ４
のソース／ドレイン領域１１ａ、１１ｂに達するコンタ
クトホール５１ｈ、５１ｉが形成されている。このコン
タクトホール５１ｈ、５１ｉの各々を通じてアクセスト
ランジスタＱ３、Ｑ４のソース領域１１ａ、１１ｂの各
々に電気的に接続されるように配線層５１ａ、５１ｂが
形成されている。この配線層５１ａ、５１ｂは図中縦方
向（列方向）に延在している。この配線層５１ａ、５１
ｂは、ＴｉＮ層５３ａと、Ａｌ−Ｓｉ−Ｃｕ層５５ａ、
ＴｉＮ層５７ａとの３層構造によりなっている。
導体層１４４ａ、１４４ｂを覆うようにたとえばＴＥＯ
Ｓのシリコン酸化膜よりなる絶縁層４９が形成されてい
る。この絶縁層には、アクセストランジスタＱ３、Ｑ４
のソース／ドレイン領域１１ａ、１１ｂに達するコンタ
クトホール５１ｈ、５１ｉが形成されている。このコン
タクトホール５１ｈ、５１ｉの各々を通じてアクセスト
ランジスタＱ３、Ｑ４のソース領域１１ａ、１１ｂの各
々に電気的に接続されるように配線層５１ａ、５１ｂが
形成されている。この配線層５１ａ、５１ｂは図中縦方
向（列方向）に延在している。この配線層５１ａ、５１
ｂは、ＴｉＮ層５３ａと、Ａｌ−Ｓｉ−Ｃｕ層５５ａ、
ＴｉＮ層５７ａとの３層構造によりなっている。
【０１４６】メモリセル領域Ｍ．Ｃ．内の配線層５１
ａ、５１ｂの配置構造は、点Ｓ2 を中心とする点対称構
造を有している。
ａ、５１ｂの配置構造は、点Ｓ2 を中心とする点対称構
造を有している。
【０１４７】この配線層５１ａ、５１ｂを覆うように、
たとえばプラズマを用いて形成されたシリコン酸化膜よ
りなるパッシベーション膜５９が形成されている。
たとえばプラズマを用いて形成されたシリコン酸化膜よ
りなるパッシベーション膜５９が形成されている。
【０１４８】本実施例のＳＲＡＭのメモリセル構造で
は、第１の実施例で説明したと同様の効果が得られる。
は、第１の実施例で説明したと同様の効果が得られる。
【０１４９】なお、第１および第２の実施例では、導電
層３１ｃにドープト多結晶シリコン層と高融点シリサイ
ド層との複合層を用いているが、これに限られるもので
はない。具体的には、シート抵抗値が１５Ω／□以下の
材質であれば導電層３１ｃに用いることができる。
層３１ｃにドープト多結晶シリコン層と高融点シリサイ
ド層との複合層を用いているが、これに限られるもので
はない。具体的には、シート抵抗値が１５Ω／□以下の
材質であれば導電層３１ｃに用いることができる。
【０１５０】また、導電層３１ｃを構成する高融点シリ
サイド層としては、たとえばタングステンシリサイド
（ＷＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）、モリ
ブデンシリサイド（ＭｏＳｉ2 ）などが用いられる。
サイド層としては、たとえばタングステンシリサイド
（ＷＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）、モリ
ブデンシリサイド（ＭｏＳｉ2 ）などが用いられる。
【０１５１】また、第１および第２の実施例において
は、高抵抗負荷型およびＣＭＯＳ型のＳＲＡＭのメモリ
セル構造について説明したが、これ以外のＳＲＡＭのメ
モリセル構造についても本発明は適用することができ
る。
は、高抵抗負荷型およびＣＭＯＳ型のＳＲＡＭのメモリ
セル構造について説明したが、これ以外のＳＲＡＭのメ
モリセル構造についても本発明は適用することができ
る。
【０１５２】
【発明の効果】本発明の半導体記憶装置によれば、第１
のメモリセルのいずれか１つのドライバトランジスタの
ソース／ドレイン領域の一方の領域と第２のメモリセル
のいずれか１つのドライバトランジスタのソース／ドレ
イン領域の一方の領域とが、連続して接続された第２の
不純物領域であるので、これらの領域を分離する分離絶
縁膜が不要となり、メモリセルの平面レイアウト面積の
縮小化を図ることができる。
のメモリセルのいずれか１つのドライバトランジスタの
ソース／ドレイン領域の一方の領域と第２のメモリセル
のいずれか１つのドライバトランジスタのソース／ドレ
イン領域の一方の領域とが、連続して接続された第２の
不純物領域であるので、これらの領域を分離する分離絶
縁膜が不要となり、メモリセルの平面レイアウト面積の
縮小化を図ることができる。
【０１５３】上記半導体記憶装置の好ましい局面によれ
ば、第１のゲート電極層上に形成され、第１のゲート電
極層と第１のコンタクトホールを介して接続された第１
の導電層と、第２のゲート電極層上に形成され、第２の
ゲート電極層と第２のコンタクトホールを介して接続さ
れた第２の導電層とを有するので、第１および第２の導
電層をワード線として用いることができ、アクセストラ
ンジスタのゲート電極をワード線として用いていた場合
に比べ、アクセストランジスタのゲート電極およびワー
ド線のパターンの自由度が増す。
ば、第１のゲート電極層上に形成され、第１のゲート電
極層と第１のコンタクトホールを介して接続された第１
の導電層と、第２のゲート電極層上に形成され、第２の
ゲート電極層と第２のコンタクトホールを介して接続さ
れた第２の導電層とを有するので、第１および第２の導
電層をワード線として用いることができ、アクセストラ
ンジスタのゲート電極をワード線として用いていた場合
に比べ、アクセストランジスタのゲート電極およびワー
ド線のパターンの自由度が増す。
【０１５４】上記半導体記憶装置の好ましい他の局面に
よれば、第１のメモリセルのいずれか１つのドライバト
ランジスタのソース／ドレイン領域の一方の領域と第３
のメモリセルのいずれか１つのドライバトランジスタの
ソース／ドレイン領域の一方の領域とが、共有された第
２の不純物領域であり、第２のメモリセルのいずれか１
つのドライバトランジスタのソース／ドレイン領域の一
方の領域と第４のメモリセルのいずれか１つのドライバ
トランジスタのソース／ドレイン領域の一方の領域と
は、共有された第２の不純物領域であるので、第１から
第４のメモリセルで有効に第２の不純物領域を利用し
て、メモリセルの縮小化を図れる。
よれば、第１のメモリセルのいずれか１つのドライバト
ランジスタのソース／ドレイン領域の一方の領域と第３
のメモリセルのいずれか１つのドライバトランジスタの
ソース／ドレイン領域の一方の領域とが、共有された第
２の不純物領域であり、第２のメモリセルのいずれか１
つのドライバトランジスタのソース／ドレイン領域の一
方の領域と第４のメモリセルのいずれか１つのドライバ
トランジスタのソース／ドレイン領域の一方の領域と
は、共有された第２の不純物領域であるので、第１から
第４のメモリセルで有効に第２の不純物領域を利用し
て、メモリセルの縮小化を図れる。
【０１５５】上記半導体記憶装置の好ましいさらに他の
局面によれば、ドライバトランジスタのゲート電極層上
に第１の抵抗層と第２の抵抗層とが形成されるので、ド
ライバトランジスタのゲート電極層上を有効に利用する
ことができる。
局面によれば、ドライバトランジスタのゲート電極層上
に第１の抵抗層と第２の抵抗層とが形成されるので、ド
ライバトランジスタのゲート電極層上を有効に利用する
ことができる。
【図１】 本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造を概略的に示す断面図である。
モリセル構造を概略的に示す断面図である。
【図２】 本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造の下層からの第１段階目の構成を示す平面
構造図である。
モリセル構造の下層からの第１段階目の構成を示す平面
構造図である。
【図３】 本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造の下層からの第２段階目の構成を示す平面
構造図である。
モリセル構造の下層からの第２段階目の構成を示す平面
構造図である。
【図４】 本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造の下層からの第３段階目の構成を示す平面
構造図である。
モリセル構造の下層からの第３段階目の構成を示す平面
構造図である。
【図５】 本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造の下層からの第４段階目の構成を示す平面
構造図である。
モリセル構造の下層からの第４段階目の構成を示す平面
構造図である。
【図６】 本発明の第１の実施例におけるＳＲＡＭの４
ビット分のメモリセル構造の下層からの第１段階目の構
成を示す平面構造図である。
ビット分のメモリセル構造の下層からの第１段階目の構
成を示す平面構造図である。
【図７】 本発明の第１の実施例におけるＳＲＡＭの４
ビット分のメモリセル構造の下層からの第２段階目の構
成を示す平面構造図である。
ビット分のメモリセル構造の下層からの第２段階目の構
成を示す平面構造図である。
【図８】 本発明の第１の実施例におけるＳＲＡＭの４
ビット分のメモリセル構造の下層からの第３段階目の構
成を示す平面構造図である。
ビット分のメモリセル構造の下層からの第３段階目の構
成を示す平面構造図である。
【図９】 本発明の第１の実施例におけるＳＲＡＭの４
ビット分のメモリセル構造の下層からの第４段階目の構
成を示す平面構造図である。
ビット分のメモリセル構造の下層からの第４段階目の構
成を示す平面構造図である。
【図１０】 行方向に配列されたメモリセルに接続され
るワード線の構成を示す等価回路図である。
るワード線の構成を示す等価回路図である。
【図１１】 本発明の第１の実施例におけるＳＲＡＭの
２ビット分のメモリセル構造を示す平面構造図である。
２ビット分のメモリセル構造を示す平面構造図である。
【図１２】 本発明の第１の実施例におけるＳＲＡＭの
メモリセル構造において、ドライバトランジスタのソー
ス領域の接続状態を平面的に示す模式図である。
メモリセル構造において、ドライバトランジスタのソー
ス領域の接続状態を平面的に示す模式図である。
【図１３】 ドライバトランジスタのソース領域が直線
状に接続された場合の電流経路を示す平面的な模式図で
ある。
状に接続された場合の電流経路を示す平面的な模式図で
ある。
【図１４】 ドライバトランジスタのソース領域が略網
目状に接続された場合の電流経路を示す平面的な模式図
である。
目状に接続された場合の電流経路を示す平面的な模式図
である。
【図１５】 本発明の第１の実施例におけるＳＲＡＭの
メモリセル構造が性能上対称にならないことを説明する
ための等価回路図である。
メモリセル構造が性能上対称にならないことを説明する
ための等価回路図である。
【図１６】 ＳＲＡＭの読出動作を説明するための等価
回路図である。
回路図である。
【図１７】 ＳＲＡＭのメモリセルが性能上対称性を有
する場合の読出時の入出力伝達特性を示す図である。
する場合の読出時の入出力伝達特性を示す図である。
【図１８】 ＳＲＡＭのメモリセル構造が性能上非対称
である場合の読出時の入出力伝達特性を示す図である。
である場合の読出時の入出力伝達特性を示す図である。
【図１９】 ＣＭＯＳ型のＳＲＡＭのメモリセル構造を
示す等価回路図である。
示す等価回路図である。
【図２０】 本発明の第２の実施例におけるＳＲＡＭの
メモリセル構造を概略的に示す断面図である。
メモリセル構造を概略的に示す断面図である。
【図２１】 本発明の第２の実施例におけるＳＲＡＭの
メモリセル構造の下層からの第１段階目の構成を示す平
面構造図である。
メモリセル構造の下層からの第１段階目の構成を示す平
面構造図である。
【図２２】 本発明の第２の実施例におけるＳＲＡＭの
メモリセル構造の下層からの第２段階目の構成を示す平
面構造図である。
メモリセル構造の下層からの第２段階目の構成を示す平
面構造図である。
【図２３】 本発明の第２の実施例におけるＳＲＡＭの
メモリセル構造の下層からの第３段階目の構成を示す平
面構造図である。
メモリセル構造の下層からの第３段階目の構成を示す平
面構造図である。
【図２４】 高抵抗負荷型のＳＲＡＭのメモリセル構造
を示す等価回路図である。
を示す等価回路図である。
【図２５】 従来のＳＲＡＭのメモリセル構造の下層か
らの第１段階目の構成を示す平面構造図である。
らの第１段階目の構成を示す平面構造図である。
【図２６】 従来のＳＲＡＭのメモリセル構造の下層か
らの第２段階目の構成を示す平面構造図である。
らの第２段階目の構成を示す平面構造図である。
【図２７】 従来のＳＲＡＭのメモリセル構造の下層か
らの第３段階目の構成を示す平面構造図である。
らの第３段階目の構成を示す平面構造図である。
【図２８】 従来のＳＲＡＭのメモリセル構造の下層か
らの第４段階目の構成を示す平面構造図である。
らの第４段階目の構成を示す平面構造図である。
【図２９】 先行技術文献に示されたＳＲＡＭのメモリ
セル構造を構成するドライバトランジスタとアクセスト
ランジスタの構成を示す平面構造図である。
セル構造を構成するドライバトランジスタとアクセスト
ランジスタの構成を示す平面構造図である。
【図３０】 先行技術文献に示されたＳＲＡＭの２ビッ
ト分のメモリセル構造を構成するドライバトランジスタ
とアクセストランジスタを示す平面構造図である。
ト分のメモリセル構造を構成するドライバトランジスタ
とアクセストランジスタを示す平面構造図である。
１５ａ、１５ｂ ゲート電極層、２９ 絶縁層、３１
ａ、３１ｂ 導電層、３１ｈ、３１ｉ コンタクトホー
ル、Ｑ１、Ｑ２ ドライバトランジスタ、Ｑ３、Ｑ４
アクセストランジスタ。
ａ、３１ｂ 導電層、３１ｈ、３１ｉ コンタクトホー
ル、Ｑ１、Ｑ２ ドライバトランジスタ、Ｑ３、Ｑ４
アクセストランジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11 H01L 29/786
Claims (4)
- 【請求項１】 一対のアクセストランジスタと一対のド
ライバトランジスタとを有するスタティック型メモリセ
ルを備えた半導体記憶装置であって、半 導体基板の主表面上にゲート絶縁膜を介して形成さ
れ、互いに分離した前記一対のアクセストランジスタの
第１および第２のゲート電極層と、 前記半導体基板の主表面上にゲート絶縁膜を介して形成
され、互いに分離した前記一対のドライバトランジスタ
のゲート電極層とを含む、第１と第２のメモリセルを有
し、 前記第１のメモリセルのいずれか１つのアクセストラン
ジスタのソース／ドレイン領域の一方の領域と前記第２
のメモリセルのいずれか１つのアクセストランジスタの
ソース／ドレイン領域の一方の領域とは、共有された第
１の不純物領域であり、 前記第１のメモリセルのいずれか１つのドライバトラン
ジスタのソース／ドレイン領域の一方の領域と前記第２
のメモリセルのいずれか１つのドライバトランジスタの
ソース／ドレイン領域の一方の領域とは、連続して接続
された第２の不純物領域である、 半導体記憶装置。 - 【請求項２】 前記各メモリセルにおいて、 前記各トランジスタのゲート電極層の周囲および上方を
覆うように形成され、前記一対のアクセストランジスタ
のゲート電極層のそれぞれの上面に達する第１および第
２のコンタクトホールとを有する絶縁層と、 前記第１のゲート電極層上に形成され、前記第１のゲー
ト電極層と前記第１のコンタクトホールを介して接続さ
れた第１の導電層と、 前記第２のゲート電極層上に形成され、前記第２のゲー
ト電極層と前記第２のコンタクトホールを介して接続さ
れた第２の導電層とを有する、請求項１に記載の半導体
記憶装置。 - 【請求項３】 さらに、前記導電層の伸びる方向に前記
第１のメモリセルと隣接する第３のメモリセルと、 前記導電層の伸びる方向に前記第２のメモリセルと隣接
する第４のメモリセルとを有し、 前記第１のメモリセルのいずれか１つのドライバトラン
ジスタのソース／ドレイン領域の一方の領域と前記第３
のメモリセルのいずれか１つのドライバトランジスタの
ソース／ドレイン領域の一方の領域とは、共有された前
記第２の不純物領域であり、 前記第２のメモリセルのいずれか１つのドライバトラン
ジスタのソース／ドレイン領域の一方の領域と前記第４
のメモリセルのいずれか１つのドライバトランジスタの
ソース／ドレイン領域の一方の領域とは、共有された前
記第２の不純物領域である、請求項２に記載の半導体記
憶装置。 - 【請求項４】 前記各メモリセルは、 前記ドライバトランジスタのゲート電極層上に形成さ
れ、 一端が前記一対のドライバトランジスタのうち１つの前
記ソース／ドレイン領域の一方の領域と前記もう１つの
ドライバトランジスタの前記ゲート電極層とに接続され
るとともに、他端が電源電位線に接続される前記導電層
上に形成された別の導電層にて形成される第１の抵抗層
と、 一端が前記もう１つのドライバトランジスタの前記ソー
ス／ドレイン領域の一方の領域と前記１つのドライバト
ランジスタの前記ゲート電極層とに接続されるととも
に、他端が電源電位線に接続される前記別の導電層にて
形成される第２の抵抗層とを含む、請求項１ないし請求
項３のいずれかに記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27203193A JP3285438B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体記憶装置 |
| TW083104823A TW264568B (ja) | 1993-10-29 | 1994-05-27 | |
| US08/309,833 US5486717A (en) | 1993-10-29 | 1994-09-21 | SRAM with small planar layout |
| DE4437960A DE4437960C2 (de) | 1993-10-29 | 1994-10-24 | Halbleiterspeichervorrichtung |
| KR1019940027712A KR0174766B1 (ko) | 1993-10-29 | 1994-10-27 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27203193A JP3285438B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130879A JPH07130879A (ja) | 1995-05-19 |
| JP3285438B2 true JP3285438B2 (ja) | 2002-05-27 |
Family
ID=17508168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27203193A Expired - Fee Related JP3285438B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5486717A (ja) |
| JP (1) | JP3285438B2 (ja) |
| KR (1) | KR0174766B1 (ja) |
| DE (1) | DE4437960C2 (ja) |
| TW (1) | TW264568B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703392A (en) * | 1995-06-02 | 1997-12-30 | Utron Technology Inc | Minimum size integrated circuit static memory cell |
| JP3428240B2 (ja) * | 1995-07-31 | 2003-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| KR100215851B1 (ko) * | 1995-12-26 | 1999-08-16 | 구본준 | 반도체 소자의 구조 |
| GB2329281B (en) * | 1996-03-28 | 2000-11-15 | Intel Corp | Memory cell design with vertically stacked crossovers |
| US5705437A (en) * | 1996-09-25 | 1998-01-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench free process for SRAM |
| KR19980077674A (ko) * | 1997-04-22 | 1998-11-16 | 김영환 | 에스램 반도체 장치 |
| JPH1126604A (ja) * | 1997-07-03 | 1999-01-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6128216A (en) * | 1998-05-13 | 2000-10-03 | Micron Technology Inc. | High density planar SRAM cell with merged transistors |
| US6545297B1 (en) | 1998-05-13 | 2003-04-08 | Micron Technology, Inc. | High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown |
| US6104045A (en) | 1998-05-13 | 2000-08-15 | Micron Technology, Inc. | High density planar SRAM cell using bipolar latch-up and gated diode breakdown |
| US6225165B1 (en) * | 1998-05-13 | 2001-05-01 | Micron Technology, Inc. | High density SRAM cell with latched vertical transistors |
| ATE250784T1 (de) * | 1998-11-27 | 2003-10-15 | Synaptics Uk Ltd | Positionssensor |
| US6472767B1 (en) * | 1999-04-30 | 2002-10-29 | Infineon Technologies Ag | Static random access memory (SRAM) |
| JP2001035808A (ja) * | 1999-07-22 | 2001-02-09 | Semiconductor Energy Lab Co Ltd | 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法 |
| TWI286338B (en) * | 2000-05-12 | 2007-09-01 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| US6366493B1 (en) * | 2000-10-24 | 2002-04-02 | United Microelectronics Corp. | Four transistors static-random-access-memory cell |
| JP3656592B2 (ja) * | 2001-03-26 | 2005-06-08 | セイコーエプソン株式会社 | 半導体装置、メモリシステムおよび電子機器 |
| US20050198361A1 (en) * | 2003-12-29 | 2005-09-08 | Chandra Prashant R. | Method and apparatus for meeting a given content throughput using at least one memory channel |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| JP5142692B2 (ja) | 2007-12-11 | 2013-02-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| SG10201608214SA (en) | 2008-07-16 | 2016-11-29 | Tela Innovations Inc | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| KR20140049356A (ko) | 2012-10-17 | 2014-04-25 | 삼성전자주식회사 | 반도체 소자 |
| US9620509B1 (en) * | 2015-10-30 | 2017-04-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Static random access memory device with vertical FET devices |
| US11348640B1 (en) * | 2021-04-05 | 2022-05-31 | Micron Technology, Inc. | Charge screening structure for spike current suppression in a memory array |
| US11715520B2 (en) | 2021-04-05 | 2023-08-01 | Micron Technology, Inc. | Socket structure for spike current suppression in a memory array |
| US11862215B2 (en) | 2021-08-27 | 2024-01-02 | Micron Technology, Inc. | Access line having a resistive layer for memory cell access |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169472A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0373146A (ja) * | 1989-08-12 | 1991-03-28 | Matsushita Electric Works Ltd | 電動車椅子 |
| KR100199258B1 (ko) * | 1990-02-09 | 1999-06-15 | 가나이 쓰도무 | 반도체집적회로장치 |
| JP2769011B2 (ja) * | 1990-02-09 | 1998-06-25 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2749687B2 (ja) * | 1990-02-09 | 1998-05-13 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| KR970001346B1 (ko) * | 1992-10-12 | 1997-02-05 | 삼성전자 주식회사 | 반도체 메모리장치 및 그 제조방법 |
-
1993
- 1993-10-29 JP JP27203193A patent/JP3285438B2/ja not_active Expired - Fee Related
-
1994
- 1994-05-27 TW TW083104823A patent/TW264568B/zh not_active IP Right Cessation
- 1994-09-21 US US08/309,833 patent/US5486717A/en not_active Expired - Fee Related
- 1994-10-24 DE DE4437960A patent/DE4437960C2/de not_active Expired - Fee Related
- 1994-10-27 KR KR1019940027712A patent/KR0174766B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0174766B1 (ko) | 1999-02-01 |
| US5486717A (en) | 1996-01-23 |
| DE4437960C2 (de) | 2002-03-21 |
| JPH07130879A (ja) | 1995-05-19 |
| DE4437960A1 (de) | 1995-05-04 |
| KR950012576A (ko) | 1995-05-16 |
| TW264568B (ja) | 1995-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020219 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080308 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090308 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090308 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100308 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |