KR101896774B1 - 수직 fet 디바이스들을 갖는 정적 랜덤 액세스 메모리 디바이스 - Google Patents

수직 fet 디바이스들을 갖는 정적 랜덤 액세스 메모리 디바이스 Download PDF

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Abstract

SRAM은 매트릭스로 배열되는 복수의 SRAM 셀들을 포함하는 SRAM 어레이를 포함한다. SRAM 셀들 각각은 6개의 수직 전계 효과 트랜지스터들을 포함한다. SRAM 어레이는 열 방향으로 연장되는 복수 그룹들의 도전 영역들을 포함한다. 복수 그룹들의 도전 영역들 각각은 제 1 도전 영역, 제 2 도전 영역, 제 3 도전 영역, 및 제 4 도전 영역(이 도전 영역들은 행 방향으로 이 나열순으로 배열됨)을 포함하고, 제 1 내지 제 4 도전 영역들은 절연 영역들에 의해 서로 분리된다. 제 1, 제 2, 및 제 3 도전 영역들은 제 1 도전형 VFET들의 소스들에 커플링되고, 제 4 도전 영역은 제 2 도전형 VFET들의 소스들에 커플링된다. 복수 그룹들은, 일 그룹의 도전 영역들 중 제 4 도전 영역이, 인접한 일 그룹의 도전 영역들 중 제 1 도전 영역에 인접하도록 행 방향으로 배열된다.

Description

수직 FET 디바이스들을 갖는 정적 랜덤 액세스 메모리 디바이스{STATIC RANDOM ACCESS MEMORY DEVICE WITH VERTICAL FET DEVICES}
본 개시는 반도체 디바이스, 보다 구체적으로 수직 FET(vertical field effect transistor; VFET) 디바이스들을 갖는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 디바이스에 관한 것이다.
반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 보다 낮은 전력 소비, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 프로세스 노드들로 진보해옴에 따라, 제조 및 설계 문제들 모두로부터의 도전과제들은 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)와 같은 삼차원 설계들의 개발을 초래시켜왔다. Fin FET 디바이스에서, 추가적인 측벽들을 이용하고 짧은 채널 효과를 억제하는 것이 가능하다.
다른 후보는 수직 전계 효과 트랜지스터(VFET) 디바이스이다. Fin FET 디바이스가 핀으로서 수평 방향으로 연장되는 채널을 갖는 반면, VFET에서는 채널이 수직 방향(기판 표면에 대해 법선 방향)으로 연장된다. VFET이 게이트 올 어라운드(gate all around; GAA) 디바이스일 때, 채널 층(채널 층의 표면들) 모두가 게이트 제어 대상이 될 수 있다. GAA MOSFET(또는 MISFET) 디바이스와 같은 GAA 디바이스는 매우 좁은 실린더형 채널 바디를 포함한다. 특히, 수직 방향으로 연장되는 채널을 갖는 수직형 GAA 디바이스(VGAA)는 저전력 SRAM 응용을 위한 전도유망한 후보 디바이스이다. 본 개시에서, 보다 균일한 레이아웃 구조를 갖는 VFET 디바이스를 사용하는 SRAM의 새로운 레이아웃 구조들 및 구성들이 제공된다.
본 개시는 첨부 도면들과 함께 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들이 축척대로 도시되지 않았으며 단지 예시 목적들을 위해서만 사용된다는 점이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1A는 SRAM 유닛 셀의 예시적인 회로도이다.
도 1B는 SRAM 유닛 셀의 예시적인 회로도이다.
도 1C는 본 개시의 일 실시예에 따른 4개의 SRAM 유닛 셀들의 예시적인 레이아웃이다.
도 2는 VGAA 디바이스의 예시적인 단면도이다.
도 3 및 도 4는 본 개시의 일 실시예에 따른 SRAM 유닛 셀들의 예시적인 레이아웃을 도시한다.
도 5는 본 개시의 다른 실시예에 따른 SRAM 유닛 셀의 예시적인 회로도이다.
도 6 및 도 7은 본 개시의 다른 실시예에 따른 SRAM 유닛 셀들의 예시적인 레이아웃을 도시한다.
이어지는 개시가 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다는 점이 이해될 것이다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적으로 의도된 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시되는 범위 또는 값들에 한정되는 것은 아니고, 프로세스 조건들 및/또는 디바이스의 희망하는 특성들에 의존할 수 있다. 게다가, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 및 제 2 피처들에 개재되어 형성될 수 있는 실시예들을 포함할 수 있다. 다양한 피처들은 단순화 및 명확성을 위해 상이한 축척들로 임의적으로 도시될 수 있다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 도시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다. 추가적으로, 용어 "이루어지는"은 "포함하는" 또는 "구성하는" 중 어느 하나를 의미할 수 있다.
또한, 본 개시에 도시된 레이아웃 구조들은 설계적 레이아웃들이며, 반드시 반도체 디바이스로서 제조되는 정밀한 물리적 구조물들을 도시하는 것은 아니다.
도 1A는 SRAM 유닛 셀의 예시적인 회로도이다. 도 1A는 SRAM 셀을 도시하며, 복수의 SRAM 셀들은, 복수의 SRAM 셀들이 SRAM 디바이스 내에 행 방향 및 열 방향을 따라 매트릭스로 배열되는 SRAM 어레이들을 형성한다.
SRAM 셀은 데이터 저장 노드(DP1) 및 상보적 데이터 저장 노드(DP2)를 갖는 2개의 크로스 커플링된(cross-coupled) 인버터들(INV1 및 INV2)을 포함한다. 제 1 인버터(INV1)의 출력부는 제 2 인버터(INV2)의 입력부에 커플링되고, 제 2 인버터(INV2)의 출력부는 제 1 인버터(INV1)의 입력부에 커플링된다. SRAM 셀은, 제 1 인버터(INV1)의 출력부 및 제 2 인버터(INV2)의 입력부에 커플링되는 제 1 패스 게이트(pass-gate) FET 디바이스(PG1), 및 제 2 인버터(INV2)의 출력부 및 제 1 인버터(INV1)의 입력부에 커플링되는 제 2 패스 게이트 FET 디바이스(PG2)를 더 포함한다. 제 1 및 제 2 패스 게이트 FET 디바이스들의 게이트들은 워드 라인(WL)에 커플링되고, 제 1 패스 게이트 FET 디바이스(PG1)의 소스/드레인은 제 1 비트 라인(BL)에 커플링되며, 제 2 패스 게이트 FET 디바이스(PG2)의 소스/드레인은 제 1 비트 라인(BL)의 상보형(complement)인 제 2 비트 라인(BLB)에 커플링된다. 본 개시에서, FET 디바이스의 소스 및 드레인은 상호교환적으로 사용될 수 있다.
도 1B에 도시된 바와 같이, 제 1 인버터(INV1)는 제 1 도전형(first-conductive-type)의 제 1 FET 디바이스(PU1) 및 제 2 도전형(second-conductive-type)의 제 1 FET 디바이스(PD1)를 포함한다. 제 2 인버터(INV1)는 제 1 도전형의 제 2 FET 디바이스(PU1) 및 제 2 도전형의 제 2 FET 디바이스(PD1)를 포함한다. 제 1 패스 게이트 디바이스(PG1) 및 제 2 패스 게이트 디바이스(PG2)는 제 2 도전형의 디바이스들이다. 이 실시예에서, 제 1 도전형은 P형이고 제 2 도전형은 N형이다. 물론, 다른 실시예에서 제 1 도전형이 N형이고 제 2 도전형이 P형인 것이 가능하며, 그러한 경우에 SRAM 내의 나머지 엘리먼트들은 본 기술의 통상 지식에 따라 적절히 수정된다.
SRAM은 제 1 P형 웰(PW1), 제 2 P형 웰(PW2), 및 N형 웰(NW)을 더 포함한다. 도 1B에 도시된 바와 같이, 제 1 패스 게이트 디바이스(PG1)(N형), 제 1 N형 FET 디바이스(PD1), 및 제 2 N형 FET 디바이스(PD2)는 제 1 P형 웰(PW1) 내에 배치되고, 제 2 패스 게이트 FET 디바이스(PG2)(N형)는 제 2 P형 웰(PW2) 내에 배치되며, 제 1 P형 FET 디바이스(PU1) 및 제 2 P형 FET 디바이스(PU2)는 N형 웰(NW) 내에 배치된다. 복수의 SRAM 셀들이 매트릭스로 배열될 때, 제 1 P형 웰(PW1) 및 제 2 P형 웰(PW2)은 P형 웰(PW)(도 4 참조)로서 병합된다.
제 1 패스 게이트 디바이스(PG1), 제 2 패스 게이트 디바이스(PG2), 제 1 P형 디바이스(PU1), 제 1 N형 디바이스(PD1), 제 2 P형 디바이스(PU2), 및 제 2 N형 디바이스(PD2)는 각각 수직 FET(VFET) 디바이스들이다. 수직 FET 디바이스들은 VGAA FET 및 수직 나노와이어(nanowire) FET중 하나 이상이다. VGAA 디바이스는 단일 나노와이어 VGAA, 다중 나노와이어 VGAA, 또는 나노바(nano-bar)형 VGAA 중 하나 이상일 수 있다. 이 실시예에서, VGAA 디바이스가 이용되고, VGAA 디바이스의 구조는 이후에 설명될 것이다.
SRAM은 복수의 SRAM 셀들을 포함한다. 도 1C는 본 개시의 일 실시예에 따른 4개의 SRAM 셀들의 예시적인 레이아웃을 도시한다. 복수의 SRAM 셀들은 제 1 및 제 2 SRAM 셀들(SR1 및 SR2)을 포함한다. 제 1 SRAM(SR1)은 도 3의 레이아웃 구조를 갖는다. 제 2 SRAM(SR2)은 X 방향(행 방향)에 평행한 축에 대한 제 1 SRAM(SR1)의 반전된(flipped) 레이아웃인 레이아웃을 갖는다. SRAM 디바이스 또는 SRAM 어레이에서, 복수의 제 1 SRAM 셀들 및 복수의 제 2 SRAM 셀들이 행 방향 및 열 방향(Y 방향)으로 교대로 배열됨으로써, 도 1C에 도시된 바와 같이 체커 보드(checker board) 패턴 매트릭스를 형성한다.
도 2는 VGAA 디바이스의 예시적인 단면도이다. VGAA FET 디바이스들에 대한 예시적인 구조들 및 제조 프로세스들은, 예를 들어 미국 특허 공개 제 2014/0332859 호, 제 2015/0171032 호, 및 제 2015/0228759 호에서 찾아볼 수 있고, 이 미국 특허 공개 각각의 전체 내용은 참조로서 본원에 통합된다.
VGAA 디바이스는, 예를 들어 Si로 이루어지는 기판(10)을 포함한다. p형 웰(10N) 및 n형 웰(10P)이 기판(10) 내에 형성된다. n형 활성 영역(15N) 및 p형 활성 영역(15P)이 p형 웰(10N) 및 n형 웰(10P) 내에 각각 형성된다. p형 웰(10N) 및 n형 활성 영역(15N)을 포함하는 n형 디바이스 영역은, n형 웰(10P) 및 p형 활성 영역(15P)을 포함하는 p형 디바이스 영역으로부터 얕은 트렌치 격리부(shallow trench isolation; STI)(20)에 의해 분리된다. 몇몇 실시예들에서, 활성 영역들(15N 및 15P)의 상단 면 상에, 규화물(silicide) 층들(30N 및 30P)이 각각 형성된다. 규화물 층(30N), 활성 영역(15N), 또는 이들의 조합은 n형 도전 영역으로 칭해질 수 있다. 유사하게, 규화물 층(30P), 활성 영역(15P), 또는 이들의 조합은 p형 도전 영역으로 칭해질 수 있다.
n형 VGAA 디바이스에 대한 n형 활성 영역(15N)은 에피택셜 성장 재료를 포함할 수 있다. 에피택셜 성장 재료는 SiP, SiC, SiCP, Si, Ge, 또는 III-V족 재료, 또는 임의의 다른 적절한 재료들의 하나 이상의 층들일 수 있다. p형 VGAA 디바이스에 대한 p형 활성 영역(15P)은 에피택셜 성장 재료를 포함할 수 있다. 에피택셜 성장 재료는 Si, SiGe, Ge, SiP, SiC 또는 III-V족 재료, 또는 임의의 다른 적절한 재료들의 하나 이상의 층들일 수 있다.
VGAA 디바이스는 수직 방향(기판에 대해 법선 방향)으로 연장되는 채널 층을 포함하고, 캐리어들(전자들 또는 정공들)은 수직 방향을 따라 이동한다. 채널 층의 형상은, 실질적으로 균일한 직경을 갖는 나노 미터 스케일의 와이어, 또는 기판에 평행한 위치에서 실질적으로 직사각형 단면을 갖는 나노 미터 스케일의 바 형상일 수 있다. 나노와이어의 직경은 몇몇 실시예들에서 약 5 nm 내지 약 50 nm의 범위 내에 있거나, 또는 다른 실시예들에서 약 10 nm 내지 약 30 nm의 범위 내에 있다. 하나의 VGAA FET 내의 나노와이어들의 개수는 하나 이상이다. 나노바의 장측(longer side)은 몇몇 실시예들에서 약 10 nm 내지 약 60 nm의 범위 내에 있거나, 또는 다른 실시예들에서 약 20 nm 내지 약 40 nm의 범위 내에 있고, 단측(shorter side)은 몇몇 실시예들에서 약 5 nm 내지 약 50 nm의 범위 내에 있거나, 또는 다른 실시예들에서 약 10 nm 내지 약 30 nm의 범위 내에 있다.
나노와이어 및 나노바에 대한 재료는, 적합한 도펀트들을 갖는 Si, Ge, SiGe, SiC, SiP, SiCP 또는 SiGeB, 또는 III-V족 재료, 또는 임의의 다른 적절한 재료들이다. III-V족 재료는 InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN 및 AlPN 중 하나 이상, 또는 임의의 다른 적절한 재료들일 수 있다.
n형 VGAA FET에 대한 채널 층 내의 도펀트는 B, In, Ge, N 및 C 중 하나 이상이거나, 또는 임의의 다른 적절한 엘리먼트들이고, 도핑 투여량(dose amount)은 약 1 × 1012 cm-3 내지 약 5 × 1013 cm-3의 범위 내에 있다. p형 VGAA FET에 대한 채널 층 내의 도펀트는 P, As, Sb, Ge, N 및 C 중 하나 이상이거나, 또는 임의의 다른 적절한 엘리먼트들이고, 도핑 투여량은 약 1 × 1012 cm-3 내지 약 5 × 1013 cm-3의 범위 내에 있다.
나노바 VGAA FET들이 SRAM 내에 이용될 때, 트랜지스터들(PD1 및 PD2)의 나노바의 단측 폭은 트랜지스터들(PU1 및 PU2)의 나노바의 단측 폭보다 예를 들어 약 20% 정도 넓고/넓거나, 트랜지스터들(PG1 및 PG2)의 나노바의 단측 폭은 트랜지스터들(PU1 및 PU2)의 나노바의 단측 폭보다 예를 들어 약 20% 정도 넓다.
n형 VGAA는 채널 층(110N), 소스/드레인 경도핑 드레인(lightly doped drain; LDD) 영역들(115N), 및 드레인 전극(최상단 플레이트)(40N)을 포함한다. n형 도전 영역[활성 영역(15N) 및/또는 규화물 영역(30N)]은 소스 전극으로서 기능한다. 채널 층(110N)은, 게이트 전극(130N)에 의해 또한 둘러싸이는 게이트 유전체 층(120N)에 의해 둘러싸인다. 드레인 전극(40N)은 플레이트 접촉부(50N) 및 제 1 비아(70N)를 통해 제 1 금속 배선(80N)에 연결된다. n형 도전 영역과, 제 2 금속 배선(85N)에 또한 연결되는 제 2 비아(75N)를 연결하도록 접촉 바(60N)가 또한 제공된다.
유사하게, p형 VGAA는 채널 층(110P), 소스/드레인 LDD 영역들(115P), 및 드레인 전극(최상단 플레이트)(40P)을 포함한다. p형 도전 영역[활성 영역(15P) 및/또는 규화물 영역(30P)]은 소스 전극으로서 기능한다. 채널 층(110P)은 게이트 전극(130P)에 의해 또한 둘러싸이는 게이트 유전체 층(120P)에 의해 둘러싸인다. 드레인 전극(40P)은 플레이트 접촉부(50P) 및 제 1 비아(70P)를 통해 제 1 금속 배선(80P)에 연결된다. p형 도전 영역과, 제 2 금속 배선(85P)에 또한 연결되는 제 2 비아(75P)를 연결하도록 접촉 바(60P)가 또한 제공된다.
게이트 전극에 대한 재료는 폴리 Si(poly-Si), 규화물을 갖는 폴리 Si, Al, Cu, W, Ti, Ta, TiN, TaN, TiW, WN, TiAl, TiAlN, TaC, TaCN 및 TiSiN, 또는 임의의 다른 적절한 재료들일 수 있다.
어떤 실시예들에서, 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물, 또는 하이 k(high-k) 유전체 재료와 같은 유전체 재료, 다른 적절한 유전체 재료, 및/또는 이들의 조합들의 하나 이상의 층들을 포함한다. 하이 k 유전체 재료의 예시들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물 알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이 k 유전체 재료들, 및/또는 이들의 조합들을 포함한다.
몇몇 실시예들에서, 하나 이상의 일 함수(work function) 조정 층들(도시 생략)이 게이트 유전체 층과 게이트 전극 사이에 개재된다. 일 함수 조정 층들은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, NiSi, PtSi 또는 TiAlC, 또는 임의의 다른 적절한 재료들의 단일 층, 또는 2개 이상의 이들 재료들의 다중층과 같은 도전 재료로 이루어진다. n채널(n-channel) Fin FET에 대해, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi, 또는 임의의 다른 적절한 재료들 중 하나 이상이 일 함수 조정 층으로서 사용되고, p채널(p-channel) Fin FET에 대해, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co, 또는 임의의 다른 적절한 재료들 중 하나 이상이 일 함수 조정 층으로서 사용된다. 일 함수 조정 층은 n채널 Fin FET 및 p채널 Fin FET에 대해 개별적으로 형성될 수 있으며, 상이한 금속 층들을 사용할 수 있다.
n형 VGAA의 소스/드레인은 P, As, Sb, N 또는 C와 같은 하나 이상의 도펀트들, 또는 임의의 다른 적절한 엘리먼트들을 포함할 수 있다. p형 VGAA의 소스/드레인은 B, In, N 또는 C와 같은 하나 이상의 도펀트들, 또는 임의의 다른 적절한 엘리먼트들을 포함할 수 있다.
최상단 플레이트들은 Si, Ti계 규화물, Co계 규화물, Ni계 규화물, Pt 계 규화물, TiN, TaN, W, Cu, Al, 또는 이들의 조합들, 또는 임의의 다른 적절한 재료들의 하나 이상의 층들로 이루어진다. 플레이트 접촉부들은 Cu, W, Al, AlCu, TiN, TiW, Ti, Co, Ni, TaN, Ta, 또는 임의의 다른 적절한 금속들, 또는 이들의 조합들의 하나 이상의 층들로 이루어진다. 비아들 및 금속 층들은 Cu, W, Al, AlCu, TiN, TiW, Ti, Co, Ni, TaN, Ta, 또는 임의의 다른 적절한 금속들, 또는 이들의 조합들의 하나 이상의 층들로 이루어진다.
도 3은 본 개시의 일 실시예에 따른 하나의 SRAM 셀의 엘리먼트의 일부의 예시적인 레이아웃 구조를 도시한다.
도 3에 도시된 바와 같이, SRAM 셀은 4개의 도전 영역들, 즉 제 1 도전 영역(OD1), 제 2 도전 영역(OD2), 제 3 도전 영역(OD3), 및 제 4 도전 영역(OD4)(이 도전 영역들은 X방향을 따라 이 나열순으로 배열됨)을 포함한다. 도전 영역들은 얕은 트렌치 격리부(STI)와 같은 절연 층에 의해 서로 분리된다.
제 2 도전 영역(OD2)은 제 1 P형 디바이스(PU1) 및 제 2 P형 디바이스(PU2)의 소스들에 커플링되고, 제 2 전력 공급 라인(SRAM 디바이스가 동작할 때, 미리결정된 제 2 포텐셜이 이 제 2 전력 공급 라인을 통해 공급됨)으로서 기능한다. 제 3 도전 영역(OD3)은 제 1 N형 디바이스(PD1) 및 제 2 N형 디바이스(PD2)의 소스들에 커플링되고, 제 1 전력 공급 라인(SRAM 디바이스가 동작할 때, 미리결정된 제 1 포텐셜이 이 제 1 전력 공급 라인을 통해 공급됨)으로서 기능한다. 제 4 도전 영역(OD4)은 제 1 패스 게이트 디바이스(PG1)의 소스에 커플링되고, 비트 라인으로서 기능한다. 제 1 도전 영역(OD1)은 제 2 패스 게이트 디바이스(PG2)의 소스에 커플링되고, 상보적 비트 라인으로서 기능한다. 이 실시예에서, 미리결정된 제 1 포텐셜은 Vss이고, 미리결정된 제 2 포텐셜은 Vdd이다. 제 1 도전형이 N형이고 제 2 도전형이 P형일 때, 미리결정된 제 1 포텐셜은 Vdd이고 미리결정된 제 2 포텐셜은 Vss이다.
도 3에 도시된 바와 같이, N형 웰(NW)은 X 방향(행 방향)으로 제 1 P형 웰(PW1)과 제 2 P형 웰(PW2) 사이에 위치된다. 복수의 SRAM 셀들이 매트릭스로 배열될 때, 제 1 P형 웰(PW1) 및 제 2 P형 웰(PW2)은 P형 웰(PW)(도 4 참조)로서 병합된다.
도 3에서, 도전 영역들의 (X 방향을 따르는) 폭들은 서로 동일하다. 그러나, 도전 영역들의 폭들이 반드시 동일할 필요가 없을 수 있다.
계속해서 도 3을 참조하면, SRAM 셀은 4개의 게이트 층들을 포함한다. 제 1 게이트 층(GA1)은 제 1 P형 디바이스(PU1)의 게이트 및 제 1 N형 디바이스(PD1)의 게이트에 연결된다. 제 1 게이트 층(GA1)은 제 1 인버터(INV1)의 출력부(DP1)이다. 제 2 게이트 층(GA2)은 제 2 P형 디바이스(PU2)의 게이트 및 제 2 N형 디바이스(PD2)의 게이트에 연결된다. 제 2 게이트 층(GA2)은 제 2 인버터(INV2)의 출력부(DP2)이다. 제 3 게이트 층(GA3)은 제 3 게이트 층(GA3) 상에 배치되는 제 1 게이트 접촉부(GC1) 및 제 1 게이트 접촉부(GC1) 상에 배치되는 제 1 비아(V1)를 통해, 제 1 패스 게이트 디바이스(PG1)의 게이트 및 워드 라인(WL)(도 1B 참조)에 커플링된다. 제 4 게이트 층(GA4)은 제 4 게이트 층(GA4) 상에 배치되는 제 2 게이트 접촉부(GC2) 및 제 2 게이트 접촉부(GC2) 상에 배치되는 제 2 비아(V2)를 통해, 제 2 패스 게이트 디바이스(PG2)의 게이트 및 워드 라인(WL)(도 1B 참조)에 커플링된다. 도 3에 도시된 바와 같이, 제 1 내지 제 4 게이트 층들은 X 방향으로 연장된다.
계속해서 도 3을 참조하면, SRAM 셀은 제 1 P형 디바이스(PU1), 제 1 N형 디바이스(PD1) 및 제 1 패스 게이트 디바이스(PG1)의 드레인들에 커플링되는 제 1 최상단 플레이트 층(TP1), 및 제 2 P형 디바이스(PU2), 제 2 N형 디바이스(PD2) 및 제 2 패스 게이트 디바이스(PG2)의 드레인들에 커플링되는 제 2 최상단 플레이트 층(TP2)을 더 포함한다. 제 1 최상단 플레이트 층(TP1) 및 제 2 최상단 플레이트 층(TP2) 각각은 평면(상면)뷰에서 X 방향으로 연장되는 직사각형 형상을 갖는다.
제 1 및 제 2 최상단 플레이트 층들은 Si, Ti계 규화물, Co계 규화물, Ni계 규화물, Pt계 규화물, TiN, TaN, W, Cu 또는 Al, 또는 임의의 다른 적절한 재료들의 하나 이상의 층들로 이루어진다.
SRAM 셀은 제 2 게이트 층(GA2)과 제 1 최상단 플레이트 층(TP1)을 전기적으로 연결하는 제 1 로컬 연결 구조물, 및 제 1 게이트 층(GA1)과 제 2 최상단 플레이트 층(TP2)을 전기적으로 연결하는 제 2 로컬 연결 구조물을 더 포함한다. 제 1 로컬 연결 구조물은 제 2 게이트 층(GA2) 상에 배치되는 제 1 로컬 연결 접촉부(LCC1), 및 제 1 로컬 연결 접촉부(LCC1)와 제 1 최상단 플레이트 층(TP1)을 연결하는 제 1 로컬 연결 층(LC1)을 포함한다. 제 2 로컬 연결 구조물은 제 1 게이트 층(GA1) 상에 배치되는 제 2 로컬 연결 접촉부(LCC2), 및 제 2 로컬 연결 접촉부(LCC2)와 제 2 최상단 플레이트 층(TP2)을 연결하는 제 2 로컬 연결 층(LC2)을 포함한다. 제 1 및 제 2 로컬 연결 구조물들의 구조들은 LCC1 및 LC1, 또는 LCC2 및 LC2의 조합에 한정되지 않는다. 제 1 및 제 2 로컬 연결 구조물들의 구조들은 최상단 플레이트 층 또는 최상단 플레이트 위의 층(들) 내에 배치되는 하나 이상의 도전 엘리먼트들에 대한 접촉부를 포함할 수 있다.
SRAM 셀이 다른 층들/엘리먼트들, 제 1 금속 배선들, 제 1 금속 배선 위에 배치되는 제 2 금속 배선들, 및 제 1 금속 배선들과 제 2 금속 배선을 연결하는 제 2 비아들과 같은 상단 층 구조물들을 더 포함하지만, 그 상세한 구조는 여기서 생략된다.
도 4는 4행 2열 매트릭스로 된 8개의 SRAM 셀들의 예시적인 레이아웃 구조 및 구성을 도시한다. 도 1C와 유사하게, 하나의 유형이 도 3의 SRAM 셀에 대응하고, 다른 하나의 유형이 X 방향에 평행한 라인에 대한 도 3의 SRAM 셀의 반전된 이미지에 대응하는, 2가지 유형들의 SRAM 셀들이 체커 보드 패턴 매트릭스로 배열된다.
복수의 SRAM 셀들이 X 방향으로 배열될 때, n형 VGAA들에 커플링되는 3개의 n형 도전 영역들(예를 들어, OD1, OD3, 및 OD4), 및 p형 VGAA들에 커플링되는 1개의 p형 도전 영역(예를 들어, OD2)이 교대로 반복적으로 배열된다. 환언하면, SRAM 어레이는 복수 그룹들의 도전 영역들을 포함하고, 복수 그룹들(G)의 도전 영역들 각각은 첫번째 도전 영역(예를 들어, OD3), 두번째 도전 영역(예를 들어, OD4), 세번째 도전 영역(예를 들어, OD1), 및 네번째 도전 영역(예를 들어, OD2)(이 도전 영역들은 X(행) 방향으로 이 나열순으로 배열됨)을 포함한다. 복수 그룹들의 도전 영역들은, 일 그룹의 도전 영역들 중 네번째 도전 영역(OD2)이, 인접한 일 그룹의 도전 영역들 중 첫번째 도전 영역(OD3)에 인접하도록 행 방향으로 배열된다. 도 4에 도시된 바와 같이, n웰들(NW) 및 p웰들(PW)은 X 방향으로 교대로 배열되고, n웰들(NW) 각각은 하나의 도전 영역(OD2)만을 포함하며, p웰들(PW) 각각은 3개의 도전 영역들(OD1, OD3, 및 OD4)만을 포함한다.
도 4에서, 그룹(G)이 2개의 인접한 SRAM 셀들의 셀 경계들(CELB)에 걸쳐 규정된다는 점을 유념한다.
도 4의 레이아웃 구조에서, 3개의 제 1 유형(예를 들어, n형) 도전 영역들 및 하나의 제 2 유형(p형) 도전 영역들이 반복적으로 배열되기 때문에, 도전 영역들에 대한 보다 균일한 패터닝 동작들 및/또는 막 형성 동작들이 가능하다.
도 5는 SRAM 셀의 예시적인 회로도를 도시하고, 도 6은 본 개시의 다른 실시예에 따른 SRAM 셀의 엘리먼트들의 일부의 예시적인 레이아웃 구조이다.
도 5의 SRAM 셀에서, 코어부(CORE)는 도 1B의 SRAM 셀과 동일한 구성을 갖는다. 도 1B의 SRAM 셀에 추가하여, 2개의 판독(read) 회로들(RC1 및 RC2)이 데이터 저장 노드(DP1) 및 상보적 데이터 저장 노드(DP2)에 각각 커플링된다.
제 1 판독 회로(RC1)는 제 1 p형 웰(PW1) 내에 배치되는 제 1 판독 트랜지스터(RT1) 및 제 1 노드 트랜지스터(NT1)를 포함하고, 제 2 판독 회로(RC2)는 제 2 p형 웰(PW2) 내에 배치되는 제 2 판독 트랜지스터(RT2) 및 제 2 노드 트랜지스터(NT2)를 포함한다. 복수의 SRAM 셀들이 매트릭스로 배열될 때, 제 1 P형 웰(PW1) 및 제 2 P형 웰(PW2)은 P형 웰(PW)(도 6 참조)로서 병합된다.
이 실시예에서, 제 1 및 제 2 판독 트랜지스터들(RT1, RT2), 및 제 1 및 제 2 노드 트랜지스터들(NT1, NT2)은 n형 VFET이다. 도 5 및 도 6에 도시된 바와 같이, 제 1 판독 트랜지스터(RT1)의 소스는 제 5 도전 영역(OD5)을 통해 제 1 노드 트랜지스터(NT1)의 소스에 커플링되고, 제 2 판독 트랜지스터(RT2)의 소스는 제 6 도전 영역(OD6)을 통해 제 2 노드 트랜지스터(NT2)의 소스에 커플링된다.
제 1 및 제 2 판독 트랜지스터들(RT1, RT2)의 게이트들은 판독 워드 라인(R-WL)에 커플링된다. 제 1 판독 트랜지스터(RT1)의 드레인은 판독 비트 라인(R-BL)에 커플링되고, 제 2 판독 트랜지스터(RT2)의 드레인은 상보적 판독 비트 라인(R-BLB)에 커플링된다. 또한, 제 1 노드 트랜지스터(NT1)의 게이트는 데이터 저장 노드(DP1)에 커플링되고, 제 2 노드 트랜지스터(NT2)의 게이트는 상보적 데이터 저장 노드(DP2)에 커플링된다. 제 1 및 제 2 노드 트랜지스터들(NT1, NT2)의 소스들은 제 1 전력 공급 라인, 예를 들어 Vss에 전기적으로 커플링된다.
도 6에 도시된 바와 같이, 하나의 SRAM 셀 내에, 6개의 도전 영역들, 즉 제 6 도전 영역(OD6), 제 1 도전 영역(OD1), 제 2 도전 영역(OD2), 제 3 도전 영역(OD3), 제 4 도전 영역(OD4), 및 제 5 도전 영역(OD5)이 X 방향으로 이 순서로 배열되고, 10개의 VFET들이 셀 경계(CELB) 내에 배치된다.
SRAM 셀은 6개의 게이트 층들을 더 포함한다. 제 1 게이트 층(GA1')은 제 2 P형 VFET(PU2)의 게이트, 제 2 N형 VFET(PD2)의 게이트, 및 제 1 노드 VFET(NT1)의 게이트에 연결된다. 제 1 게이트 층(GA1')은 출력부(DP2)이다. 제 2 게이트 층(GA2')은 제 1 P형 VFET(PU1)의 게이트, 제 1 N형 VFET(PD1)의 게이트, 및 제 2 노드 VFET(NT2)(n형)의 게이트에 연결된다. 제 2 게이트 층(GA2')은 출력부(DP1)이다. 제 3 게이트 층(GA3)은, 제 3 게이트 층(GA3) 상에 배치되는 제 1 게이트 접촉부(GC1) 및 제 1 게이트 접촉부(GC1) 상에 배치되는 제 1 비아(V1)를 통해 제 1 패스 게이트 디바이스(PG1)의 게이트 및 워드 라인(WL)(도 5 참조)에 커플링된다. 제 4 게이트 층(GA4)은, 제 4 게이트 층(GA4) 상에 배치되는 제 2 게이트 접촉부(GC2) 및 제 2 게이트 접촉부(GC2) 상에 배치되는 제 2 비아(V2)를 통해 제 2 패스 게이트 디바이스(PG2)의 게이트 및 워드 라인(WL)(도 5 참조)에 커플링된다. 제 5 게이트 층(GA5)은, 제 5 게이트 층(GA5) 상에 배치되는 제 3 게이트 접촉부(GC3) 및 제 3 게이트 접촉부(GC3) 상에 배치되는 제 3 비아(V3)를 통해 제 1 판독 VFET(RT1)의 게이트 및 판독 워드 라인(R-WL)(도 5 참조)에 커플링된다. 제 6 게이트 층(GA6)은, 제 6 게이트 층(GA6) 상에 배치되는 제 4 게이트 접촉부(GC4) 및 제 4 게이트 접촉부(GC4) 상에 배치되는 제 4 비아(V4)를 통해 제 2 판독 VFET(RT2)의 게이트 및 판독 워드 라인(R-WL)(도 5 참조)에 커플링된다. 도 6에 도시된 바와 같이, 제 1 내지 제 6 게이트 층들은 X 방향으로 연장된다.
계속해서 도 6을 참조하면, SRAM 셀은 제 1 P형 디바이스(PU1), 제 1 N형 디바이스(PD1) 및 제 1 패스 게이트 디바이스(PG1)의 드레인들에 커플링되는 제 1 최상단 플레이트 층(TP1), 및 제 2 P형 디바이스(PU2), 제 2 N형 디바이스(PD2) 및 제 2 패스 게이트 디바이스(PG2)의 드레인들에 커플링되는 제 2 최상단 플레이트 층(TP2)을 더 포함한다. 제 1 최상단 플레이트 층(TP1) 및 제 2 최상단 플레이트 층(TP2) 각각은 평면(상면)뷰에서 X 방향으로 연장되는 직사각형 형상을 갖는다.
SRAM 셀은 제 1 게이트 층(GA1')과 제 1 최상단 플레이트 층(TP1)을 전기적으로 연결하는 제 1 로컬 연결 구조물(예를 들어, 제 1 로컬 상호연결부), 및 제 2 게이트 층(GA2')과 제 2 최상단 플레이트 층(TP2)을 전기적으로 연결하는 제 2 로컬 연결 구조물(예를 들어, 제 2 로컬 상호연결부)을 더 포함한다. 제 1 로컬 연결 구조물은 제 1 게이트 층(GA1') 상에 배치되는 제 1 로컬 연결 접촉부(LCC1), 및 제 1 로컬 연결 접촉부(LCC1)와 제 1 최상단 플레이트 층(TP1)을 연결하는 제 1 로컬 연결 층(LC1)을 포함한다. 제 2 로컬 연결 구조물은 제 2 게이트 층(GA2') 상에 배치되는 제 2 로컬 연결 접촉부(LCC2), 및 제 2 로컬 연결 접촉부(LCC2)와 제 2 최상단 플레이트 층(TP2)을 연결하는 제 2 로컬 연결 층(LC2)을 포함한다. 제 1 및 제 2 로컬 연결 구조물의 구조들은 LCC1 및 LC1, 또는 LCC2 및 LC2의 조합에 한정되지 않는다. 제 1 및 제 2 로컬 연결 구조물들의 구조들은 최상단 플레이트 층 또는 최상단 플레이트 위의 층(들) 내에 배치되는 하나 이상의 도전 엘리먼트들로의 접촉부를 포함할 수 있다.
SRAM 셀이 다른 층들/엘리먼트들, 제 1 금속 배선들, 제 1 금속 배선 위에 배치되는 제 2 금속 배선들, 및 제 1 금속 배선들과 제 2 금속 배선을 연결하는 제 2 비아들과 같은 상단 층 구조물들을 더 포함하지만, 그 상세한 구조는 여기서 생략된다.
도 7는 4행 2열 매트릭스로 된 8개의 SRAM 셀들의 예시적인 레이아웃 구조 및 구성을 도시한다. 도 1C와 유사하게, 하나의 유형이 도 6의 SRAM 셀에 대응하고, 다른 하나의 유형이 X 방향에 평행한 라인에 대한 도 6의 SRAM 셀의 반전된 이미지에 대응하는, 2가지 유형들의 SRAM 셀들이 체커 보드 패턴 매트릭스로 배열된다.
복수의 SRAM 셀들이 X 방향으로 배열될 때, n형 VGAA들에 커플링되는 5개의 n형 도전 영역들(예를 들어, OD1, OD3 내지 OD6), 및 p형 VGAA들에 커플링되는 1개의 p형 도전 영역(예를 들어, OD2)이 교대로 반복적으로 배열된다. 환언하면, SRAM 어레이는 복수 그룹들의 도전 영역들을 포함하고, 복수 그룹들(G')의 도전 영역들 각각은 첫번째 도전 영역(예를 들어, OD3), 두번째 도전 영역(예를 들어, OD4), 세번째 도전 영역(예를 들어, OD5), 네번째 도전 영역(예를 들어, OD6), 다섯번째 도전 영역(예를 들어, OD1), 및 여섯번째 도전 영역(예를 들어, OD2)(이 도전 영역들은 X(행) 방향으로 이 나열순으로 배열됨)을 포함한다. 복수 그룹들의 도전 영역들은, 일 그룹의 도전 영역들 중 여섯번째 도전 영역(OD2)이, 인접한 일 그룹의 도전 영역들 중 첫번째 도전 영역(OD3)에 인접하도록 행 방향으로 배열된다. 도 7에 도시된 바와 같이, n웰들(NW) 및 p웰들(PW)은 X 방향으로 교대로 배열되고, n웰들(NW) 각각은 하나의 도전 영역(OD2)만을 포함하며, p웰들(PW) 각각은 5개의 도전 영역들(OD1, OD3 내지 OD6)만을 포함한다. 도 7에서, 그룹(G)이 2개의 인접한 SRAM 셀들의 셀 경계들(CELB)에 걸쳐 규정된다는 점을 유념한다.
도 7의 레이아웃 구조에서, 5개의 제 1 유형(예를 들어, n형) 도전 영역들 및 하나의 제 2 유형(p형) 도전 영역들이 반복적으로 배열되어, 도전 영역들에 대한 보다 균일한 패터닝 동작들 및/또는 막 형성 동작들이 가능하다.
여기서 설명되는 다양한 실시예들 또는 예시들은 기존의 기술에 비해 여러가지 장점들을 제공한다. 예를 들어, 본 개시에서, 3개 또는 5개의 제 1 유형(예를 들어, n형) 도전 영역들 및 하나의 제 2 유형(p형) 도전 영역들이 반복적으로 배열되기 때문에, 도전 영역들에 대한 보다 균일한 패터닝 동작들 및/또는 막 형성 동작들이 가능하다. 또한, VGAA FET 디바이스를 사용함으로써, SRAM 유닛 셀의 면적이 감소되어 짧은 채널 효과들을 보다 효과적으로 제어할 수 있으므로, 저전력 동작을 실현한다. SRAM 어레이를 보다 유연하게 설계하는 것이 또한 가능하다.
여기서는 모든 장점들이 반드시 논의될 필요는 없고, 모든 실시예들 또는 예시들에 대한 특정 장점도 필요한 것은 아니며, 다른 실시예들 또는 예시들이 상이한 장점들을 제공할 수 있다는 점이 이해될 것이다.
본 개시의 일 양태에 따르면, SRAM은 행 방향 및 열 방향을 따라 매트릭스로 배열되는 복수의 SRAM 셀들을 포함하는 SRAM 어레이를 포함한다. SRAM 셀들 각각은 6개의 수직 전계 효과 트랜지스터(VFET)들을 포함한다. SRAM 어레이는 열 방향으로 연장되는 복수 그룹들의 도전 영역들을 포함한다. 복수 그룹들의 도전 영역들 각각은 제 1 도전 영역, 제 2 도전 영역, 제 3 도전 영역, 및 제 4 도전 영역(이 도전 영역들은 행 방향으로 이 나열순으로 배열됨)을 포함하고, 제 1 내지 제 4 도전 영역들은 절연 영역들에 의해 서로 분리된다. 제 1, 제 2, 및 제 3 도전 영역들은 제 1 도전형 VFET들의 소스들에 커플링되고, 제 4 도전 영역은 제 2 도전형 VFET들의 소스들에 커플링된다. 복수 그룹들의 도전 영역들은, 일 그룹의 도전 영역들 중 제 4 도전 영역이, 인접한 일 그룹의 도전 영역들 중 제 1 도전 영역에 인접하도록 행 방향으로 배열된다.
본 개시의 다른 양태에 따르면, SRAM은 행 방향 및 열 방향을 따라 매트릭스로 배열되는 복수의 SRAM 셀들을 포함하는 SRAM 어레이를 포함한다. SRAM 셀들 각각은 복수의 VFET들을 포함한다. 복수의 SRAM 셀들은 복수의 제 1 SRAM 셀들 및 복수의 제 2 SRAM 셀들을 포함한다. 복수의 제 1 SRAM 셀들 각각의 레이아웃 구조는 행 방향에 대한 복수의 제 2 SRAM 셀들 각각의 레이아웃 구조의 반전된 이미지이다. 복수의 제 1 SRAM 셀들 및 복수의 제 2 SRAM 셀들이 행 방향 및 열 방향으로 교대로 배열됨으로써, 체커 보드 패턴 매트릭스를 형성한다.
본 개시의 다른 양태에 따르면, SRAM은 행 방향 및 열 방향을 따라 매트릭스로 배열되는 복수의 SRAM 셀들을 포함하는 SRAM 어레이를 포함한다. SRAM 셀들 각각은 10개의 VFET들을 포함한다. SRAM 어레이는 열 방향으로 연장되는 복수 그룹들의 도전 영역들을 포함한다. 복수 그룹들의 도전 영역들 각각은 제 1 도전 영역, 제 2 도전 영역, 제 3 도전 영역, 제 4 도전 영역, 제 5 도전 영역, 및 제 6 도전 영역(이 도전 영역들은 행 방향으로 이 나열순으로 배열됨)을 포함하고, 제 1 내지 제 6 도전 영역들은 절연 영역들에 의해 서로 분리된다. 제 1 내지 제 5 도전 영역들은 제 1 도전형 VFET들의 소스들에 커플링되고, 제 6 도전 영역은 제 2 도전형 VFET들의 소스들에 커플링된다. 복수 그룹들의 도전 영역들은, 일 그룹의 도전 영역들 중 제 6 도전 영역이, 인접한 일 그룹의 도전 영역들의 제 1 도전 영역에 인접하도록 행 방향으로 배열된다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들 또는 예시들의 특징들의 개요를 서술한 것이다. 당업자는, 여기에 소개되는 실시예들 또는 예시들과 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하도록, 다른 프로세스들 및 구조들을 설계하거나 또는 변형하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 점을 인식해야 한다. 당업자는 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 점을 또한 자각해야 한다.

Claims (10)

  1. 행 방향 및 열 방향을 따라 매트릭스로 배열되는 복수의 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀들을 포함하는 SRAM 어레이를 포함하는 SRAM 디바이스로서,
    상기 SRAM 셀들 각각은 6개의 수직 전계 효과 트랜지스터(vertical field effect transistor; VFET)들을 포함하고,
    상기 SRAM 어레이는 상기 열 방향으로 연장되는 복수 그룹들의 도전 영역들을 포함하며,
    상기 복수 그룹들의 도전 영역들의 각각의 그룹은 제 1 도전 영역, 제 2 도전 영역, 제 3 도전 영역, 및 제 4 도전 영역 - 상기 도전 영역들은 이 나열순으로 상기 행 방향으로 배열됨 - 을 포함하고, 상기 제 1 내지 제 4 도전 영역들은 절연 영역들에 의해 서로 분리되며,
    상기 제 1, 제 2, 및 제 3 도전 영역들은 제 1 도전형(first conductive type) VFET들의 소스들에 커플링되고, 제 4 도전 영역은 제 2 도전형(second conductive type) VFET들의 소스들에 커플링되며,
    상기 복수 그룹들의 도전 영역들은, 일 그룹의 도전 영역들 중 제 4 도전 영역이, 인접한 일 그룹의 도전 영역들 중 제 1 도전 영역에 인접하도록 상기 행 방향으로 배열되는 것인 SRAM 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 도전형 VFET들은 n형(n-type) VFET들이고, 상기 제 2 도전형 VFET들은 p형(p-type) VFET들인 것인 SRAM 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 도전 영역은 제 1 전력 공급 라인으로서 기능하고,
    상기 제 2 도전 영역은 제 1 비트 라인으로서 기능하며,
    상기 제 3 도전 영역은 상기 제 1 비트 라인에 상보적인 제 2 비트 라인들로서 기능하고,
    상기 제 4 도전 영역은 제 2 전력 공급 라인으로서 기능하는 것인 SRAM 디바이스.
  4. 제 3 항에 있어서,
    상기 제 1 전력 공급 라인은 상기 SRAM 디바이스가 동작할 때 Vss를 공급하고,
    상기 제 2 전력 공급 라인은 상기 SRAM 디바이스가 동작할 때 Vdd를 공급하는 것인 SRAM 디바이스.
  5. 제 1 항에 있어서,
    상기 복수의 SRAM 셀들 각각은,
    제 1 인버터 및 제 2 인버터,
    상기 제 1 인버터의 출력부 및 상기 제 2 인버터의 입력부에 커플링되는 제 1 패스 게이트(pass-gate) 디바이스, 및
    상기 제 2 인버터의 출력부 및 상기 제 1 인버터의 입력부에 커플링되는 제 2 패스 게이트 디바이스를 포함하고,
    상기 제 1 인버터는, 상기 제 1 도전형 VFET들 중 하나인 제 1 VFET 및 상기 제 2 도전형 VFET들 중 하나인 제 2 VFET을 포함하며,
    상기 제 2 인버터는, 상기 제 1 도전형 VFET들 중 하나인 제 3 VFET 및 상기 제 2 도전형 VFET들 중 하나인 제 4 VFET을 포함하고,
    상기 제 1 패스 게이트 디바이스는 상기 제 1 도전형 VFET들 중 하나인 제 5 VFET이며,
    상기 제 2 패스 게이트 디바이스는 상기 제 1 도전형 VFET들 중 하나인 제 6 VFET이고,
    상기 제 1 VFET 및 상기 제 3 VFET의 소스들은 상기 제 1 도전 영역에 커플링되며,
    상기 제 5 VFET의 소스는 상기 제 2 도전 영역에 커플링되고,
    상기 제 6 VFET의 소스는 상기 제 3 도전 영역에 커플링되며,
    상기 제 2 VFET 및 상기 제 4 VFET의 소스들은 상기 제 4 도전 영역에 커플링되는 것인 SRAM 디바이스.
  6. 제 5 항에 있어서, 상기 복수의 SRAM 셀들 각각은,
    상기 제 1 VFET의 게이트와 상기 제 2 VFET의 게이트를 연결하는 제 1 게이트 층 - 상기 제 1 게이트 층은 상기 제 1 인버터의 출력부임 - ,
    상기 제 3 VFET의 게이트와 상기 제 4 VFET의 게이트를 연결하는 제 2 게이트 층 - 상기 제 2 게이트 층은 상기 제 2 인버터의 출력부임 - ,
    상기 제 5 VFET의 게이트에 커플링되는 제 3 게이트 층, 및
    상기 제 6 VFET의 게이트에 커플링되는 제 4 게이트 층을 더 포함하는 것인 SRAM 디바이스.
  7. 제 6 항에 있어서, 상기 복수의 SRAM 셀들 각각은,
    상기 제 1 VFET, 상기 제 2 VFET, 및 상기 제 5 VFET의 드레인들에 커플링되는 제 1 최상단 플레이트 층, 및
    상기 제 3 VFET, 상기 제 4 VFET, 및 상기 제 6 VFET의 드레인들에 커플링되는 제 2 최상단 플레이트 층을 더 포함하고,
    상기 제 1 최상단 플레이트 층 및 상기 제 2 최상단 플레이트 층 각각은 평면뷰에서 직사각형 형상을 각각 갖는 것인 SRAM 디바이스.
  8. 제 7 항에 있어서,
    상기 제 1 최상단 플레이트는 제 1 로컬 상호연결부를 통해 상기 제 2 게이트 층에 커플링되고,
    상기 제 2 최상단 플레이트는 제 2 로컬 상호연결부를 통해 상기 제 1 게이트 층에 커플링되며,
    상기 제 1 및 제 2 로컬 상호연결부들은, 상기 제 1 및 제 2 최상단 플레이트들 아래에 있고 상기 제 1 및 제 2 게이트 층 위에 있는 층 내에 형성되는 것인 SRAM 디바이스.
  9. 행 방향 및 열 방향을 따라 매트릭스로 배열되는 복수의 SRAM 셀들을 포함하는 SRAM 어레이를 포함하는 SRAM 디바이스로서,
    상기 SRAM 셀들 각각은 복수의 수직 전계 효과 트랜지스터(VFET)들을 포함하고,
    상기 복수의 SRAM 셀들은 복수의 제 1 SRAM 셀들 및 복수의 제 2 SRAM 셀들을 포함하며,
    상기 복수의 제 1 SRAM 셀들 각각의 레이아웃 구조는 상기 행 방향에 대한 상기 복수의 제 2 SRAM 셀들 각각의 레이아웃 구조의 반전된 이미지(flipped image)이고,
    상기 복수의 제 1 SRAM 셀들 및 상기 복수의 제 2 SRAM 셀들은 상기 행 방향 및 상기 열 방향으로 교대로 배열됨으로써, 체커 보드(checker board) 패턴 매트릭스를 형성하고,
    상기 복수의 SRAM 셀들 각각은,
    제 1 인버터 및 제 2 인버터,
    상기 제 1 인버터의 출력부 및 상기 제 2 인버터의 입력부에 커플링되는 제 1 패스 게이트(pass-gate) 디바이스, 및
    상기 제 2 인버터의 출력부 및 상기 제 1 인버터의 입력부에 커플링되는 제 2 패스 게이트 디바이스를 포함하고,
    상기 복수의 SRAM 셀들 각각은 3개의 제 1 도전형 VFET들 및 1개의 제 2 도전형 VFET를 포함하고,
    상기 제 1 인버터는, 상기 제 1 도전형 VFET들 중 하나인 제 1 VFET 및 상기 제 2 도전형 VFET들 중 하나인 제 2 VFET을 포함하며,
    상기 제 2 인버터는, 상기 제 1 도전형 VFET들 중 하나인 제 3 VFET 및 상기 제 2 도전형 VFET들 중 하나인 제 4 VFET을 포함하고,
    상기 제 1 패스 게이트 디바이스는 상기 제 1 도전형 VFET들 중 하나인 제 5 VFET이며,
    상기 제 2 패스 게이트 디바이스는 상기 제 1 도전형 VFET들 중 하나인 제 6 VFET이고,
    상기 복수의 SRAM 셀들 각각은 또한 제 1 도전 영역, 제 2 도전 영역, 제 3 도전 영역 및 제 4 도전 영역 - 상기 도전 영역들은 이 나열순으로 행 방향으로 배열됨 - 을 포함하고, 상기 제 1 내지 제 4 도전 영역들은 절연 영역들에 의해 서로 분리되며,
    상기 제 1 VFET 및 상기 제 3 VFET의 소스들은 상기 제 3 도전 영역에 커플링되며,
    상기 제 5 VFET의 소스는 상기 제 4 도전 영역에 커플링되고,
    상기 제 6 VFET의 소스는 상기 제 1 도전 영역에 커플링되며,
    상기 제 2 VFET 및 상기 제 4 VFET의 소스들은 상기 제 2 도전 영역에 커플링되고,
    상기 복수의 SRAM 셀들은, 상기 복수의 SRAM 셀들 중 하나의 SRAM 셀의 제 4 도전 영역이 상기 복수의 SRAM 셀들 중 인접한 SRAM 셀의 제 1 도전 영역에 인접하도록 상기 행 방향으로 배열되는 것인 SRAM 디바이스.
  10. 행 방향 및 열 방향을 따라 매트릭스로 배열되는 복수의 SRAM 셀들을 포함하는 SRAM 어레이를 포함하는 SRAM 디바이스로서,
    상기 SRAM 셀들 각각은 10개의 수직 전계 효과 트랜지스터(VFET)들을 포함하고,
    상기 SRAM 어레이는 상기 열 방향으로 연장되는 복수 그룹들의 도전 영역들을 포함하며,
    상기 복수 그룹들의 도전 영역들의 각각의 그룹은 제 1 도전 영역, 제 2 도전 영역, 제 3 도전 영역, 제 4 도전 영역, 제 5 도전 영역, 및 제 6 도전 영역 - 상기 도전 영역들은 이 나열순으로 상기 행 방향으로 배열됨 - 을 포함하고, 상기 제 1 내지 제 6 도전 영역들은 절연 영역들에 의해 서로 분리되며,
    상기 제 1 내지 제 5 도전 영역들은 제 1 도전형 VFET들의 소스들에 커플링되고, 상기 제 6 도전 영역은 제 2 도전형 VFET들의 소스들에 커플링되며,
    상기 복수 그룹들의 도전 영역들은, 일 그룹의 도전 영역들 중 제 6 도전 영역이, 인접한 일 그룹의 도전 영역들 중 제 1 도전 영역에 인접하도록 상기 행 방향으로 배열되는 것인 SRAM 디바이스.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037397B2 (en) 2014-06-23 2018-07-31 Synopsys, Inc. Memory cell including vertical transistors and horizontal nanowire bit lines
US9400862B2 (en) 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
JP6396834B2 (ja) 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
US10312229B2 (en) 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
EP3404721A1 (en) * 2017-05-15 2018-11-21 IMEC vzw A method for forming pillars in a vertical transistor device
EP3404701A1 (en) 2017-05-15 2018-11-21 IMEC vzw A method for defining a channel region in a vertical transistor device
US10714484B2 (en) * 2017-11-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure
US10217674B1 (en) * 2017-12-13 2019-02-26 International Business Machines Corporation Three-dimensional monolithic vertical field effect transistor logic gates
US10615276B2 (en) 2017-12-22 2020-04-07 International Business Machines Corporation Integration of input/output device in vertical field-effect transistor technology
JPWO2019159739A1 (ja) * 2018-02-15 2021-01-28 株式会社ソシオネクスト 半導体集積回路装置
US10734372B2 (en) 2018-03-16 2020-08-04 International Business Machines Corporation Vertical transport static random-access memory cells with transistors of active regions arranged in linear rows
US10943911B2 (en) 2018-04-17 2021-03-09 International Business Machines Corporation Vertical transport devices with greater density through modified well shapes
US10629602B2 (en) 2018-05-18 2020-04-21 Globalfoundries Inc. Static random access memory cells with arranged vertical-transport field-effect transistors
US10707218B2 (en) 2018-07-26 2020-07-07 Globalfoundries Inc. Two port SRAM cell using complementary nano-sheet/wire transistor devices
US10658481B1 (en) 2018-10-29 2020-05-19 International Business Machines Corporation Self-aligned gate cut in direct stacked vertical transport field effect transistor (VTFET)
US10985272B2 (en) * 2018-11-05 2021-04-20 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors
US11164879B2 (en) 2018-11-16 2021-11-02 International Business Machines Corporation Microelectronic device with a memory element utilizing stacked vertical devices
US10833089B2 (en) 2018-11-16 2020-11-10 International Business Machines Corporation Buried conductive layer supplying digital circuits
US10804266B2 (en) 2018-11-16 2020-10-13 International Business Machines Corporation Microelectronic device utilizing stacked vertical devices
US11171142B2 (en) 2018-11-16 2021-11-09 International Business Machines Corporation Integrated circuit with vertical structures on nodes of a grid
US11152307B2 (en) 2018-12-18 2021-10-19 International Business Machines Corporation Buried local interconnect
US11295986B2 (en) 2019-05-10 2022-04-05 Samsung Electronics Co., Ltd. Vertical field-effect transistor (VFET) devices and methods of forming the same
KR20200142153A (ko) 2019-06-11 2020-12-22 삼성전자주식회사 반도체 소자
TWI735031B (zh) * 2019-08-26 2021-08-01 華邦電子股份有限公司 電阻式隨機存取記憶體結構及其製造方法
CN112531107B (zh) * 2019-09-17 2023-10-27 华邦电子股份有限公司 电阻式随机存取存储结构及其制造方法
CN112582001B (zh) 2019-09-30 2024-05-24 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11367479B2 (en) 2019-09-30 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure and method
US11004856B1 (en) 2019-11-12 2021-05-11 International Business Machines Corporation Stacked vertical transistor memory cell with epi connections
US11688737B2 (en) * 2020-02-05 2023-06-27 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors
US11251182B2 (en) 2020-03-17 2022-02-15 International Business Machines Corporation Staggered stacked vertical crystalline semiconducting channels
US11678475B2 (en) * 2021-07-21 2023-06-13 International Business Machines Corporation Static random access memory using vertical transport field effect transistors

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304874A (en) * 1991-05-31 1994-04-19 Thunderbird Technologies, Inc. Differential latching inverter and random access memory using same
JP3285438B2 (ja) * 1993-10-29 2002-05-27 三菱電機株式会社 半導体記憶装置
US5903491A (en) * 1997-06-09 1999-05-11 Micron Technology, Inc. Single deposition layer metal dynamic random access memory
US7057914B2 (en) * 2002-08-02 2006-06-06 Unity Semiconductor Corporation Cross point memory array with fast access time
US7138685B2 (en) 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
JP2004355691A (ja) * 2003-05-28 2004-12-16 Hitachi Ltd 半導体装置
JP4010995B2 (ja) * 2003-07-31 2007-11-21 Ｎｅｃエレクトロニクス株式会社 半導体メモリ及びそのリファレンス電位発生方法
US7247570B2 (en) * 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
JP2006278674A (ja) * 2005-03-29 2006-10-12 Nec Electronics Corp 電界効果トランジスタとその製造方法、及び半導体装置
JP2007133927A (ja) * 2005-11-08 2007-05-31 Toshiba Corp 半導体記憶装置及びその制御方法
US7485525B2 (en) * 2006-01-10 2009-02-03 International Business Machines Corporation Method of manufacturing a multiple port memory having a plurality of parallel connected trench capacitors in a cell
US9099172B2 (en) * 2013-01-02 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port SRAM connection structure
US7671422B2 (en) * 2007-05-04 2010-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Pseudo 6T SRAM cell
US8154086B2 (en) * 2008-01-29 2012-04-10 Unisantis Electronics Singapore Pte Ltd. Semiconductor surround gate SRAM storage device
US7733687B2 (en) * 2008-02-20 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. WAK devices in SRAM cells for improving VCCMIN
US7795109B2 (en) * 2008-06-23 2010-09-14 Qimonda Ag Isolation trenches with conductive plates
US10163911B2 (en) * 2009-06-05 2018-12-25 Texas Instruments Incorporated SRAM cell with T-shaped contact
US8294212B2 (en) * 2009-09-18 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM bit cell with low standby current, low supply voltage and high speed
CN102024819B (zh) * 2009-09-18 2013-06-19 台湾积体电路制造股份有限公司 Sram位单元装置与cam位单元装置
US8507966B2 (en) * 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US20110235407A1 (en) * 2010-03-24 2011-09-29 Sun-Me Lim Semiconductor memory device and a method of manufacturing the same
US8462542B2 (en) * 2010-06-24 2013-06-11 Texas Instruments Incorporated Bit-by-bit write assist for solid-state memory
KR20120030815A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8582359B2 (en) * 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
US8724373B2 (en) * 2011-09-12 2014-05-13 Qualcomm Incorporated Apparatus for selective word-line boost on a memory cell
US9029956B2 (en) * 2011-10-26 2015-05-12 Global Foundries, Inc. SRAM cell with individual electrical device threshold control
US8946821B2 (en) * 2012-01-11 2015-02-03 GlobalFoundries, Inc. SRAM integrated circuits and methods for their fabrication
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
TWI618058B (zh) * 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9177924B2 (en) 2013-12-18 2015-11-03 Taiwan Semiconductor Manufacturing Company Limited Vertical nanowire transistor for input/output structure
US9224833B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming a vertical device
US10037397B2 (en) * 2014-06-23 2018-07-31 Synopsys, Inc. Memory cell including vertical transistors and horizontal nanowire bit lines
US9361418B2 (en) * 2014-06-23 2016-06-07 Synopsys, Inc. Nanowire or 2D material strips interconnects in an integrated circuit cell
US9400862B2 (en) * 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
US9418728B2 (en) * 2014-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port static random-access memory cell
JP6521794B2 (ja) * 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JP2016054017A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
US9251888B1 (en) * 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
KR102222594B1 (ko) * 2014-11-13 2021-03-08 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
KR20160058458A (ko) * 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

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