TW201731078A - 靜態隨機存取記憶體裝置 - Google Patents

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張峰銘
楊昌達
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Abstract

一種靜態隨機存取記憶體，包括具有複數排列成矩陣之靜態隨機存取記憶體單元之靜態隨機存取記憶體陣列。每個靜態隨機存取記憶體單元包括六個垂直場效電晶體。每個導電區域之群組包括第一至第四導電區域，並以此一順序沿著列方向排列，第一至第四導電區域彼此由絕緣區域分開。第一、第二以及第三導電區域係耦接至第一導電類型垂直場效電晶體之源極，以及第四導電區域係耦接第二導電類型垂直場效電晶體之源極。導電區域之群組係以列方向排列，使得導電區域之一群組之第四導電區域係與導電區域之相鄰一群組之第一導電區域相鄰。

Description

靜態隨機存取記憶體裝置
本發明係有關於半導體裝置，特別係有關於一種具有垂直場效電晶體裝置之靜態隨機存取記憶體裝置。
半導體產業已進入追求更高之裝置密度、更高之性能、更低之功率消耗以及更低之成本之奈米技術製程世代，來自製程以及設計議題之挑戰使得半導體之發展進入三維設計，例如鳍式場效電晶體(fin field effect transistor,Fin FET)。於鳍式場效電晶體中，將可能使用額外之側壁並抑制短通道效應。
另一個選擇則為垂直場效電晶體(vertical field effect transistor,VFET)裝置。於鳍式場效電晶體裝置具有沿著水平方向延伸之通道作為鰭，於垂直場效電晶體中係具有沿著垂直方向(基板表面之法線方線)延伸之通道。當垂直場效電晶體為環繞式閘極(gate-all-around,GAA)裝置時，所有之通道層(通道層之表面)可受到閘極之控制。環繞式閘極裝置，例如環繞式閘極金氧半場效電晶體(或金絕半場效電晶體)裝置，包括非常狹窄之通道本體。尤其是具有沿著垂直方向延伸之通道之垂直環繞式閘極裝置(vertical type GAA,VGAA)，其為具有發展性之用於低功耗靜態隨機存取記憶體應用之另一選擇。於本發明中，將提供使用具有更均勻之佈局結構之垂 直場效電晶體裝置之靜態隨機存取記憶體之新的佈局結構以及配置。
本發明一實施例提供一種靜態隨機存取記憶體裝置，包括具有複數靜態隨機存取記憶體單元之一靜態隨機存取記憶體陣列，靜態隨機存取記憶體單元係沿著一列方向以及一行方向排列成一矩陣，其中：每個靜態隨機存取記憶體單元包括六個垂直場效電晶體；靜態隨機存取記憶體陣列包括以上述行方向延伸之複數導電區域之群組；每個導電區域之群組包括一第一導電區域、一第二導電區域、一第三導電區域以及一第四導電區域，並以第一導電區域、第二導電區域、第三導電區域以及第四導電區域之一順序沿著列方向排列，第一導電區域至第四導電區域彼此由絕緣區域分開；第一導電區域、第二導電區域以及第三導電區域係耦接至第一導電類型垂直場效電晶體之源極，以及第四導電區域係耦接第二導電類型垂直場效電晶體之源極；以及導電區域之群組係以列方向排列，使得導電區域之一群組之第四導電區域係與導電區域之相鄰一群組之第一導電區域相鄰。
本發明另一實施例提供一種靜態隨機存取記憶體裝置，包括具有複數靜態隨機存取記憶體單元之一靜態隨機存取記憶體陣列，靜態隨機存取記憶體單元係沿著一列方向以及一行方向排列成一矩陣，其中：每個靜態隨機存取記憶體單元包括複數個垂直場效電晶體；複數靜態隨機存取記憶體單元包括複數第一靜態隨機存取記憶體單元以及複數第二靜態隨機 存取記憶體單元；每個第一靜態隨機存取記憶體單元之一佈局結構係為每個第二靜態隨機存取記憶體單元之一佈局結構對應於列方向之一所翻轉後的圖案；以及複數第一靜態隨機存取記憶體單元以及複數第二靜態隨機存取記憶體單元係交替地以列方向以及行方向排列，從而形成一棋盤格圖案矩陣。
本發明另一實施例提供一種靜態隨機存取記憶體裝置，包括具有複數靜態隨機存取記憶體單元之一靜態隨機存取記憶體陣列，靜態隨機存取記憶體單元係沿著一列方向以及一行方向排列成一矩陣，其中：每個靜態隨機存取記憶體單元包括十個垂直場效電晶體；靜態隨機存取記憶體陣列包括以上述行方向延伸之複數導電區域之群組；每個導電區域之群組包括一第一導電區域、一第二導電區域、一第三導電區域、一第四導電區域、一第五導電區域以及一第六導電區域，並以第一導電區域、第二導電區域、第三導電區域、第四導電區域、第五導電區域以及第六導電區域之一順序沿著列方向排列，第一導電區域至第六導電區域彼此由絕緣區域分開；第一導電區域、第二導電區域、第三導電區域、第四導電區域以及第五導電區域係耦接至第一導電類型垂直場效電晶體之源極，以及第六導電區域係耦接第二導電類型垂直場效電晶體之源極；以及導電區域之群組係以列方向排列，使得導電區域之一群組之第六導電區域係與導電區域之相鄰一群組之第一導電區域相鄰。
10‧‧‧基板
110N、110P‧‧‧通道層
115N、115P‧‧‧源極/汲極輕摻雜區域
120N、120P‧‧‧閘極介電層
130N、130P‧‧‧閘極電極
15N‧‧‧n型主動區
15P‧‧‧p型主動區
20‧‧‧淺溝渠隔離區
30N、30P‧‧‧矽化層
40N、40P‧‧‧汲極電極
50N、50P‧‧‧板接點
60N、60P‧‧‧接點條
70N、70P‧‧‧第一介層窗接點
75N、75P‧‧‧第二介層窗接點
80N、80P‧‧‧第一金屬層導線
85N、85P‧‧‧第二金屬層導線
BL‧‧‧第一位元線
BLB‧‧‧第二位元線
CELB‧‧‧單元邊界
DP1‧‧‧第一反相器之輸出端
DP1‧‧‧資料儲存節點
DP2‧‧‧第二反相器之輸出端
DP2‧‧‧互補之資料儲存節點
GA1‧‧‧第一閘極層
GA2‧‧‧第二閘極層
GA3‧‧‧第三閘極層
GC1‧‧‧第一閘極接點
GC2‧‧‧第二閘極接點
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
LC1‧‧‧第一局部連接層
LC2‧‧‧第二局部連接層
LCC1‧‧‧第一局部連接接點
LCC2‧‧‧第二局部連接接點
NW、10B‧‧‧N型井區
OD1‧‧‧第一導電區域
OD2‧‧‧第二導電區域
OD3‧‧‧第三導電區域
OD4‧‧‧第四導電區域
OD5‧‧‧第五導電區域
OD6‧‧‧第六導電區域
PD1‧‧‧第一第二導電類型場效電晶體裝置
PD2‧‧‧第二第二導電類型場效電晶體裝置
PG1‧‧‧第一通道閘場效電晶體裝置
PG2‧‧‧第二通道閘場效電晶體裝置
PU1‧‧‧第一第一導電類型場效電晶體裝置
PU2‧‧‧第二第一導電類型場效電晶體裝置
PW、10N‧‧‧P型井區
PW1‧‧‧第一P型井區
PW2‧‧‧第二P型井區
R-BL‧‧‧讀取位元線
R-BLB‧‧‧互補讀取位元線
RC1‧‧‧第一讀取電路
RC2‧‧‧第二讀取電路
RT1‧‧‧第一讀取電晶體
RT2‧‧‧第二讀取電晶體
R-WL‧‧‧讀取字元線
SR1‧‧‧第一靜態隨機存取記憶體單元
SR2‧‧‧第二靜態隨機存取記憶體單元
TP1‧‧‧第一頂板層
TP2‧‧‧第二頂板層
V1‧‧‧第一介層窗接點
V2‧‧‧第二介層窗接點
Vdd‧‧‧電源電壓
Vss‧‧‧接地電壓
WL‧‧‧字元線
本發明可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要強調的是，依照業界之標 準操作，各種特徵並未依照比例繪製，並且僅用於說明之目的。事實上，為了清楚論述，各種特徵之尺寸可以任意地增加或減少。
第1A圖係顯示根據本發明一實施例所述之一靜態隨機存取記憶體單元之一示範電路圖；第1B圖係顯示根據本發明一實施例所述之一靜態隨機存取記憶體單元之一示範電路圖；第1C圖係顯示根據本發明一實施例所述之四個靜態隨機存取記憶體單元之一示範佈局；第2圖係顯示根據本發明一實施例所述之垂直環繞式閘極裝置一之示範剖視圖；第3、4圖係顯示根據本發明一實施例所述之靜態隨機存取記憶體單元之示範佈局；第5圖係顯示根據本發明另一實施例所述之靜態隨機存取記憶體單元之示範佈局；第6、7圖係顯示根據本發明另一實施例所述之靜態隨機存取記憶體單元之示範佈局；
必須理解的是，下列係提供了許多不同之實施例、或示例，用於實現本發明之不同特徵。以下係揭示各種元件以及配置之具體實施例或者示例以簡化描述本發明。當然這些僅為示例但不以此為限。舉例來說，元件之尺寸並不限於本發明所公開之範圍或數值，而是取決於裝置之製成條件和/或所需之性質。除此之外，說明書中第一特徵位於第二特徵上方 之結構可包括以第一特徵與第二特徵直接接觸之形式，以及可包括以於第一特徵與第二特徵之間***額外之特徵之形式，使得第一特徵以及第二特徵並未直接接觸。為了簡單以及清楚說明之目的，各種特徵可以任意不同之尺寸繪製。
此外，空間相關術語，例如“下面(beneath)”、“下方(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等空間相關術語在此被用於描述圖中例示之一個元件或特徵與另一元件或特徵之關係。空間相關術語可包括設備於使用或操作中除了圖中描繪之方位以外之不同方位。設備可以其它方式被定向(旋轉90度或處於其它方位)，並且在此使用之空間相關描述詞應可被相應地理解。除此之外，術語”由...製成(made of)”可意指”包括(comprising)”或者”由...組成(consisting of)”。
除此之外，本發明所顯示之佈局結構係為設計佈局，並不一定顯示製造為半導體裝置之確切物理結構。
第1A圖係顯示根據本發明一實施例所述之一靜態隨機存取記憶體單元之一示範電路圖。第1A圖顯示一靜態隨機存取記憶體單元，以及複數靜態隨機存取記憶體單元形成靜態隨機存取記憶體單元陣列，其中複數靜態隨機存取記憶體單元係於靜態隨機存取記憶體裝置中沿著一列方向以及一行方向排列成一矩形。
靜態隨機存取記憶體單元包括兩個交叉耦合之反相器INV1以及反相器INV2，具有一資料儲存節點PD1以及一互補資料儲存節點DP2。第一反相器INV1之輸出端係耦接至第二 反相器INV2之輸入端，以及第二反相器INV2之輸出端係耦接至第一反相器INV1之輸入端。靜態隨機存取記憶體單元更包括一第一通道閘場效電晶體裝置PG1以及一第二通道閘場效電晶體裝置PG2，第一通道閘場效電晶體裝置PG1係耦接至第一反相器INV1之輸出端以及第二反相器INV2之輸入端以及第二通道閘場效電晶體裝置PG2係耦接至第二反相器INV2之輸出端以及第一反相器INV1之輸入端。第一通道閘場效電晶體裝置PG1以及第二通道閘場效電晶體裝置PG2之閘極係耦接至一字元線WL，第一通道閘場效電晶體裝置PG1之源極/汲極係耦接至一第一位元線BL，以及第二通道閘場效電晶體裝置PG2之源極/汲極係耦接至一第二位元線BLB，第二位元線BLB係與第一位元線BL互補。於本發明中，場效電晶體裝置之源極以及汲極係可互換地使用。
如第1B圖所示，第一反相器INV1包括第一第一導電類型場效電晶體裝置PU1以及一第一第二導電類型場效電晶體裝置PD1。第二反相器INV2包括第二第一導電類型場效電晶體裝置PU2以及一第二第二導電類型場效電晶體裝置PD2。第一通道閘裝置PG1以及第二通道閘裝置PG2係為第二導電類型裝置。於此一實施例中，第一導電類型係為P型以及第二導電類型係為N型。當然，於其它實施例中第一導電類型可為N型以及第二導電類型可為P型，以及於此一情況下，靜態隨機存取記憶體中其餘之元件係可根據本技術領域之常識作適當之變更。
靜態隨機存取記憶體更包括一第一P型井區PW1、 一第二P型井區PW2以及一N型井區NW。如第1B圖所示，第一通道閘裝置PG1(N型)、第一N型場效電晶體裝置PD1以及第二N型場效電晶體裝置PD2係配置於第一P型井區PW1中，第二通道閘場效電晶體裝置PG2(N型)係配置於第二P型井區PW2中，以及第一P型場效電晶體裝置PU1以及第二P型場效電晶體裝置PU2係配置於N型井區NW中。當複數靜態隨機存取記憶體單元排列成一矩形時，第一P型井區PW1以及第二P型井區PW2係合併為一P型井區PW(如第4圖所示)。
第一通道閘裝置PG1、第二通道閘裝置PG2、第一P型裝置PU1、第一N型裝置PD1、第二P型裝置PU2以及第二N型裝置PD2皆為垂直場效電晶體裝置。垂直場效電晶體裝置為一個或者多個垂直環繞式閘極場效電晶體以及直立式奈米線場效電晶體。垂直環繞式閘極裝置可為一個或者多個單一奈米線垂直環繞式閘極、多個奈米線垂直環繞式閘極、或者奈米條型垂直環繞式閘極。於此一實施例中，係使用垂直環繞式閘極裝置，以及以下將描述垂直環繞式閘極裝置之結構。
靜態隨機存取記憶體可包括複數靜態隨機存取記憶體單元。第1C圖係顯示根據本發明一實施例所述之四個靜態隨機存取記憶體單元之一示範佈局。複數靜態隨機存取記憶體單元包括一第一靜態隨機存取記憶體單元SR1以及第二靜態隨機存取記憶體單元SR2。第一靜態隨機存取記憶體單元SR1具有第3圖所示之佈局結構。第二靜態隨機存取記憶體單元具有第一靜態隨機存取記憶體單元之佈局結構沿著對應於平行X方向(列方向)之一軸翻轉之一佈局結構。於靜態隨機存取記憶 體裝置或者靜態隨機存取記憶體陣列中，複數第一靜態隨機存取記憶體單元以及複數第二靜態隨機存取記憶體單元係交替地沿著列方向以及行方向(Y方向)排列，從而形成一棋盤格圖案矩陣(如第1C圖所示)。
第2圖係顯示根據本發明一實施例所述之垂直環繞式閘極裝置一之示範剖視圖。垂直環繞式閘極場效電晶體之示範結構以及製造過程可參考，例如U.S.Patent Publication Nos.2014/0332859、2015/0171032以及2015/0228759，在此將引用其全部內容。
垂直環繞式閘極裝置包括基板10(例如由矽所構成)。一p型井區10N以及一n型井區10B係形成於基板10中。n型主動區15N以及p型主動區15P分別形成於p型井區10N以及n型井區10B中。包括p型井區10N以及n型主動區15N之n型裝置區係透過淺溝渠隔離區(shallow trench isolation,STI)20與包括n型井區10B以及p型主動區15P之p型裝置區域隔開。於一些實施例中，矽化層30N以及矽化層30P係分別形成於主動區15N以及主動區15P之上表面。矽化層30N、主動區15N或者上述之組合可被稱為一n型導電區域。相同地，矽化層30P、主動區15或者上述之組合可被稱為一p型導電區域。
n型垂直環繞式閘極裝置之n型主動區15N可包括磊晶成長(epitaxially-grown)材料。磊晶成長材料可為一個或者多個SiP、SiC、SiCP、Si、Ge、或者III-V族材料、或者任意其它合適材料所形成之層。p型垂直環繞式閘極裝置之p型主動區15P可包括磊晶成長材料。磊晶成長材料可為一個或者多 個Si、SiGe、Ge、SiP、SiC、或者III-V族材料、或者任意其它合適材料所形成之層。
垂直環繞式閘極裝置包括以垂直方向(基板之法線方向)延伸之通道層以及載體(電子或者電洞)係沿著垂直方向流動。通道層之形狀可為與基板平行之基本上直徑一致之奈米尺寸之線、或者基本上橫切面為矩形之奈米尺寸之條型。於一些實施例中，奈米線之半徑範圍為約5nm至約50nm，或者於其它實施例中，半徑範圍為約10nm至約30nm。於一個垂直環繞式閘極場效電晶體中之奈米線之數量為一條或者多條。於一些實施例中，奈米條之長邊範圍為約10nm至約60nm，或者於其它實施例中，長邊範圍為約20nm至約40nm。於一些實施例中，奈米條之短邊範圍為約5nm至約50nm，或者於其它實施例中，短邊範圍為約10nm至約30nm。
奈米線以及奈米條之材料為Si、Ge、SiGe、SiC、SiP、SiCP、或者SiGeB、或者III-V族材料、或者任何其它合適之材料、與合適之摻雜物。III-V族材料可為一個或者多個InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN以及AlPN、或者其它合適之材料。
n型垂直環繞式閘極場效電晶體之通道層中之摻雜物為B、In、Ge、N以及C、或者其它合適之元素中之一或多者，且摻雜劑量之範圍為約1*1012cm-3至5*1013cm-3。p型垂直環繞式閘極場效電晶體之通道層中之摻雜物為P、As、Sb、Ge、N以及C、或者其它合適之元素中之一或多者，且摻雜劑量之範圍為約1*1012cm-3至5*1013cm-3。
當靜態隨機存取記憶體中使用奈米條垂直環繞式閘極場效電晶體時，電晶體PD1以及電晶體PD2之奈米條之短邊寬度係寬於電晶體PU1以及PU2，例如約寬20%，和/或電晶體PG1以及電晶體PG2之奈米條之短邊寬度係寬於電晶體PU1以及電晶體PU2，例如約寬20%。
n型垂直環繞式閘極包括通道層110N、源極/汲極輕摻雜(lightly doped drain,LDD)區域115N、以汲極電極(頂板)40N。n型導電區域(主動區15N和/或矽化區30N)係作為源極電極。通道層110N係被閘極介電層120N所環繞，而閘極介電層120N係被閘極電極130N所環繞。汲極電極40N係透過板接點50N以及第一介層窗接點70N連接至第一金屬層導線80N。接點條60N亦連接至n型導電區域以及第二介層窗接點75N，並且第二介層窗接點75N更連接至第二金屬層導線85N。
同樣地，p型垂直環繞式閘極包括通道層110P、源極/汲極輕摻雜區域115P、以汲極電極(頂板)40P。p型導電區域(主動區15P和/或矽化區30P)係作為源極電極。通道層110P係被閘極介電層120P所環繞，且閘極介電層120P係被閘極電極130P所環繞。汲極電極40P係透過板接點50P以及第一介層窗接點70P連接至第一金屬層導線80P。接點條60P亦連接至p型導電區域以及第二介層窗接點75P，且第二介層窗接點75P更連接至第二金屬層導線85P。
閘極電極之材料可為多晶矽、具有矽化物之多晶矽、Al、Cu、W、Ti、Ta、TiN、TaN、TiW、WN、TiAL、TaC、TaCN以及TiSiN、或者其它合適之材料。
於某些實施例中，閘極介電層包括一個或多個介電材料之層，例如氧化矽、氮化矽、或者高介電材料、其它合適之材料、和/或上述材料之組合。高介電材料包括例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、HfO2-Al2O3合金、其它合適之高介電材料、和/或上述材料之組合。
於一些實施例中，一個或者多個功函數調整層(work function adjustment layer)(未顯示)係介於閘極介電層以及閘極電極之間。功函數調整層係由導電材料所形成，例如單一層TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、NiSi、PtSi或者TiAlC、或者任合其它合適之材料、或者兩個或者以上之上述材料之複數層。對於n通道鳍式場效電晶體而言，一個或者多個TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi以及TaSi、或者任何其他合適之材料係用以作為功函數調整層，以及對p通道鳍式場效電晶體而言，一個或者多個TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC以及Co、或者任何其他合適之材料係用以作為功函數調整層。n通道鳍式場效電晶體以及p通道鳍式場效電晶體之功函數調整層係分開形成，且可使用不同之金屬材料。
n型垂直環繞式閘極之源極/汲極可包括一個或者多個摻雜物，例如P、As、Sb、N或者C、或者其它合適之元素。p型垂直環繞式閘極之源極/汲極可包括一個或者多個摻雜物，例如B、In、N或者C、或者其它合適之元素。
頂板係由Si、Ti基矽化物、鈷基矽化物、鎳基矽化 物、鉑基矽化物、TiN、TaN、W、Cu、Al、或者上述材料之組合、或者其它合適之材料之一個或者多個層所形成。板接點係由Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta、或者任何其它合適之金屬、或者上述金屬之組合之一個或者多個層所形成。介層窗接點以及金屬層係由Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta、或者其它合適之金屬、或者上述金屬之組合之一個或者多個層所形成。
第3圖係顯示根據本發明一實施例所述之靜態隨機存取記憶體單元之示範佈局。
如第3圖所示，靜態隨機存取記憶體單元包括四個導電區域，第一導電區域OD1、第二導電區域OD2、第三導電區域OD3以及第四導電區域OD4，以上述之順序沿著X方向排列。每個導電區域皆由絕緣層(例如淺溝渠隔離區(STI))所分開。
第二導電區域OD2係耦接至第一P型裝置PU1以及第二P型裝置PU2之源極，並作為第二電源供應線，當靜態隨機存取記憶體裝置正在運作時，係提供第二既定電位。第三導電區域OD3係耦接至第一N型裝置PD1以及第二N型裝置PD2之源極，並作為第一電源供應線，當靜態隨機存取記憶體裝置正在運作時，係提供第一既定電位。第四導電區域OD4係耦接至第一通道閘裝置PG1之源極，並作為位元線。第一導電區域OD1係耦接至第二通道閘裝置PG2之源極，並作為互補位元線。於此實施例中，第一既定電位為Vss(接地端電壓)，以及第二既定電位為Vdd(電源電壓)。當第一導電類型為n型以及第二 導電類型為p型時，第一既定電位為Vdd以及第二既定電位為Vss。
如第3圖所示，N型井區NW係以X方向(列方向)設置位於第一P型井區PW1以及第二P型井區PW2。當複數靜態隨機存取記憶體單元排列為一矩陣時，第一P型井區PW1以及第二P型井區PW2係合併為P型井區PW(如第4圖所示)。
於第3圖中，導電區域之寬度(沿著X方向)係彼此相等。然而，導電區域之寬度並不一定相等。
請繼續參閱第3圖，靜態隨機存取記憶體單元包括四個閘極層。第一閘極層GA1係連接至第一P型裝置PU1之閘極以及第一N型裝置PD1之閘極。第一閘極層GA1係為第一反相器INV1之輸出端DP1。第二閘極層GA2係連接至第二P型裝置PU2之閘極以及第二N型裝置PD2之閘極。第二閘極層GA2係為第二反相器INV2之輸出端DP2。第三閘極層GA3係耦接至第一通道閘裝置PG1之閘極，且透過設置於第三閘極層GA3上之第一閘極接點GC1以及設置於第一閘極接點GC1上之第一介層窗接點V1耦接至字元線WL(如第1B圖所示)。第四閘極層GA4係耦接至第二通道閘裝置PG2之閘極，且透過設置於第四閘極層GA4上之第二閘極接點GC2以及設置於第二閘極接點GC2上之第二介層窗接點V2耦接至字元線WL(如第1B圖所示)。如第3圖所示，第一閘極層至第四閘極層係沿著X方向排列。
請繼續參閱第3圖，靜態隨機存取記憶體更包括第一頂板層TP1以及第二頂板層TP1，第一頂板層TP1係耦接至第一P型裝置PU1、第一N型裝置PD1以及第一通道閘裝置PG1之 汲極，以及第二頂板層TP2係耦接至第二P型裝置PU2、第二N型裝置PD2以及第二通道閘裝置PG2之汲極。每個第一頂板層TP1以及第二頂板層TP2係具有於平面圖中以X方向延伸之矩形。
第一頂板層以及第二頂板層係由Si、鈦基矽化物、鈷基矽化物、鎳基矽化物、鉑基矽化物、TiN、TaN、W、Cu或者Al、或者任何其它合適之材料。
靜態隨機存取記憶體單元更包括一第一局部內連線結構以及一第二局部內連線結構，第一局部內連線結構係電性連接第二閘極層GA2以及第一頂板層TP1，而第二局部內連線結構係電性連接第一閘極層GA1以及第二頂板層TP2。第一局部內連線結構包括設置於第二閘極層GA2上之第一局部連接接點LCC1、以及連接第一局部連接接點LCC1與第一頂板層TP1之第一局部連接層LC1。第二局部內連線結構包括設置於第一閘極層GA1上之第二局部連接接點LCC2、以及連接第二局部連接接點LCC2以及第二頂板層TP2之第二局部連接層LC2。第一局部內連線結構以及第二局部內連線結構之結構並不限於第一局部連接接點LCC1以及第一局部連接層LC1或者第二局部連接接點LCC2以及第二局部連接層LC2之組合。第一局部內連線結構以及第二局部內連線結構之結構可包括至頂板層之接點或者一個或者多個設置於頂板上之一層(或多層)中之導電元件。
儘管靜態隨機存取記憶體單元更包括其它層/元件、上層結構(例如第一金屬層導線、設置於第一金屬層導線 上之第二金屬層導線、以及連接第一金屬層導線與第二金屬層導線之第二介層窗接點)，結構之細節在此及不加以敘述。
第4圖係顯示八個靜態隨機存取記憶體單元排列為四列以及兩行之示範佈局以及配置。與第1C圖相似，兩種類型之靜態隨機存取記憶體單元，其中一者對應至第3圖之靜態隨機存取記憶體單元以及另一者對應至第3圖之靜態隨機存取記憶體單元對應於平行X方向之一線之所翻轉後的圖案，並排列為一棋盤格圖案矩陣。
當複數靜態隨機存取記憶體單元以X方向排列時，耦接至n型垂直環繞式閘極之三個n型導電區域(例如OD1、OD3以及OD4)以及耦接至p型垂直環繞式閘極之一個p型導電區域(例如OD2)係交替地且重複地排列。換言之，靜態隨機存取記憶體陣列包括複數群組之導電區域，以及每個複數群組G之導電區域包括第一導電區域(例如OD3)、第二導電區域(例如OD4)、第三導電區域(例如OD1)以及第四導電區域(例如OD2)，並以上述之順序沿著X方向排列。前述導電區域之複數群組係以列方向排列，使得導電區域之一群組之第四導電區域(OD2)係與導電區域之相鄰一群組之第一導電區域(OD3)相鄰。如第4圖所示，n型井區NW以及p型井區PW係交替地沿著X方向排列，每個n型井區NW僅包括一個導電區域(OD2)以及每個p型井區PW僅包括三個導電區域(OD1、OD3以及OD4)。
值得注意的是，於第4圖中，群組G係跨越兩個相鄰靜態隨機存取記憶體單元之單元邊界CELB。
於第4圖之佈局結構中，因為三個第一類型(例如n型)導電區域以及一個第二類型(p型)導電區域係重複地排列，使得導電區域之圖案化步驟以及薄膜形成步驟更為一致。
根據本發明另一實施例，第5圖係顯示靜態隨機存取記憶體單元之示範電路以及第6圖係顯示靜態隨機存取記憶體之一些元件之示範佈局結構。
於第5圖之靜態隨機存取記憶體單元中，核心部分CORE與第1B圖所示之靜態隨機存取記憶體單元具有相同之配置。此外，兩個讀取電路RC1以及RC2係分別耦接至資料儲存節點DP1以及互補之資料儲存節點DP2。
第一讀取電路RC1包括設置於第一p型井區PW1中之第一讀取電晶體RT1以及第一節點電晶體NT1，第二讀取電路RC2包括設置於第二p型井區PW2中之第二讀取電晶體RT2以及第二節點電晶體NT2。當複數個靜態隨機存取記憶體單元排列為矩形時，第一P型井區PW1以及第二P型井區PW2係合併為P型井區PW(如第6圖所示)。
於此實施例中，第一讀取電晶體RT1以及第二讀取電晶體RT2以及第一節點電晶體NT1以及第二節點電晶體NT2為n型垂直場效電晶體。第一讀取電晶體RT1之源極係透過第五導電區域OD5耦接至第一節點電晶體NT1之源極，而第二讀取電晶體RT2之源極係透過第六導電區域OD6耦接至第二節點電晶體NT2之源極(如第5、6圖所示)。
第一讀取電晶體RT1以及第二讀取電晶體RT2之閘極係耦接至讀取字元線R-WL。第一讀取電晶體RT1之汲極係耦 接至讀取位元線R-BL，以及第二讀取電晶體RT2之汲極係耦接至互補讀取位元線R-BLB。除此之外，第一節點電晶體NT1之閘極係耦接至資料儲存節點DP1，以及第二節點電晶體NT2之閘極係耦接至互補資料儲存節點DP2。第一節點電晶體NT1以及第二節點電晶體NT2之源極係電性耦接至第一電源供應線，例如Vss。
如第6圖所示，於一個靜態隨機存取記憶體單元中，六個導電區域(即第六導電區域OD6、第一導電區域OD1、第二導電區域OD2、第三導電區域OD3、第四導電區域OD4以及第五導電區域OD5)係以上述之順序沿著X方向排列，並且十個垂直場效電晶體係設置於單元邊界CELB中。
靜態隨機存取記憶體單元更包括六個閘極層。第一閘極層GA1’係連接至第二P型垂直場效電晶體PU2之閘極、第二N型垂直場效電晶體PD2之閘極以及第一節點垂直場效電晶體NT1之閘極。第一閘極層GA1’為輸出端DP2。第二閘極層GA2’係連接至第一P型垂直場效電晶體PU1之閘極、第一N型垂直場效電晶體PD1之閘極以及第二節點垂直場效電晶體NT1(n型)之閘極。第二閘極層GA2’為輸出端DP1。第三閘極層GA3係連接至第一通道閘裝置PG1之閘極，並透過設置於第三閘極層GA3之第一閘極接點GC1、以及設置於第一閘極接點GC1上之第一介層窗接點V1連接至字元線WL(如第5圖所示)。第四閘極層GA4係連接至第二通道閘裝置PG2之閘極，並透過設置於第四閘極層GA4之第二閘極接點GC2、以及設置於第二閘極接點GC2上之第二介層窗接點V2連接至字元線WL(如第5圖所 示)。第五閘極層GA5係耦接至第一讀取垂直場效電晶體RT1之閘極，且透過設置於第五閘極層GA5上之第三閘極接點GC3以及設置於第三閘極接點GC3上之第三介層窗接點V3耦接至讀取字元線R-WL(如第5圖所示)。第六閘極層GA6係耦接至第二讀取垂直場效電晶體RT2之閘極，且透過設置於第六閘極層GA6上之第四閘極接點GC4、以及設置於第四閘極接點GC4上之第四介層窗接點V4耦接至讀取字元線R-WL(如第5圖所示)。如第6圖所示，第一閘極層至第六閘極層係沿著X方向延伸。
繼續參閱第6圖，靜態隨機存取記憶體單元更包括第一頂板層TP1以及一第二頂板層TP2，第一頂板層TP1係耦接至第一P型裝置PU1、第一N型裝置PD1以及第一通道閘裝置PG1之汲極，而第二頂板層TP2係耦接至第二P型裝置PU2、第二N型裝置PD2以及第二通道閘裝置PG2之汲極。每個第一頂板層TP1以及第二頂板層TP2係具有於平面圖中以X方向延伸之矩形。
靜態隨機存取記憶體單元更包括一第一局部內連線結構以及一第二局部內連線結構，第一局部內連線結構係電性連接第一閘極層GA1’以及第一頂板層TP1，以及第二局部內連線結構係電性連接第二閘極層GA2’以及第二頂板層TP2。第一局部內連線結構包括設置於第一閘極層GA1’上之第一局部連接接點LCC1以及連接第一局部連接接點LCC1以及第一頂板層TP1之第一局部連接層LC1。第二局部內連線結構包括設置於第二閘極層GA2’上之第二局部連接接點LCC2以及連接第二 局部連接接點LCC2以及第二頂板層TP2之第二局部連接層LC2。第一局部內連線結構以及第二局部內連線結構之結構並不限於第一局部連接接點LCC1以及第一局部連接層LC1或者第二局部連接接點LCC2以及第二局部連接層LC2之組合。第一局部內連線結構以及第二局部內連線結構之結構可包括至頂板層之接觸或者一個或者多個設置於頂板上之一層(或多層)中之導電元件。
儘管靜態隨機存取記憶體單元更包括其它層/元件、上層結構(例如第一金屬層導線、設置於第一金屬層導線上之第二金屬層導線以及連接第一金屬層導線以及第二金屬層導線之第二介層窗接點)，結構之細節在此及不加以敘述。
第7圖係顯示八個靜態隨機存取記憶體單元排列為四列以及兩行之示範佈局以及配置。與第1C圖相似，兩種類型之靜態隨機存取記憶體單元，其中一者對應至第6圖之靜態隨機存取記憶體單元以及另一者對應至第6圖之靜態隨機存取記憶體單元對應於平行X方向之一線之所翻轉後的圖案，並排列為一棋盤格圖案矩陣。
當複數靜態隨機存取記憶體單元以X方向排列時，耦接至n型垂直環繞式閘極之五個n型導電區域(例如OD1、OD3~OD6)以及耦接至n型垂直環繞式閘極之一個p型導電區域(例如OD2)係交替地且重複地排列。換言之，靜態隨機存取記憶體陣列包括複數群組之導電區域，以及每個複數群組G’之導電區域包括第一導電區域(例如OD3)、第二導電區域(例如OD4)、第三導電區域(例如OD5)、第四導電區域 (例如OD6)、第五導電區域(例如OD1)以及第六導電區域(例如OD2)，並以上述之順序沿著X方向排列。導電區域之複數群組係以列方向排列，使得導電區域之一群組之第六導電區域(OD2)係與導電區域之相鄰一群組之第一導電區域(OD3)相鄰。如第7圖所示，n型井區NW以及p型井區PW係交替地沿著X方向排列，每個n型井區NW僅包括一個導電區域(OD2)以及每個p型井區PW僅包括五個導電區域(OD1、OD3~OD6)。值得注意的是，於第7圖中，群組G’係跨越兩個相鄰靜態隨機存取記憶體單元之單元邊界CELB。
於第7圖之佈局結構中，因為五個第一類型(例如n型)導電區域以及一個第二類型(p型)導電區域係重複地排列，使得導電區域之圖案化步驟以及薄膜形成步驟更為一致。
本發明所描述之各種實施例以及範例相較於習知技術係提供一些優點。舉例來說，於本發明中，由於三個或者五個第一類型(例如n型)導電區域以及一個第二類型(p型)導電區域係重複地排列，將可使得導電區域之圖案化步驟以及薄膜形成步驟更為一致。除此之外，藉由使用直立式環繞式場效電晶體裝置，可減少靜態隨機存取記憶體單元之尺寸並可更有效率地控制短通道效應，從而實現低功率運作。亦可更靈活地設計靜態隨機存取記憶體陣列。
必須理解的是，於本發明中並無必要討論所有之優點，對所有實施例或者範例而言，並不需要特定之優點，以及其它實施例或者範例可提供不同之優點。
根據本發明之一方面，靜態隨機存取記憶體包括 具有複數靜態隨機存取記憶體單元之一靜態隨機存取記憶體陣列，靜態隨機存取記憶體單元係沿著一列方向以及一行方向排列成一矩形。每個靜態隨機存取記憶體單元包括六個垂直場效電晶體。靜態隨機存取記憶體陣列包括以行方向延伸之複數導電區域之群組。每個導電區域之群組包括一第一導電區域、一第二導電區域、一第三導電區域以及一第四導電區域，並以第一導電區域、第二導電區域、第三導電區域以及第四導電區域之一順序沿著列方向排列，第一導電區域至第四導電區域彼此由絕緣區域分開。第一導電區域、第二導電區域以及第三導電區域係耦接至第一導電類型垂直場效電晶體之源極，以及第四導電區域係耦接第二導電類型垂直場效電晶體之源極。複數導電區域之群組係以列方向排列，使得導電區域之一群組之第四導電區域係與導電區域之相鄰一群組之第一導電區域相鄰。
根據本發明之另一方面，靜態隨機存取記憶體包括具有複數靜態隨機存取記憶體單元之一靜態隨機存取記憶體陣列，靜態隨機存取記憶體單元係沿著一列方向以及一行方向排列成一矩陣。每個靜態隨機存取記憶體單元包括複數個垂直場效電晶體。複數靜態隨機存取記憶體單元包括複數第一靜態隨機存取記憶體單元以及複數第二靜態隨機存取記憶體單元。每個第一靜態隨機存取記憶體單元之一佈局結構係為每個第二靜態隨機存取記憶體單元之一佈局結構對應於列方向之一所翻轉後的圖案。複數第一靜態隨機存取記憶體單元以及複數第二靜態隨機存取記憶體單元係交替地以列方向以及行方向排列，從而形成一棋盤格圖案矩陣。
根據本發明之另一方面，靜態隨機存取記憶體包括具有複數靜態隨機存取記憶體單元之一靜態隨機存取記憶體陣列，靜態隨機存取記憶體單元係沿著一列方向以及一行方向排列成一矩陣。每個靜態隨機存取記憶體單元包括十個垂直場效電晶體。靜態隨機存取記憶體陣列包括以上述行方向延伸之複數導電區域之群組。每個導電區域之群組包括一第一導電區域、一第二導電區域、一第三導電區域、一第四導電區域、一第五導電區域以及一第六導電區域，並以第一導電區域、第二導電區域、第三導電區域、第四導電區域、第五導電區域以及第六導電區域之一順序沿著列方向排列，第一導電區域至第六導電區域彼此由絕緣區域分開。第一導電區域至第五導電區域係耦接至第一導電類型垂直場效電晶體之源極，以及第六導電區域係耦接第二導電類型垂直場效電晶體之源極。複數導電區域之群組係以列方向排列，使得導電區域之一群組之第六導電區域係與導電區域之相鄰一群組之第一導電區域相鄰。
前述之實施例或者示例已概述本發明之特徵，本領域技術人員可更佳地理解本發明之各個方面。本領域技術人員應當理解，他們可輕易地使用本發明作為用於設計或者修改其他過程以及結構以實施相同之目的和/或實現本發明所介紹之實施例或示例之相同優點。本領域技術人員可理解的是，上述等效構造並未脫離本發明之精神和範圍，並且可於不脫離本發明之精神和範圍進行各種改變、替換和更改。
BL‧‧‧第一位元線
BLB‧‧‧第二位元線
NW‧‧‧N型井區
PD1‧‧‧第一第二導電類型場效電晶體裝置
PD2‧‧‧第二第二導電類型場效電晶體裝置
PG1‧‧‧第一通道閘裝置
PG2‧‧‧第二通道閘裝置
PU1‧‧‧第一第一導電類型場效電晶體裝置
PU2‧‧‧第二第一導電類型場效電晶體裝置
PW1‧‧‧第一P型井區
PW2‧‧‧第二P型井區
Vdd‧‧‧電源電壓
Vss‧‧‧接地電壓
WL‧‧‧字元線

Claims (11)

  1. 一種靜態隨機存取記憶體裝置，包括具有複數靜態隨機存取記憶體單元之一靜態隨機存取記憶體陣列，上述靜態隨機存取記憶體單元係沿著一列方向以及一行方向排列成一矩陣，其中：每個上述靜態隨機存取記憶體單元包括六個垂直場效電晶體；上述靜態隨機存取記憶體陣列包括以上述行方向延伸之複數導電區域之群組；每個上述導電區域之群組包括一第一導電區域、一第二導電區域、一第三導電區域以及一第四導電區域，並以上述第一導電區域、上述第二導電區域、上述第三導電區域以及上述第四導電區域之一順序沿著上述列方向排列，上述第一導電區域至上述第四導電區域彼此由絕緣區域分開；上述第一導電區域、上述第二導電區域以及上述第三導電區域係耦接至第一導電類型垂直場效電晶體之源極，以及上述第四導電區域係耦接第二導電類型垂直場效電晶體之源極；以及上述導電區域之群組係以上述列方向排列，使得上述導電區域之一群組之上述第四導電區域係與上述導電區域之相鄰一群組之上述第一導電區域相鄰。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體裝置，其中上述第一導電類型垂直場效電晶體係為n型垂直場效電晶體以及上述第二導電類型垂直場效電晶體係為p型垂直 場效電晶體。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶體裝置，其中：上述第一導電區域係作為一第一電源供應線；上述第二導電區域係作為一第一位元線；上述第三導電區域係作為與上述第一位元線互補之一第二位元線；上述第四導電區域係作為一第二電源供應線；當上述靜態隨機存取記憶體裝置正在運作時，上述第一電源供應線供應一接地端電壓；以及當上述靜態隨機存取記憶體裝置正在運作時，上述第二電源供應線提供一電源電壓。
  4. 如申請專利範圍第2項所述之靜態隨機存取記憶體裝置，其中每個上述靜態隨機存取記憶體單元包括：一第一反相器以及一第二反相器；一第一通道閘裝置，耦接至上述第一反相器之一輸出端以及上述第二反相器之一輸入端；一第二通道閘裝置，耦接至上述第二反相器之一輸出端以及上述第一反相器之一輸入端；一第一閘極層，連接至上述第一垂直場效電晶體之一閘極以及上述第二垂直場效電晶體之一閘極，上述第一閘極層係作為上述第一反相器之上述輸出端；一第二閘極層，連接至上述第三垂直場效電晶體之一閘極以及上述第四垂直場效電晶體之一閘極，上述第二閘極層 係作為上述第二反相器之上述輸出端；一第三閘極層，耦接至上述第五垂直場效電晶體之一閘極；一第四閘極層，耦接至上述第六垂直場效電晶體之一閘極；一第一頂板層，耦接至上述第一垂直場效電晶體、上述第二垂直場效電晶體以及上述第五垂直場效電晶體之汲極；以及一第二頂板層，耦接至上述第三垂直場效電晶體、上述第四垂直場效電晶體以及上述第六垂直場效電晶體之汲極；其中，上述第一頂板層以及上述第二頂板層於一平面視圖上皆為一矩形；其中，上述第一頂板層係透過一第一局部內連線結構耦接至上述第二閘極層；其中，上述第二頂板層係透過一第二局部內連線結構耦接至上述第一閘極層；其中，上述第一局部內連線結構以及上述第二局部內連線結構係形成於位於上述第一頂板層與上述第二頂板層之下且上述第一閘極層與上述第二閘極層之上之一層中；其中，上述第一反相器包括為上述第一導電類型垂直場效電晶體之一者之一第一垂直場效電晶體以及為上述第二導電類型垂直場效電晶體之一者之一第二垂直場效電晶體；其中，上述第二反相器包括為上述第一導電類型垂直場效電晶體之一者之一第三垂直場效電晶體以及為上述第二導電類型垂直場效電晶體之一者之一第四垂直場效電晶體；其中，上述第一通道閘裝置係為上述第一導電類型垂直場 效電晶體之一者之一第五垂直場效電晶體；其中，上述第二通道閘裝置係為上述第一導電類型垂直場效電晶體之一者之一第六垂直場效電晶體；其中，上述第一垂直場效電晶體以及上述第三垂直場效電晶體之源極係耦接至上述第一導電區域；其中，上述第五垂直場效電晶體之一源極係耦接至上述第二導電區域；其中，上述第六垂直場效電晶體之一源極係耦接至上述第三導電區域；其中，上述第二垂直場效電晶體以及上述第四垂直場效電晶體之源極係耦接至上述第四導電區域。
  5. 一種靜態隨機存取記憶體裝置，包括具有複數靜態隨機存取記憶體單元之一靜態隨機存取記憶體陣列，上述靜態隨機存取記憶體單元係沿著一列方向以及一行方向排列成一矩陣，其中：每個上述靜態隨機存取記憶體單元包括複數個垂直場效電晶體；上述複數靜態隨機存取記憶體單元包括複數第一靜態隨機存取記憶體單元以及複數第二靜態隨機存取記憶體單元；每個上述第一靜態隨機存取記憶體單元之一佈局結構係為每個上述第二靜態隨機存取記憶體單元之一佈局結構對應於上述列方向之一所翻轉後的圖案；以及上述複數第一靜態隨機存取記憶體單元以及上述複數第二靜態隨機存取記憶體單元係交替地以上述列方向以及上述 行方向排列，從而形成一棋盤格圖案矩陣。
  6. 如申請專利範圍第5項所述之靜態隨機存取記憶體裝置，其中：每個上述靜態隨機存取記憶體單元包括：一第一反相器以及一第二反相器；一第一通道閘裝置，耦接至上述第一反相器之一輸出端以及上述第二反相器之一輸入端；一第二通道閘裝置，耦接至上述第二反相器之一輸出端以及上述第一反相器之一輸入端；每個上述靜態隨機存取記憶體單元包括三個第一導電類型垂直場效電晶體以及一個第二導電類型場效電晶體；上述第一反相器包括為上述第一導電類型垂直場效電晶體之一者之一第一垂直場效電晶體以及為上述第二導電類型垂直場效電晶體之一者之一第二垂直場效電晶體；上述第二反相器包括為上述第一導電類型垂直場效電晶體之一者之一第三垂直場效電晶體以及為上述第二導電類型垂直場效電晶體之一者之一第四垂直場效電晶體；上述第一通道閘裝置係為上述第一導電類型垂直場效電晶體之一者之一第五垂直場效電晶體；上述第二通道閘裝置係為上述第一導電類型垂直場效電晶體之一者之一第六垂直場效電晶體；每個上述靜態隨機存取記憶體單元更包括一第一導電區域、一第二導電區域、一第三導電區域以及一第四導電區域，並以上述第一導電區域、上述第二導電區域、上述第 三導電區域以及上述第四導電區域之一順序排列，上述第一導電區域至上述第四導電區域彼此由絕緣區域分開；上述第一垂直場效電晶體以及上述第三垂直場效電晶體之源極係耦接至上述第三導電區域；上述第五垂直場效電晶體之一源極係耦接至上述第四導電區域；上述第六垂直場效電晶體之一源極係耦接至上述第一導電區域；以及上述第二垂直場效電晶體以及上述第四垂直場效電晶體之源極係耦接至上述第二導電區域。
  7. 如申請專利範圍第6項所述之靜態隨機存取記憶體裝置，其中：上述第一導電區域、上述第三導電區域以及上述第四導電區域包括形成於一第二類型井區中之第一類型擴散區；以及上述第二導電區域具有形成於一第一類型井區中之一第二類型擴散區。
  8. 如申請專利範圍第6項所述之靜態隨機存取記憶體裝置，其中：上述第一導電區域係作為一第一位元線；上述第二導電區域係作為一第二電源供應線；上述第三導電區域係作為一第一電源供應線；上述第四導電區域係作為與上述第一位元線互補之一第二位元線； 當上述靜態隨機存取記憶體裝置正在運作時，上述第一電源供應線供應一接地端電壓；以及當上述靜態隨機存取記憶體裝置正在運作時，上述第二電源供應線提供一電源電壓。
  9. 如申請專利範圍第8項所述之靜態隨機存取記憶體裝置，其中每個上述靜態隨機存取記憶體單元更包括：一第一閘極層，連接至上述第一垂直場效電晶體之一閘極以及上述第二垂直場效電晶體之一閘極，上述第一閘極層係作為上述第一反相器之上述輸出端；一第二閘極層，連接至上述第三垂直場效電晶體之一閘極以及上述第四垂直場效電晶體之一閘極，上述第二閘極層係作為上述第二反相器之上述輸出端；一第三閘極層，耦接至上述第五垂直場效電晶體之一閘極；一第四閘極層，耦接至上述第六垂直場效電晶體之一閘極；一第一頂板層，耦接至上述第一垂直場效電晶體、上述第二垂直場效電晶體以及上述第五垂直場效電晶體之汲極；以及一第二頂板層，耦接至上述第三垂直場效電晶體、上述第四垂直場效電晶體以及上述第六垂直場效電晶體之汲極；其中，上述第一頂板層以及上述第二頂板層於一平面視圖上皆為一矩形；其中，上述第一頂板層係透過一第一局部內連線結構耦接至上述第二閘極層；其中，上述第二頂板層係透過一第二局部內連線結構耦接 至上述第一閘極層；其中，上述第一局部內連線結構以及上述第二局部內連線結構係形成於位於上述第一頂板層以及上述第二頂板層之下以及上述第一閘極層以及上述第二閘極層之上之一層中。
  10. 一種靜態隨機存取記憶體裝置，包括具有複數靜態隨機存取記憶體單元之一靜態隨機存取記憶體陣列，上述靜態隨機存取記憶體單元係沿著一列方向以及一行方向排列成一矩陣，其中：每個上述靜態隨機存取記憶體單元包括十個垂直場效電晶體；上述靜態隨機存取記憶體陣列包括以上述行方向延伸之複數導電區域之群組；每個上述導電區域之群組包括一第一導電區域、一第二導電區域、一第三導電區域、一第四導電區域、一第五導電區域以及一第六導電區域，並以上述第一導電區域、上述第二導電區域、上述第三導電區域、上述第四導電區域、上述第五導電區域以及上述第六導電區域之一順序沿著上述列方向排列，上述第一導電區域至上述第六導電區域彼此由絕緣區域分開；上述第一導電區域、上述第二導電區域、上述第三導電區域、上述第四導電區域以及上述第五導電區域係耦接至第一導電類型垂直場效電晶體之源極，以及上述第六導電區域係耦接第二導電類型垂直場效電晶體之源極；以及 上述導電區域之群組係以上述列方向排列，使得上述導電區域之一群組之上述第六導電區域係與上述導電區域之相鄰一群組之上述第一導電區域相鄰。
  11. 如申請專利範圍第10項所述之靜態隨機存取記憶體裝置，其中每個上述靜態隨機存取記憶體單元更包括：一第一閘極層，連接至上述第一垂直場效電晶體之一閘極、上述第二垂直場效電晶體之一閘極以及上述第十垂直場效電晶體之一閘極；一第二閘極層，連接至上述第三垂直場效電晶體之一閘極、上述第四垂直場效電晶體之一閘極以及上述第八場垂直場效電晶體之一閘極；一第三閘極層，耦接至上述第五垂直場效電晶體之一閘極；一第四閘極層，耦接至上述第六垂直場效電晶體之一閘極；一第五閘極層，耦接至上述第七垂直場效電晶體之一閘極；以及一第六閘極層，耦接至上述第九垂直場效電晶體之一閘極；其中，上述第一導電區域、上述第二導電區域、上述第三導電區域、上述第四導電區域以及上述第五導電區域包括形成於一第二類型井區中之複數第一類型擴散區；其中，上述第六導電區域具有形成於一第一類型井區中之一第二類型擴散區；其中，上述第一導電類型垂直場效電晶體包括一第一垂直場效電晶體、一第三垂直場效電晶體、一第五垂直場效電晶體、一第六垂直場效電晶體、一第七垂直場效電晶體、 一第八垂直場效電晶體、一第九垂直場效電晶體以及一第十垂直場效電晶體；其中，上述第二導電類型垂直場效電晶體包括一第二垂直場效電晶體以及一第四垂直場效電晶體；其中，上述第一垂直場效電晶體以及上述第三垂直場效電晶體之源極係耦接至上述第一導電區域；其中，上述第五垂直場效電晶體之一源極係耦接至上述第二導電區域；其中，上述第七垂直場效電晶體以及上述第八垂直場效電晶體之源極係耦接至上述第三導電區域；其中，上述第九垂直場效電晶體以及上述第十垂直場效電晶體之源極係耦接至上述第四導電區域；其中，上述第六垂直場效電晶體之一源極係耦接至上述第五導電區域；其中，上述第二垂直場效電晶體以及上述第四垂直場效電晶體之源極係耦接至上述第六導電區域。
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