CN106992184A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN106992184A
CN106992184A CN201610424193.2A CN201610424193A CN106992184A CN 106992184 A CN106992184 A CN 106992184A CN 201610424193 A CN201610424193 A CN 201610424193A CN 106992184 A CN106992184 A CN 106992184A
Authority
CN
China
Prior art keywords
layer
source
gap
source layer
stepped construction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610424193.2A
Other languages
English (en)
Other versions
CN106992184B (zh
Inventor
李起洪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106992184A publication Critical patent/CN106992184A/zh
Application granted granted Critical
Publication of CN106992184B publication Critical patent/CN106992184B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种半导体器件可以包括：源极层、层叠结构、沟道层、缝隙和源极拾取线。源极层可以包括在其上表面内的至少一个凹槽。层叠结构可以形成在源极层之上。沟道层可以穿过层叠结构。沟道层可以与源极层接触。缝隙可以穿过层叠结构。缝隙可以通过穿过层叠结构而暴露出源极层的凹槽。源极拾取线可以形成在缝隙和凹槽内。源极拾取线可以与源极层接触。

Description

半导体器件
相关申请的交叉引用
本申请要求于2016年1月18日向韩国知识产权局提交的申请号为10-2016-0006075的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的一个方面总体而言涉及一种电子器件及其制造方法，更具体地，涉及一种三维半导体器件及其制造方法。
背景技术
非易失性存储器件为即使在没有电源的情况下也能保持其存储的数据的存储器件。由于结构和材料问题，传统的二维非易失性存储器件已经达到它们的存储容量的极限。这些极限增加了半导体工业在三维非易失性存储器件(其中，存储单元垂直地层叠在衬底之上)的兴趣。
在三维非易失性存储器件的示例中，可以通过交替地层叠导电层和绝缘层来形成层叠结构，并且沟道层可以形成为穿过层叠结构，由此同时地形成多个存储单元。
发明内容
实施例提供了易于制造且具有改善特性的半导体器件的制造方法。
根据本发明的一个方面，一种半导体器件可以包括：源极层、层叠结构、沟道层、缝隙和源极拾取线。源极层可以包括在其上表面内的至少一个凹槽。层叠结构可以形成在源极层之上。沟道层可以穿过层叠结构。沟道层可以与源极层接触。缝隙可以穿过层叠结构。缝隙可以通过穿过层叠结构而暴露出源极层的凹槽。源极拾取线可以形成在缝隙和凹槽内。源极拾取线与源极层接触。
根据本发明的一个方面，一种半导体器件可以包括：源极层、层叠结构、沟道层、缝隙、缝隙绝缘层。源极层可以包括在其上表面内的至少一个凹槽。层叠结构可以形成在源极层上。沟道层可以穿过层叠结构。沟道层可以与源极层接触。缝隙可以穿过层叠结构。缝隙可以通过穿过层叠结构而暴露出源极层的凹槽。缝隙绝缘层可以与源极层接触。缝隙绝缘层可以形成在缝隙和凹槽内。
根据本发明的一个方面，一种制造半导体器件的方法可以包括：形成牺牲层，在牺牲层上交替地形成第一材料层和第二材料层，形成穿过第一材料层和第二材料层的半导体层，形成穿过第一材料层和第二材料层的缝隙，通过经由缝隙去除牺牲层而形成第一开口，在第一开口内形成与半导体层接触的第一导电层，第一导电层包括与缝隙的下部邻接的凹槽，以及在缝隙和凹槽内形成第二导电层。
根据本发明的一个方面，一种制造半导体器件的方法可以包括：形成牺牲层，在牺牲层上形成第一材料层，在第一材料层上交替地形成第二材料层和第三材料层，形成穿过第一材料层至第三材料层的半导体层，形成穿过第一材料层至第三材料层的缝隙，通过经由缝隙部分地去除第一材料层而形成第一开口，通过经由缝隙去除第三材料层而形成第二开口，在第二开口内形成第一导电层，以及将经由缝隙和第一开口暴露出的第一材料层和牺牲层氧化，并且形成设置在牺牲层上且形成在第一开口内的保护层。
附图说明
图1A至图1D为图示了根据本发明的实施例的半导体器件的示例性结构的截面图。
图2A至图2G为图示了根据本发明的实施例的半导体器件的一种示例性制造方法的截面图。
图3A至图3I为图示了根据本发明的实施例的半导体器件的一种示例性制造方法的截面图。
图4为图示了根据本发明的实施例的半导体器件的一种示例性制造方法的截面图。
图5和图6为图示了根据本发明的实施例的存储***的示例性配置的图。
图7和图8为图示了根据本发明的实施例的计算***的示例性配置的图。
具体实施方式
在下文中将参照附图更全面地描述示例性实施例；然而，这些实施例可以不同的形式呈现，并且不应当被解释为限制于本文中所列举的实施例。更确切地，提供这些实施例以使本发明将充分和完整，并且将充分地把示例性实施例的范围传达给本领域的技术人员。
在附图中，为了清楚的说明，可以对尺寸进行夸大处理。将理解的是，当提及一个元件在两个元件“之间”时，其可能是在两个元件之间仅有一个元件，或者还可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
将参照附图来描述本发明的示例性实施例。然而，本发明的示例性实施例可以不同的形式来实施，而不应解释为限制于本文所列的示例性实施例。更确切地，提供这些实施例以使本发明的公开将充分和完整，并且将充分地把本发明的范围传达给本领域的技术人员。在不脱离本发明的范围的情况下，本发明的示例性实施例的特征可以应用在各种和若干实施例中。在附图中，为了清楚起见，可能夸大层和区域的尺寸和相对尺寸。附图并非按比例绘制。相同的附图标记始终表示相同的元件。
图1A至图1D为图示了根据本发明的实施例的半导体器件的示例性结构的截面图。
参见图1A，根据本发明的实施例的半导体器件可以包括设置有单元阵列的单元区C和设置有用于驱动单元阵列的驱动电路的***区P。这里，单元区C和***区P可以设置在衬底1之上相同的水平处。可替选地，单元区C和***区P可以设置在彼此不同的水平处。尽管图中示出了单元区C和***区P设置在相同的水平处，但是***区P可以设置在单元区C之下或者之上。
首先，将描述单元区C。第一源极层3可以设置在衬底1的单元区C内。第一源极层3可以包括导电层，并且可以由与设置在***区P内的晶体管的栅电极3’相同的材料形成。为了使衬底1与第一源极层3彼此绝缘，第一绝缘层2可以插置在衬底1与第一源极层3之间。这里，第一绝缘层2可以延伸至***区P，以连接至晶体管的栅绝缘层2’。即，第一绝缘层2和栅绝缘层2’可以形成为一个单层。这里，第一源极层3和栅电极3’可以为掺杂多晶硅层，而第一绝缘层2和栅绝缘层2'可以为氧化物层。
可以通过第一绝缘层4而将第一源极层3分成多个图案。第二绝缘层4可以由与形成在栅电极3’的侧壁上的间隔件4’相同的材料形成。
第二源极层13可以设置在第一源极层3上，并且可以与第一源极层3的上表面直接接触。第二源极层13可以在其上表面上具有至少一个凹槽G。氧化物层14可以形成在凹槽G的表面上，并且凹槽G可以填充有导电图案15。这里，导电图案15可以由与导电层16相同的材料形成。可以通过第三绝缘层11而将第二源极层13分成多个图案。第三绝缘层11可以由与形成在***区P内的第二层间绝缘层11’相同的材料形成。
第一源极层3和第二源极层13可以彼此电连接，并且可以包括硅。例如，第一源极层3可以为经由沉积工艺形成的多晶硅层，而第二源极层13可以为经由选择性生长工艺形成的多晶硅层。
层叠结构ST可以设置在第二源极层13之上，并且可以包括交替层叠的导电层16和绝缘层17。这里，导电层16可以包括诸如钨的金属，而绝缘层17可以包括氧化物和/或氮化物。设置在上水平处的导电层16中的至少一个(例如，最上面的导电层16)可以为上选择线。设置在下水平处的导电层16中的至少一个(例如，最下面的导电层16)可以为下选择线。其它的导电层16可以为字线。
多个沟道层19可以穿过层叠结构ST，并且可以接触第二源极层13。这里，多个沟道层19可以通过完全地穿过第二源极层13而向下延伸至第一源极层3，并且可以接触第一源极层3。
沟道层19可以包括诸如硅(Si)和锗(Ge)的半导体材料。沟道层19中的每个可以包括形成在其敞开的中心区内的间隙填充绝缘层20。此外，存储层18可以包围每个沟道层的侧壁。这里，存储层18可以包括：隧道绝缘层、数据存储层以及电荷阻挡层。这里，数据存储层可以为存储诸如电子的电荷的层。数据存储层的示例可以包括：硅材料、氮化物材料、电荷捕获材料、相变材料、铁电材料、纳米点材料等。
第一缝隙SL1可以形成为具有使其从层叠结构ST的表面延伸至某一深度的深度。例如，第一缝隙SL1可以形成为具有使其穿过导电层16的深度，所述导电层16形成为用作上选择线。缝隙绝缘层23可以设置在第一缝隙SL1内，并且设置在相同水平处的用作上选择线的导电层16可以通过缝隙绝缘层23而彼此绝缘。
第二缝隙SL2可以具有使其通过穿过层叠结构ST而暴露出第二源极层13的凹槽G的深度。源极拾取线22可以设置在第二缝隙SL2和凹槽G内，并且可以接触第二源极层13。另外，绝缘间隔件21可以包围源极拾取线22的侧壁，以使源极拾取线22与导电层16彼此绝缘。
驱动电路可以设置在衬底1的***区P内。驱动电路可以包括晶体管。晶体管可以设置在与第一源极层3大体相同的水平处，并且可以由与第一源极层3相同的材料形成。第一刻蚀停止层5和6、第一层间绝缘层7以及第二刻蚀停止层8可以设置在晶体管的栅电极3’和间隔件4’之上。这里，第一刻蚀停止层5和6可以为通过将氧化物层5和氮化物层6层叠而形成的层，并且第二刻蚀停止层8可以包括氮化物。另外，第二层间绝缘层11'和第三层间绝缘层12可以层叠在第二刻蚀停止层8上，并且电阻器图案9和硬掩模10可以设置在第二层间绝缘层11内。
参见图1B，源极拾取线22可以设置在第二缝隙SL2和凹槽G内。源极拾取线22可以包括设置在凹槽G内的第一区和设置在第二缝隙SL2内的第二区，并且第二区可以具有比第一区窄的宽度。这里，源极拾取线22可以与第二源极层13直接接触，因此，第一源极层3、第二源极层13和源极拾取线22可以彼此电连接。
硬掩模10的至少一部分可以保留在单元区C的第三绝缘层11上，并且空隙V可以存在于硬掩模10的周围。另外，存储层25可以额外地形成在导电层16与存储层18之间。额外形成的存储层25可以为电荷阻挡层。
该结构的其余部分可以与参照图1A所述的相同。
参见图1C，第一缝隙绝缘层23可以形成在第一缝隙SL1内，而第二缝隙绝缘层24可以形成在第二缝隙SL2和凹槽G内。这里，第二缝隙绝缘层24可以与第二源极层13接触。
第一源极层3可以包括多晶硅层3A、金属层3B以及多晶硅层3C，并且金属层3B可以包括钨。栅电极3’可以包括多晶硅层3A’、金属层3B’以及多晶硅层3C’，并且金属层3B’可以包括钨。因而，尽管没有单独地形成包含金属的源极拾取线，但是可以通过包括在第一源极层3内的金属层3B而降低源极电阻。尽管未示出，但是源极拾取接触插塞可以与金属层3B连接。另外，可以通过金属层3B’而降低栅电极3’的电阻。该结构的其余部分可以与参照图1A或者1B所述的相同。
图1D图示了图1A中的第二源极层13的放大图，以讨论第二源极层13包括不平坦的上表面的实施例。在这种情况下，至少一个空隙V可以存在于第二源极层13与层叠结构ST之间。这里，空隙V表示其内不存在任何材料层的空的空间。与图1D类似，在图1B和图1C的截面图中，第二源极层13可以包括不平坦的上表面，并且至少一个空隙V可以存在于第二源极层13与层叠结构ST之间。
图2A至图2G为图示了根据本发明的实施例的半导体器件的一种示例性制造方法的截面图。
参见图2A，第一绝缘层32和第一导电层可以形成在包括单元区C和***区P的衬底31上。随后，第一导电层可以被图案化，由此形成单元区C的第一源极层33A和***区P的栅电极33B。随后，绝缘材料可以沿着形成有第一源极层33A和栅电极33B的合成结构的整个表面形成，然后对绝缘材料执行毯式刻蚀工艺。因此，可以形成将单元区C的第一源极层33A分成多个图案的第二绝缘层34A和栅电极33B的空间间隔件34B。
随后，第一刻蚀停止层35和36以及第一层间绝缘层37可以沿着合成结构的整个表面形成。这里，第一刻蚀停止层35和36可以为通过将氧化物层35和氮化物层36层叠而形成的层，而第一层间绝缘层37可以为高密度等离子体(HDP)氧化物层。随后，可以执行平坦化工艺，以将第一层间绝缘层37平坦化，直到暴露出第一刻蚀停止层35和36为止。例如，可以执行化学机械抛光(CMP)，直到暴露出第一刻蚀停止层35和36为止，并且可以回蚀暴露出的氮化物层36。因此，在第一源极层33A和栅电极33B上可以暴露出氧化物层35。
参见图2B，第二刻蚀停止层38、第二导电层以及硬掩模层可以形成在合成结构上。这里，第二导电层可以为多晶硅层，而硬掩模层可以为经由低压化学气相沉积(LP-CVD)形成的氮化物层。
随后，可以将硬掩模层和第二导电层图案化，由此形成单元区C的第二源极牺牲层39A和***区P的电阻器图案39B。这里，电阻器图案39B可以设置为不与晶体管重叠。另外，可以将硬掩模图案40保留在第二源极牺牲层39A和电阻器图案39B之上。
随后，绝缘材料可以形成在合成结构的整个表面上，然后可以将绝缘材料平坦化，直到暴露出硬掩模图案40为止，由此形成第二层间绝缘层41。
参见图2C，在形成有第二层间绝缘层41的合成结构之上可以形成层叠结构ST。这里，层叠结构ST可以包括交替层叠的第一材料层42和第二材料层43。第一材料层42可以包括相对于第二材料层43具有高刻蚀选择比的材料。例如，第一材料层42可以为包含氮化物的牺牲层，而第二材料层43可以为包含氧化物的绝缘层。第一材料层42可以为包含多晶硅材料的导电层，而第二材料层43可以为包含氧化物的绝缘层。第一材料层42可以为包含掺杂剂的导电层，而第二材料层43可以为不包含掺杂剂的牺牲层。第一材料层42可以为包含氮化物的第一牺牲层，而第二材料层43可以为包含氧化物的第二牺牲层。
供作参考，层叠结构ST可以形成在单元区C和***区P二者内，或者可以仅形成在单元区C内。例如，在层叠结构ST形成在包含单元区C和***区P的衬底31之上之后，可以去除形成在***区P内的层叠结构ST，并且可以形成第三层间绝缘层55。
随后，可以形成穿过单元区C的层叠结构ST的孔H。这里，孔H可以完全地穿过层叠结构ST，并且向下延伸至第一源极层33A或者第二源极牺牲层39A。例如，每个孔H可以完全地穿过层叠结构ST、第二源极牺牲层39A、第二刻蚀停止层38以及第一刻蚀停止层35，并且可以形成为具有使其从第一源极层33A的表面延伸至某一深度的深度。
随后，在每个孔H内可以形成沟道层45和包围沟道层45的存储层44。这里，沟道层45可以包括诸如硅(Si)或者锗(Ge)的半导体材料。沟道层45可以包括形成在其敞开的中心区内的间隙填充绝缘层46。存储层44可以包括：隧道绝缘层、数据存储层以及电荷阻挡层。数据存储层可以包括硅基材料，氮化物材料、相变材料、铁电材料或者纳米点材料。
随后，第一缝隙SL1可以形成为具有使其从层叠结构ST的表面延伸至某一深度的深度。例如，第一缝隙SL1可以形成为具有使其穿过用于上选择线的第一材料层42的深度。随后，缝隙绝缘层47可以形成在第一缝隙SL1内。缝隙绝缘层47可以形成在层叠结构ST之上。
随后，第二缝隙SL2可以形成为通过穿过层叠结构ST而暴露出第二源极牺牲层39A。当第二缝隙SL2形成时，可以刻蚀第二源极牺牲层39A的至少一部分。经由第二缝隙SL2而暴露出第一材料层42和第二源极牺牲层39A。
参见图2D，保护层48可以形成在第二缝隙SL2内，然后掩模图案49可以形成为使其围绕第二缝隙SL2的上内壁。这里，通过利用具有相对良好的台阶覆盖性的方法，保护层48可以形成为沿着第二缝隙SL2的内表面具有均匀的厚度，并且通过利用具有相对差的台阶覆盖性的方法，掩模图案49可以仅在第二缝隙SL2的开口内形成为悬垂形状。例如，保护层48可以为经由低压化学气相沉积(LP-CVD)形成的氮化物层，而掩模图案49可以为经由物理气相沉积(PVD)形成的氮化物层。
随后，可以利用掩模图案49作为刻蚀阻挡层来刻蚀形成在第二缝隙SL2的下表面上的保护层48，由此暴露出第二源极牺牲层39A。
参见图2E，可以经由第二缝隙SL2而去除第二源极牺牲层39A，由此形成第一开口OP1。此时，通过保护层48来保护第一材料层42和第二材料层43，因而可以选择性地去除第二源极牺牲层39A。另外，可以经由第一开口OP1而暴露出存储层44和第二刻蚀停止层38。
参见图2F，可以经由第一开口OP1来去除暴露出的存储层44。因此，在第一开口OP1内可以暴露出沟道层45。在去除存储层44的工艺中，第一刻蚀停止层35和第二刻蚀停止层38可以与存储层44一起被去除，使得在第一开口OP1内可以暴露出第一源极层33A。此外，在去除存储层44的工艺中，硬掩模图案40可以与存储层44一起被去除，使得在第一开口OP1内可以暴露出最下面的第二材料层43。供作参考，在去除存储层44的工艺中，保护层48和掩模图案49可以与存储层44一起被去除。可替选地，保护层48和掩模图案49可以经由不同的工艺来去除。
随后，包括凹槽G的第二源极层50可以形成在第一开口OP1内，所述第二源极层50与沟道层45接触并且设置在第二缝隙SL2之下。这里，第二源极层50可以为经由选择性生长而形成的多晶硅层。在这种情况下，由于多晶硅层从沟道层45和第一源极层33A的表面起生长，所以多晶硅层在第二缝隙SL2的下部的生长可以低于其它的部分，由此形成凹槽G。尽管未示出，但是如参照图1D所述的，至少一个空隙可以形成在第二源极层50与层叠结构ST之间。
随后，氧化物层51可以形成在凹槽G内。例如，可以通过执行诸如湿法氧化工艺的氧化工艺来氧化经由第二缝隙SL2暴露出的源极层50的至少一部分。当使用湿法氧化工艺时，可以选择性地氧化包括多晶硅的第二源极层50，而不将包含氮化物的第一材料层42氧化。因而，可以仅在凹槽G内形成氧化物层51。
参见图2G，可以去除经由第二缝隙SL2暴露出的第一材料层42，由此形成第二开口OP2。形成在凹槽G内的氧化物层51可以防止刻蚀剂浸润至层叠结构ST中且破坏存储层44。因而，当第二开口OP2形成时，氧化物层51可以用作保护层。
随后，第三导电层52可以形成在第二开口OP2和凹槽G内。在第三导电层52形成之前，存储层的至少一部分(例如，电荷阻挡层)还可以形成在第二开口OP2内。当第三导电层52形成在第二缝隙SL2内时，可以去除形成在第二缝隙SL2内的第三导电层52，使得经由第二开口OP2层叠的第三导电层52彼此绝缘。
随后，绝缘间隔件53可以形成在第二缝隙SL2的内壁上，然后源极拾取线54可以形成在第二缝隙SL2内。例如，氧化物层被沉积在第二缝隙SL2内，然后包含氮化钛(TiN)的悬垂形状的掩模图案(未示出)经由物理气相沉积(PVD)而形成在第二缝隙SL2的开口内。随后，可以通过执行刻蚀工艺来去除形成在第二缝隙SL2的下表面上的氧化物层。因此，可以形成绝缘间隔件53。
这里，源极拾取线54可以包括诸如氮化钛(TiN)或者钨的金属。形成在凹槽G内的第三导电层52可以与源极拾取线54和第二源极层50电连接。
图3A至图3I为图示了根据本发明的实施例的半导体器件的一种示例性制造方法的截面图。在下文中，任何重复的具体描述将被省略或者简化。
参见图3A，第一绝缘层62和第一导电层可以形成在包括单元区C和***区P的衬底61上。随后，可以将第一导电层图案化，由此形成单元区C的第一源极层63A和***区P的栅电极63B。随后，绝缘材料可以沿着形成有第一源极层63A和栅电极63B的合成结构的整个表面形成，然后可以进行刻蚀工艺。因此，可以形成将单元区C的第一源极层63A分成多个图案的第二绝缘层64A和栅电极63B的空间间隔件64B。
随后，可以沿着合成结构的整个表面形成第一刻蚀停止层65和66以及第一层间绝缘层67。这里，第一刻蚀停止层65和66可以为通过层叠氧化物层65和氮化物层66而形成的层。
参见图3B，第二刻蚀停止层68和第二导电层可以形成在合成结构上，然后可以将第二导电层图案化，由此形成单元区C的第二源极牺牲层69A和***区P的电阻器图案69B。随后，可以形成第二层间绝缘层70。
参见图3C，在形成有第二层间绝缘层70的合成结构之上可以形成层叠结构ST。这里，层叠结构ST可以包括：第一材料层71以及交替地层叠在第一材料层71上的第二材料层72和第三材料层73。供作参考，可以去除形成在***区P内的第二材料层72和第三材料层73，以形成第三层间绝缘层85。
第一材料层71和第三材料层73可以包括相对于第二材料层具有高刻蚀选择比的材料。例如，第一材料层71和第三材料层73可以为包含氮化物的牺牲层，而第二材料层72可以为包含氧化物的绝缘层。第一材料层71和第三材料层73可以为包含多晶硅材料的导电层，而第二材料层72可以为包含氧化物的绝缘层。第一材料层71和第三材料层73可以为包含掺杂剂的导电层，而第二材料层72可以为不包含掺杂剂的牺牲层。第一材料层71和第三材料层73可以为包含氮化物的第一牺牲层，而第二材料层72可以为包含氧化物的第二牺牲层。
第一材料层71和第三材料层73可以采用不同的方式来形成。例如，第一材料层71可以为经由低压化学气相沉积(LP-CVD)形成的氮化物层，而第三材料层73可以为经由等离子体增强化学气相沉积(PE-CVD)形成的氮化物层。因而，第三材料层73可以相对于第一材料层71具有高刻蚀比。另外，第一材料层71可以形成为具有比第三材料层73薄的厚度。例如，第一材料层71可以形成为具有大约至的厚度。
随后，可以形成穿过层叠结构ST的孔H。这里，孔H可以完全地穿过层叠结构ST，并且向下延伸至第一源极层63A或者第二源极牺牲层69A。随后，沟道层75和包围沟道层75的存储层74可以形成在每个孔H内。这里，沟道层75可以包括诸如硅(Si)或者锗(Ge)的半导体材料。沟道层75可以包括形成在其敞开的中心区内的间隙填充绝缘层76。存储层74可以包括：隧道绝缘层、数据存储层以及电荷阻挡层。数据存储层可以包括硅基材料，氮化物材料、相变材料、铁电材料或者纳米点材料。
随后，第一缝隙SL1可以形成为使其从层叠结构ST的表面延伸至某一深度。例如，第一缝隙SL1可以形成为具有使其穿过用于上选择线的第三材料层73的深度。随后，缝隙绝缘层77可以形成在第一缝隙SL1内。缝隙绝缘层77可以形成在层叠结构ST之上。
随后，第二缝隙SL2可以形成为通过穿过层叠结构ST而暴露出第二源极牺牲层69A。当第二缝隙SL2形成时，可以刻蚀第二源极牺牲层69A的至少一部分。
参见图3D，可以经由第二缝隙SL2而选择性地去除第一材料层71和第三材料层73。因此，第一开口可以形成在去除了第一材料层71的区域内，而第二开口OP2可以形成在去除了第三材料层73的区域内。作为一个示例，当第一材料层71比第三材料层73薄时，从第一材料层71刻蚀的量可以小于从第三材料层73刻蚀的量。作为另一个示例，当第三材料层73具有比第一材料层高的刻蚀比时，从第一材料层71刻蚀的量可以小于从第三材料层73刻蚀的量。因而，当去除较靠近第二缝隙SL2的第一材料层71的一部分时，较远离第二缝隙SL2的第一材料层的其它部分可以保持不被刻蚀。
参见图3E，存储层78还可以形成在第二开口OP2内。例如，当存储层74包括隧道绝缘层74A和数据存储层74B时，可以经由第二开口OP2暴露出数据存储层74B。因而，可以通过氧化工艺来氧化数据存储层74B的至少一部分，由此形成第一电荷阻挡层74C。随后，包括诸如Al2O3的高介电常数(高k)材料的第二电荷阻挡层可以形成在第二开口OP2内。这里，第二电荷阻挡层可以为存储层78。根据一个实施例，在对数据存储层74B的一部分进行氧化的工艺中，可以氧化经由第二缝隙SL2和第一开口OP1暴露出的第一材料层71和第二源极牺牲层69A的表面。因此，设置在第二源极牺牲层69A上的第一保护层79可以形成在第一开口OP1内。当第一开口OP1经由氧化工艺而未被完全地填充时，存储层78可以形成在第一开口OP1内。
随后，第三导电层80可以形成在第二开口OP2内。这里，第三导电层80可以包含诸如钨的金属。当第三导电层80可以形成在第二缝隙SL2内时，可以去除形成在第二缝隙SL2内的第三导电层80，使得经由第二开口OP2层叠的第三导电层80彼此绝缘。当第二缝隙SL2内的第三导电层80被去除时，第一保护层79可以防止第二源极牺牲层69A的损坏。
参见图3F，间隔件绝缘层、第二保护层82和掩模图案83可以形成在第二缝隙SL2内。这里，间隔件绝缘层可以为氧化物层，第二保护层82可以为氮化物层，以及掩模图案83可以为经由物理气相沉积(PVD)形成的氮化钛层或者钨层。
随后，可以利用掩模图案83作为刻蚀阻挡层来刻蚀形成在第二缝隙SL2的下表面上的第二保护层82、间隔件绝缘层和第一保护层79。因此，间隔件81可以形成在第二缝隙SL2的内壁上，并且可以暴露出第二源极牺牲层69A。
参见图3G，可以去除掩模图案83，然后可以经由第二缝隙SL而去除第二源极牺牲层69A。因此，可以形成第三开口OP3，存储层74、第二刻蚀停止层68、第一材料层71以及第一保护层79可以暴露在第三开口OP3内。
参见图3H，可以去除存储层74，使得沟道层75暴露在第三开口OP3内。第一刻蚀停止层65和第二刻蚀停止层68可以与存储层74一起被去除，使得第一源极层63A暴露在第三开口OP3内。第一材料层71和第一保护层79可以与存储层74一起被去除，使得第二材料层72暴露在第三开口OP3内。第一材料层71的一部分可以保持在单元区C的第二层间绝缘图案70上。另外，第二保护层82可以与存储层74一起被去除，使得间隔件81暴露在第二缝隙SL2内。
参见图3I，第二源极层84可以形成在第三开口OP3内。第二源极层84可以具有凹槽G。第二源极层84可以接触沟道层75，并且设置在第二缝隙SL2之下。在这种状态下，空隙V可以形成在保留在单元区C内的第二层间绝缘图案70和第一材料层71的周围。
随后，源极拾取线86可以形成在第二缝隙SL2和凹槽G内。源极拾取线86通过间隔件81与第三导电层80绝缘。源极拾取线86可以与第二源极层84电连接。另外，源极拾取线86可以包括形成在凹槽G内的第一区和形成在第二缝隙SL2内的第二区。第二区可以具有比第一区窄的宽度。
图4为图示了根据本发明的实施例的半导体器件的一种示例性制造方法的截面图。
参见图4，第一源极层63A可以为多层。第一导电层可以通过将多晶硅层、金属层和多晶硅层层叠而形成。第一源极层63A和栅电极63B可以通过将第一导电层图案化来形成。因此，第一源极层63A可以形成为层叠有多晶硅层63AA、金属层63AB以及多晶硅层63AC，并且栅电极63B可以形成为层叠有多晶硅层63BA、金属层63BB和多晶硅层63BC。其它的工艺与参照图3A至图3H所述的工艺相同。
随后，第二源极层84可以形成在第三开口OP3内。第二源极层84可以具有凹槽G。第二源极层84可以接触沟道层75，并且设置在第二缝隙SL2之下。在这种状态下，空隙V可以形成在保留在单元区C内的第二层间绝缘图案70和第一材料层71的周围。
随后，缝隙绝缘层87可以形成在第二缝隙SL2和凹槽G内。缝隙绝缘层87可以包括形成在凹槽G内的第一区和形成在第二缝隙SL2内的第二区。第二区可以具有比第一区窄的宽度。
根据该结构，包括在第一源极层63A中的金属层63AB可以用作源极拾取线86。因而，可以省略形成源极拾取线的工艺，并且缝隙绝缘层87可以形成在第二缝隙SL2内。
图5为图示了根据本发明的一个实施例的存储***的示例性配置的框图。
参见图5，根据本发明的一个实施例的存储***1000可以包括存储器件1200和控制器1100。
存储器件1200可以用于存储具有各种数据格式的数据信息，各种数据格式例如文本、图形和软件代码。存储器件1200可以为非易失性存储器，并且可以包括参照图1A至图4所述的结构。另外，存储器件1200可以包括：源极层、层叠结构、沟道层、缝隙和源极拾取线。源极层可以包括在其上表面内的至少一个凹槽。层叠结构可以形成在源极层之上。沟道层可以穿过层叠结构。沟道层可以接触源极层。缝隙可以穿过层叠结构。缝隙可以通过穿过层叠结构而暴露出源极层的凹槽。源极拾取线可以形成在缝隙和凹槽内。源极拾取线可以接触源极层。存储器件1200的结构和制造方法如上所述，因此将省略其任何重复的具体描述。
控制器1100可以与主机和存储器件1200电连接，并且可以响应于来自主机的请求而访问存储器件1200。例如，控制器1100可以控制存储器件1200的读取、写入、擦除和后台操作。
控制器1100可以包括：随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、错误校正编码(ECC)电路1140、存储器接口1150等。
这里，RAM1110可以用作CPU1120的操作存储器、存储器件1200与主机之间的高速缓冲存储器以及存储器件1200与主机之间的缓冲存储器。供作参考，RAM1110可以用静态随机存取存储器(SRAM)、只读存储器(ROM)等来代替。
CPU1120可以控制控制器1100的整体操作。例如，CPU1120可以操作诸如存储在RAM1110内的闪存转换层(FTL)的固件。
主机接口1130可以与主机联接。例如，控制器1100可以利用各种接口协议中的至少一种来与主机通信，例如：通用串行总线(USB)协议、多媒体卡(MMC)协议、***部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型化接口(SCSI)协议、增强型小型盘接口(ESDI)协议、电子集成驱动(IDE)协议以及私有协议。
ECC电路1140可以利用错误校正码(ECC)来检测和校正包括在从存储器件1200读取的数据中的错误。
存储器接口1150可以与存储器件1200联接。例如，存储器接口1150可以包括与非型接口或者或非型接口。
供作参考，控制器1100还可以包括用于暂时地存储数据的缓冲存储器(未示出)。这里，缓冲存储器可以用于暂时地存储经由主机接口1130传送至外部设备的数据，或者经由存储器接口1150从存储器件1200传送出的数据。控制器1100还可以包括存储用于与主机联接的编码数据的ROM。
如上所述，根据本发明的一个实施例的存储***1000可以包括具有稳定结构和改善特性的存储器件1200，因而能够改善存储***1000的特性。
图6为图示了根据本发明的一个实施例的存储***的示例性配置的框图。在下文中，任何重复的具体描述将被省略或者简化。
在图6中，根据本发明的一个实施例的存储***1000’可以包括存储器件1200’和控制器1100。控制器1100可以包括：RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。
存储器件1200’可以为非易失性存储器，并且可以包括参照图1A至图4所述的结构。另外，存储器件1200’可以包括：源极层、层叠结构、沟道层、缝隙和源极拾取线。源极层可以包括在其上表面内的至少一个凹槽。层叠结构可以形成在源极层之上。沟道层可以穿过层叠结构。沟道层可以接触源极层。缝隙可以穿过层叠结构。缝隙可以通过穿过层叠结构而暴露出源极层的凹槽。源极拾取线可以形成在缝隙和凹槽内。源极拾取线可以接触源极层。存储器件1200’的结构和制造方法如上所述，因此将省略其任何重复的具体描述。
存储器件1200’可以为包括多个存储芯片的多芯片封装体。多个存储芯片可以被分成多个组，多个存储芯片配置为在第一通道至第k通道(CH1至CHk)之上与控制器1100通信。另外，包括在一个组中的存储芯片可以配置为在公共通道之上与控制器1100通信。供作参考，可以修改存储***1000’，使得一个存储芯片与一个通道连接。
如上所述，根据本发明的一个实施例的存储***1000’可以包括具有稳定结构和改善特性的存储器件1200'，因而能够改善存储***1000'的特性。具体地，存储器件1200’配置为多芯片封装体，使得能够增加存储***1000’的数据存储容量，并且能够提高存储***1000’的操作速度。
图7为图示了根据本发明的一个实施例的计算***的示例性配置的图。在下文中，任何重复的具体描述将被省略或者简化。
在图7中，根据本发明的一个实施例的计算***2000可以包括：存储器件2100、CPU2200、RAM 2300、用户接口2400、电源2500、***总线2600等。
存储器件2100可以存储经由用户接口2400提供的数据、通过CPU 2200处理的数据等。另外，存储器件2100可以经由***总线2600与CPU 2200、RAM 2300、用户接口2400、电源2500等电连接。例如，存储器件2100可以经由控制器(未示出)或者直接地与***总线2600电连接。当存储器件2100与***总线2600直接连接时，控制器的功能可以通过CPU 2200、RAM 2300等来执行。
这里，存储器件2100可以为非易失性存储器，并且可以包括参照图1A至图4所述的结构。另外，存储器件2100可以包括：源极层、层叠结构、沟道层、缝隙和源极拾取线。源极层可以包括在其上表面内的至少一个凹槽。层叠结构可以形成在源极层之上。沟道层可以穿过层叠结构。沟道层可以接触源极层。缝隙可以穿过层叠结构。缝隙可以通过穿过层叠结构而暴露出源极层的凹槽。源极拾取线可以形成在缝隙和凹槽内。源极拾取线可以接触源极层。存储器件2100的结构和制造方法如上所述，因此将省略其任何重复的具体描述。
存储器件2100可以为如参照图6所述的包括多个存储芯片的多芯片封装体。
配置为如上所述的存储***2000可以为计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏操纵台、导航设备、黑盒子、数码照相机、3D电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境下通信信息的设备、组成家庭网络的各种电子设备中的一种、组成计算机网络的各种电子设备中的一种、组成远程信息处理网络的各种电子设备中的一种、RFID设备等等。
如上所述，根据本发明的一个实施例的计算***2000可以包括具有稳定结构和改善特性的存储器件2100，因而其能够改善计算***2000的特性。
图8为图示了根据本发明的一个实施例的计算***的示例的图。
在图8中，根据本发明的一个实施例的计算***3000可以包括包含操作***3200、应用程序3100、文件***3300、转换层3400等的软件层。另外，计算***3000可以包括存储器件3500的硬件层等。
操作***3200可以管理计算***3000的软件资源、硬件资源等，并且控制中央处理单元的程序执行。应用程序3100可以为运行在计算***3000上的各种应用程序中的一种，并且可以为通过操作***3200来执行的实用程序。
文件***3300可以表示用于管理计算***3000内的数据、文件等的逻辑结构，并且可以根据规则来组织存储在存储器件3500内的数据或文件。可以根据用于计算***3000内的操作***3200来确定文件***3300。例如，当操作***3200为微软的Window操作***中的一种时，文件***3300可以为文件分配表(FAT)或者NT文件***(NTFS)。当操作***3200为Unix/Linux操作***中的一种时，文件***3300可以为扩展文件***(EXT)、Unix文件***(UFS)或者日志文件***(JFS)。
尽管操作***3200、应用程序3100以及文件***330被图示为单独的块，但是应用程序3100和文件***3300可以包括在操作***3200内。
转换层3400可以响应于来自文件***3300的请求而将地址转换成适用于存储器件3500的形式。例如，转换层3400可以将由文件***3300产生的逻辑地址转化成存储器件3500的物理地址。这里，逻辑地址与物理地址之间的映射信息可以存储为地址转化表。例如，转换层3400可以为闪存转换层(FTL)、通用闪存链路层(ULL)等。
存储器件3500可以为非易失性存储器，并且可以包括参照图1A至图4所述的结构。另外，存储器件3500可以包括：源极层、层叠结构、沟道层、缝隙和源极拾取线。源极层可以包括在其上表面内的至少一个凹槽。层叠结构可以形成在源极层之上。沟道层可以穿过层叠结构。沟道层可以接触源极层。缝隙可以穿过层叠结构。缝隙可以通过穿过层叠结构而暴露出源极层的凹槽。源极拾取线可以形成在缝隙和凹槽内。源极拾取线可以接触源极层。存储器件3500的结构和制造方法如上所述，因此将省略其任何重复的具体描述。
配置为如上所述的计算***3000可以分成在上水平区域内执行的操作***层和在下水平区域内执行的控制器层。这里，应用程序3100、操作***3200以及文件***3300可以包括在操作***层内，并且可以通过计算***3000的操作存储器来驱动。另外，转换层3400可以包括在操作***层或者控制器层内。
如上所述，根据本发明的一个实施例的计算***3000可以包括具有稳定结构和改善特性的存储器件3500，因而其能够改善计算***3000的特性。
根据本发明的各种实施例，其能够降低半导体器件的制造工艺的难度，并且改善半导体器件的特性。
本文公开了示例性实施例，尽管使用了特定的术语，但是这些术语的使用应仅以一般性和描述性的意义来解释，并非为了限制的目的。在某些情况下，本领域的技术人员清楚的是，自本申请提交起，除非特别指出，否则结合特定实施例所描述的特征、特性和/或元素可以单独使用或者与结合其他实施例所描述的特征、特性和/或元素组合使用。因此，本领域的技术人员将理解的是，在不脱离所附权利要求列举的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (15)

1.一种半导体器件，包括：
源极层，包括在其上表面内的至少一个凹槽；
层叠结构，形成在源极层之上；
沟道层，穿过层叠结构，沟道层与源极层接触；
缝隙，穿过层叠结构，缝隙通过穿过层叠结构而暴露出源极层的凹槽；以及
源极拾取线，形成在缝隙和凹槽内，源极拾取线与源极层接触。
2.根据权利要求1所述的半导体器件，其中，源极拾取线包括：
第一区，形成在凹槽内；以及
第二区，形成在缝隙内，第二区具有比第一区窄的宽度。
3.根据权利要求1所述的半导体器件，其中，源极拾取线包括金属。
4.根据权利要求1所述的半导体器件，还包括形成在缝隙的内壁上的绝缘间隔件。
5.根据权利要求1所述的半导体器件，还包括插置在源极层与层叠结构之间的至少一个空隙。
6.根据权利要求1所述的半导体器件，源极层包括：
第一源极层，设置在单元区内；以及
第二源极层，形成在第一源极层上，第二源极层包括凹槽。
7.根据权利要求6所述的半导体器件，还包括：
晶体管，设置在***区内，晶体管具有由与第一源极层相同的材料形成的栅电极。
8.根据权利要求6所述的半导体器件，还包括：
电阻器图案，设置在***区内，电阻器图案设置在与第二源极层大体上相同的水平处。
9.一种半导体器件，包括：
源极层，包括在其上表面内的至少一个凹槽；
层叠结构，形成在源极层上；
沟道层，穿过层叠结构，沟道层与源极层接触；
缝隙，穿过层叠结构，缝隙通过穿过层叠结构而暴露出源极层的凹槽；以及
缝隙绝缘层，与源极层接触，并且形成在缝隙和凹槽内。
10.根据权利要求9所述的半导体器件，其中，缝隙绝缘层包括：
第一区，形成在凹槽内；以及
第二区，形成在缝隙内，第二区具有比第一区窄的宽度。
11.根据权利要求9所述的半导体器件，还包括插置在源极层与层叠结构之间的至少一个空隙。
12.根据权利要求9所述的半导体器件，其中，源极层包括：
第一源极层，设置在单元区内；以及
第二源极层，形成在第一源极层上，第二源极层包括凹槽。
13.根据权利要求12所述的半导体器件，其中，第一源极层包括顺序层叠的第一多晶硅层、金属层和第二多晶硅层。
14.根据权利要求13所述的半导体器件，还包括：
晶体管，设置在***区内，晶体管具有由与第一源极层相同的材料形成的栅电极。
15.根据权利要求12所述的半导体器件，还包括：
电阻器图案，设置在***区内，电阻器图案设置在与第二源极层大体上相同的水平处。
CN201610424193.2A 2016-01-18 2016-06-15 半导体器件 Active CN106992184B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0006075 2016-01-18
KR1020160006075A KR102607825B1 (ko) 2016-01-18 2016-01-18 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN106992184A true CN106992184A (zh) 2017-07-28
CN106992184B CN106992184B (zh) 2021-02-05

Family

ID=59314748

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610424193.2A Active CN106992184B (zh) 2016-01-18 2016-06-15 半导体器件

Country Status (3)

Country Link
US (2) US10468422B2 (zh)
KR (1) KR102607825B1 (zh)
CN (1) CN106992184B (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109659308A (zh) * 2017-10-12 2019-04-19 爱思开海力士有限公司 半导体器件及其制造方法
CN110034119A (zh) * 2017-12-27 2019-07-19 美光科技公司 形成竖向延伸的存储器单元串的阵列的方法
CN110416217A (zh) * 2018-04-30 2019-11-05 三星电子株式会社 三维半导体存储器件
CN110416219A (zh) * 2018-04-30 2019-11-05 三星电子株式会社 三维半导体存储器件
CN110520985A (zh) * 2019-07-16 2019-11-29 长江存储科技有限责任公司 三维存储器件的互连结构
CN111785731A (zh) * 2020-06-18 2020-10-16 长江存储科技有限责任公司 三维存储器及制备方法、电子设备
CN113206102A (zh) * 2020-01-31 2021-08-03 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN113424320A (zh) * 2019-02-15 2021-09-21 美光科技公司 存储器阵列及用以形成存储器阵列的方法
CN113764431A (zh) * 2020-06-05 2021-12-07 爱思开海力士有限公司 制造半导体器件的方法
US11557600B2 (en) 2017-10-12 2023-01-17 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US11641742B2 (en) 2019-10-15 2023-05-02 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11737278B2 (en) 2019-12-03 2023-08-22 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11871566B2 (en) 2020-02-11 2024-01-09 Lodestar Licensing Group, Llc Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991280B2 (en) * 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
KR101808605B1 (ko) * 2016-12-22 2018-01-18 김재범 전파 전달이 가능하거나 방열특성을 가지는 전도층이 코팅된 비전도성 프레임
KR102550602B1 (ko) * 2017-07-21 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102570901B1 (ko) * 2017-11-20 2023-08-25 삼성전자주식회사 3차원 반도체 소자
US10916556B1 (en) * 2017-12-12 2021-02-09 Sandisk Technologies Llc Three-dimensional memory device using a buried source line with a thin semiconductor oxide tunneling layer
KR102631939B1 (ko) 2018-02-07 2024-02-02 삼성전자주식회사 3차원 반도체 메모리 장치
KR102629202B1 (ko) 2018-04-23 2024-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
JP2019201074A (ja) * 2018-05-15 2019-11-21 東芝メモリ株式会社 半導体記憶装置
US10388665B1 (en) 2018-05-30 2019-08-20 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells having a stack comprising vertically-alternating insulative tiers and wordline tiers and horizontally-elongated trenches in the stack
KR102618309B1 (ko) 2018-07-25 2023-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102609243B1 (ko) 2018-09-21 2023-12-05 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10658380B2 (en) * 2018-10-15 2020-05-19 Micron Technology, Inc. Formation of termination structures in stacked memory arrays
JP2020064969A (ja) * 2018-10-17 2020-04-23 キオクシア株式会社 半導体装置およびその製造方法
US10566241B1 (en) 2018-11-19 2020-02-18 Micron Technology, Inc. Methods of forming a semiconductor device, and related semiconductor devices and systems
US10923494B2 (en) * 2018-11-19 2021-02-16 Micron Technology, Inc. Electronic devices comprising a source below memory cells and related systems
KR102629478B1 (ko) * 2018-11-21 2024-01-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
JP2020113724A (ja) * 2019-01-17 2020-07-27 キオクシア株式会社 半導体装置
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2020155543A (ja) * 2019-03-19 2020-09-24 キオクシア株式会社 半導体記憶装置
US10770476B1 (en) * 2019-04-01 2020-09-08 Macronix International Co., Ltd. Semiconductor structure for three-dimensional memory device and manufacturing method thereof
KR20200126686A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR102668085B1 (ko) * 2019-05-07 2024-05-23 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US10930658B2 (en) 2019-06-24 2021-02-23 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
KR102650428B1 (ko) * 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210071307A (ko) * 2019-12-06 2021-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
KR20210087818A (ko) * 2020-01-03 2021-07-13 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102671791B1 (ko) * 2020-01-13 2024-06-04 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
US11315945B2 (en) 2020-01-14 2022-04-26 Macronix International Co., Ltd. Memory device with lateral offset
US11315876B2 (en) * 2020-02-17 2022-04-26 Globalfoundries Singapore Pte. Ltd. Thin film conductive material with conductive etch stop layer
KR20210108548A (ko) 2020-02-25 2021-09-03 삼성전자주식회사 3차원 반도체 메모리 장치
CN111341785B (zh) * 2020-03-03 2021-03-23 长江存储科技有限责任公司 一种nand存储器及其制作方法
US11121145B1 (en) 2020-03-03 2021-09-14 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11139386B2 (en) 2020-03-03 2021-10-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
KR102664082B1 (ko) 2020-05-07 2024-05-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11251190B2 (en) 2020-05-13 2022-02-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
KR20210141175A (ko) * 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
US11545430B2 (en) 2020-08-28 2023-01-03 Micron Technology, Inc. Integrated circuitry and method used in forming a memory array comprising strings of memory cells
KR20220082619A (ko) * 2020-12-10 2022-06-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11594495B2 (en) * 2021-03-23 2023-02-28 Micron Technology, Inc. Microelectronic devices including conductive levels having varying compositions, and related memory devices, electronic systems, and methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130017629A1 (en) * 2011-07-11 2013-01-17 Samsung Electronics Co., Ltd. Methods of manufacturing three-dimensional semiconductor devices
CN103872057A (zh) * 2012-12-17 2014-06-18 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103904035A (zh) * 2014-03-05 2014-07-02 清华大学 Tcat结构及其形成方法
US20150348984A1 (en) * 2014-05-30 2015-12-03 SanDisk Technologies, Inc. Method of making a monolithic three dimensional nand string using a select gate etch stop layer
US9224752B1 (en) * 2014-08-13 2015-12-29 SK Hynix Inc. Double-source semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4635069B2 (ja) 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
JP5411193B2 (ja) * 2011-03-25 2014-02-12 株式会社東芝 不揮発性半導体記憶装置の製造方法
US20140006174A1 (en) * 2012-06-28 2014-01-02 Google Inc. Systems and techniques for determining a quantity of displayable content units within a frame
EP2687969A3 (en) * 2012-07-16 2015-11-11 Samsung Electronics Co., Ltd Electronic apparatus and control method of the same
KR20140022205A (ko) * 2012-08-13 2014-02-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101985936B1 (ko) * 2012-08-29 2019-06-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자와 그 제조방법
US9129859B2 (en) * 2013-03-06 2015-09-08 Intel Corporation Three dimensional memory structure
TW201535390A (zh) 2013-11-08 2015-09-16 Conversant Intellectual Property Man Inc 具有上體連接的三維非揮發性記憶體單元結構
US9224747B2 (en) * 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
KR102245649B1 (ko) * 2014-03-31 2021-04-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102268296B1 (ko) * 2014-09-15 2021-06-24 삼성전자주식회사 불휘발성 메모리 장치
KR20160109971A (ko) 2015-03-11 2016-09-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9613975B2 (en) * 2015-03-31 2017-04-04 Sandisk Technologies Llc Bridge line structure for bit line connection in a three-dimensional semiconductor device
US9478495B1 (en) * 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130017629A1 (en) * 2011-07-11 2013-01-17 Samsung Electronics Co., Ltd. Methods of manufacturing three-dimensional semiconductor devices
CN103872057A (zh) * 2012-12-17 2014-06-18 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103904035A (zh) * 2014-03-05 2014-07-02 清华大学 Tcat结构及其形成方法
US20150348984A1 (en) * 2014-05-30 2015-12-03 SanDisk Technologies, Inc. Method of making a monolithic three dimensional nand string using a select gate etch stop layer
US9224752B1 (en) * 2014-08-13 2015-12-29 SK Hynix Inc. Double-source semiconductor device

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11557600B2 (en) 2017-10-12 2023-01-17 SK Hynix Inc. Semiconductor device and manufacturing method thereof
CN109659308A (zh) * 2017-10-12 2019-04-19 爱思开海力士有限公司 半导体器件及其制造方法
CN110034119A (zh) * 2017-12-27 2019-07-19 美光科技公司 形成竖向延伸的存储器单元串的阵列的方法
CN110034119B (zh) * 2017-12-27 2023-10-31 美光科技公司 形成竖向延伸的存储器单元串的阵列的方法
CN110416217A (zh) * 2018-04-30 2019-11-05 三星电子株式会社 三维半导体存储器件
CN110416219A (zh) * 2018-04-30 2019-11-05 三星电子株式会社 三维半导体存储器件
US11839084B2 (en) 2018-04-30 2023-12-05 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices having a vertical semiconductor pattern
CN110416219B (zh) * 2018-04-30 2024-03-29 三星电子株式会社 三维半导体存储器件
US11785768B2 (en) 2018-04-30 2023-10-10 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
CN110416217B (zh) * 2018-04-30 2023-09-12 三星电子株式会社 三维半导体存储器件
CN113424320B (zh) * 2019-02-15 2024-04-16 美光科技公司 存储器阵列及用以形成存储器阵列的方法
CN113424320A (zh) * 2019-02-15 2021-09-21 美光科技公司 存储器阵列及用以形成存储器阵列的方法
CN110520985B (zh) * 2019-07-16 2020-08-25 长江存储科技有限责任公司 三维存储器件的互连结构
US11521986B2 (en) 2019-07-16 2022-12-06 Yangtze Memory Technologies Co., Ltd. Interconnect structures of three-dimensional memory devices
US11205659B2 (en) 2019-07-16 2021-12-21 Yangtze Memory Technologies Co., Ltd. Interconnect structures of three-dimensional memory devices
CN110520985A (zh) * 2019-07-16 2019-11-29 长江存储科技有限责任公司 三维存储器件的互连结构
US11641742B2 (en) 2019-10-15 2023-05-02 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11737278B2 (en) 2019-12-03 2023-08-22 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN113206102A (zh) * 2020-01-31 2021-08-03 爱思开海力士有限公司 半导体存储器装置及其制造方法
US11871566B2 (en) 2020-02-11 2024-01-09 Lodestar Licensing Group, Llc Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11839074B2 (en) 2020-06-05 2023-12-05 SK Hynix Inc. Method of manufacturing semiconductor device
CN113764431A (zh) * 2020-06-05 2021-12-07 爱思开海力士有限公司 制造半导体器件的方法
CN113764431B (zh) * 2020-06-05 2024-05-24 爱思开海力士有限公司 制造半导体器件的方法
CN111785731A (zh) * 2020-06-18 2020-10-16 长江存储科技有限责任公司 三维存储器及制备方法、电子设备

Also Published As

Publication number Publication date
US20170207226A1 (en) 2017-07-20
KR102607825B1 (ko) 2023-11-30
KR20170086347A (ko) 2017-07-26
CN106992184B (zh) 2021-02-05
US20220238535A1 (en) 2022-07-28
US10468422B2 (en) 2019-11-05
US20200027886A1 (en) 2020-01-23
US11342342B2 (en) 2022-05-24

Similar Documents

Publication Publication Date Title
CN106992184A (zh) 半导体器件
US10290646B2 (en) Semiconductor device and method of manufacturing the same
US10644026B2 (en) Semiconductor device and manufacturing method thereof
CN104701322B (zh) 半导体器件及其制造方法
CN105977257B (zh) 半导体器件及其制造方法
KR102461082B1 (ko) 반도체 장치 및 그 제조 방법
US11322517B2 (en) Semiconductor device and manufacturing method thereof
KR20170139331A (ko) 반도체 장치 및 그 제조 방법
KR20150104817A (ko) 반도체 장치 및 그 제조 방법
CN104716142A (zh) 半导体存储器件及其制造方法
CN106373963B (zh) 具有高集成度的半导体器件
CN104766864A (zh) 半导体器件及其制造方法
US11037955B2 (en) Semiconductor device and manufacturing method thereof
KR20160045457A (ko) 반도체 장치 및 그 제조 방법
US12048168B2 (en) Three-dimensional semiconductor device
CN112750836B (zh) 半导体器件及其制造方法
KR20230064240A (ko) 3차원 반도체 메모리 장치 및 이를 제조하는 방법
CN112786601A (zh) 半导体装置及其制造方法
CN115602713A (zh) 三维存储器及其制作方法、存储器***

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant