KR102550602B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 각각이 하부로부터 상부를 향하여 연장된 제1 채널막 및 제2 채널막; 서로 이격되어 하부로부터 상부를 향하여 적층되고, 각각이 상기 제1 채널막 및 상기 제2 채널막을 감싸도록 연장된 워드 라인들, 상기 워드 라인들보다 상기 하부를 향하여 돌출된 상기 제1 채널막의 일부를 감싸는 제1 하부 셀렉트 그룹; 및 상기 워드 라인들보다 상기 하부를 향하여 돌출된 상기 제2 채널막의 일부를 감싸는 제2 하부 셀렉트 그룹을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 셀 트랜지스터들을 포함한다. 3차원 반도체 장치는 서로 다른 제1 내지 제3 방향으로 배열된 메모리 셀 트랜지스터들을 포함할 수 있다. 3차원 반도체 장치는 메모리 셀 트랜지스터들에 접근하기 위해 셀렉트 라인들 및 워드 라인들 등의 배선들을 포함한다.
본 발명의 실시 예는 셀 어레이 영역의 면적을 줄일 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 소스 영역과 비트 라인들 사이에 연결된 제1 채널막들 및 제2 채널막들; 상기 소스 영역과 상기 비트 라인들 사이에서 서로 이격되어 적층되고, 각각이 상기 제1 및 제2 채널막들을 감싸도록 연장된 워드 라인들; 상기 워드 라인들과 상기 소스 영역 사이에서 상기 제1 채널막들을 감싸는 제1 소스 셀렉트 라인; 상기 워드 라인들과 상기 소스 영역 사이에서 상기 제2 채널막들을 감싸고, 상기 제1 소스 셀렉트 라인으로부터 이격되어 배치된 제2 소스 셀렉트 라인; 및 상기 비트 라인들과 상기 워드 라인들 사이에 배치되고, 상기 제1 및 제2 소스 셀렉트 라인들에 중첩되도록 연장된 드레인 셀렉트 라인을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 각각이 하부로부터 상부를 향하여 연장되고, 상기 하부에 가까워질수록 폭이 좁아지는 역사다리꼴의 종단면 구조를 갖는 제1 채널막 및 제2 채널막; 상기 하부로부터 상기 상부를 향하여 적층되고, 서로 이격되고, 각각이 상기 제1 채널막 및 상기 제2 채널막을 감싸도록 연장된 워드 라인들; 상기 워드 라인들보다 상기 하부를 향하여 돌출된 상기 제1 채널막의 일부를 감싸는 제1 하부 셀렉트 그룹; 및 상기 워드 라인들보다 상기 하부를 향하여 돌출된 상기 제2 채널막의 일부를 감싸는 제2 하부 셀렉트 그룹을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 적층체를 형성하는 단계; 상기 제1 적층체를 제1 패턴들로 분리하는 분리 절연막들을 형성하는 단계; 상기 제1 패턴들 및 상기 분리 절연막들 상에 제2 적층체를 형성하는 단계; 및 상기 제2 적층체가 제2 패턴들로 분리되고 상기 제1 패턴들 각각이 제3 패턴들로 분리되도록 상기 제2 적층체로부터 상기 제1 패턴들 각각을 관통하고, 상기 분리 절연막들 중 어느 하나를 사이에 두고 마주하는 슬릿들을 형성하는 단계를 포함할 수 있다.
본 발명에 따르면, 셀렉트 라인들의 분리 영역을 채널막의 프로파일을 고려하여 설계함으로서, 수평적인 면적 증가없이 셀렉트 라인들을 안정적으로 분리할 수 있다. 이로써, 본 발명은 3차원 반도체 장치의 셀 어레이 영역 면적을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 개략적인 회로도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 사시도이다.
도 3a 내지 도 3c는 다층 메모리 패턴의 다양한 구조를 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다.
도 5a 내지 도 11은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 단계적으로 설명하기 위한 도면들이다.
도 12a 내지 도 12c는 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다.
도 13a 내지 도 13d는 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 개략적인 회로도이다. 도 1은 낸드 플래시 메모리 장치의 회로도를 예시적으로 도시한 것이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 서로 다른 제1 내지 제3 방향들(I 내지 Ⅲ)을 따라 배열된 다수의 메모리 셀들을 포함하여 3차원 구조를 갖는 메모리 셀 어레이(100)를 포함한다. 메모리 셀 어레이(100)는 다수의 메모리 스트링들(SR11, SR12, SR21, SR22)을 포함한다. 메모리 스트링들(SR11, SR12, SR21, SR22)은 비트 라인들(BL1, BL2)과 소스영역(SA) 사이에 연결될 수 있다. 도 1은 특정 게이트 그룹(GL)에 연결된 4개의 메모리 스트링들(SR11, SR12, SR21, SR22)을 예시하였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 다수의 게이트 그룹들이 제2 방향(Ⅱ) 이격되어 배치되고, 게이트 그룹들 각각은 4개 이상의 다수의 메모리 스트링들의 동작을 제어할 수 있다.
메모리 스트링들(SR11, SR12, SR21, SR22)은 서로 다른 비트 라인들(BL1, BL2)에 연결된 비트 그룹들(BG)로 구분될 수 있다. 비트 그룹들(BG) 각각을 구성하는 메모리 스트링들은 동일한 비트 라인에 의해 제어된다.
비트 라인들(BL1, BL2)은 제2 방향(Ⅱ)을 따라 연장되고, 서로 나란하게 배열될 수 있다. 비트 라인들(BL1, BL2)은 제3 방향(Ⅲ)을 따라 교대로 배치된 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)을 포함할 수 있다. 도 1은 한 쌍의 제1 비트 라인(BL1)과 제2 비트 라인(BL2)을 예시하고 있으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 다수의 제1 비트 라인들 및 다수의 제2 비트 라인들이 제3 방향(Ⅲ)을 따라 하나씩 교대로 배치될 수 있다.
메모리 스트링들(SR11, SR12, SR21, SR22)은 집적도 향상을 위해 지그재그형으로 배열될 수 있다. 예를 들어, 제1 비트 라인(BL1)에 연결된 비트 그룹(BG)과 제2 비트 라인(BL2)에 연결된 비트 그룹(BG)이 지그재그로 배치될 수 있다.
메모리 스트링들(SR11, SR12, SR21, SR22) 각각은 직렬로 연결된 소스 셀렉트 트랜지스터(SSTa 또는 SSTb), 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn; n은 2이상의 자연수), 및 드레인 셀렉트 트랜지스터(DSTa 또는 DSTb)를 포함할 수 있다. 메모리 스트링들(SR11, SR12, SR21, SR22) 각각은 하나의 소스 셀렉트 트랜지스터(SSTa) 또는 직렬로 연결된 2개 이상의 소스 셀렉트 트랜지스터들(SSTa, SSTb)을 포함할 수 있다. 메모리 스트링들(SR11, SR12, SR21, SR22) 각각은 하나의 드레인 셀렉트 트랜지스터(DSTa) 또는 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들(DSTa, DSTb)을 포함할 수 있다. 도 1은 메모리 스트링들(SR11, SR12, SR21, SR22) 각각이 2개의 소스 셀렉트 트랜지스터들(SSTa, SSTb) 및 2개의 드레인 셀렉트 트랜지스터들(DSTa, DSTb)을 포함하는 경우를 도시하였으나, 본 발명은 이에 제한되지 않는다. 이하, 설명의 편의를 위해, 2개의 소스 셀렉트 트랜지스터들 중 하나는 하부 소스 셀렉트 트랜지스터(SSTa)로 기술하고, 하부 소스 셀렉트 트랜지스터(SSTa)에 제1 방향(I)으로 이웃한 나머지 하나는 상부 소스 셀렉트 트랜지스터(SSTb)로 기술한다. 마찬가지로, 2개의 드레인 셀렉트 트랜지스터들 중 하나는 하부 드레인 셀렉트 트랜지스터(DSTb)로 기술하고, 하부 드레인 셀렉트 트랜지스터(DSTb)에 제1 방향(I)으로 이웃한 나머지 하나는 상부 드레인 셀렉트 트랜지스터(DSTa)로 기술한다.
하부 및 상부 소스 셀렉트 트랜지스터들(SSTa 및 SSTb), 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn), 및 하부 및 상부 드레인 셀렉트 트랜지스터들(DSTb 및 DSTa)은 제1 방향(I)을 따라 연장된 채널막에 의해 직렬로 연결되어 하나의 메모리 스트링(SR11, SR12, SR21 또는 SR22)을 형성할 수 있다. 하나의 채널막은 제1 및 제2 비트 라인들(BL1, BL2) 중 그에 상응하는 하나의 비트 라인과, 소스 영역(SA)에 연결될 수 있다.
메모리 스트링들(SR11, SR12, SR21, SR22)은 게이트 그룹(GL)에 연결될 수 있다. 게이트 그룹(GL)은 상부 셀렉트 그룹(USG), 워드 라인들(WL1 내지 WLn), 제1 하부 셀렉트 그룹(LSG1), 및 제2 하부 셀렉트 그룹(LSG2)을 포함할 수 있다. 워드 라인들(WL1 내지 WLn) 각각은 수평방향으로 연장될 수 있다. 수평방향은 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)에 나란하고 제1 방향(I)에 수직 교차된다. 워드 라인들(WL1 내지 WLn)은 메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트들에 각각 연결된다.
도 1은 워드 라인들(WL1 내지 WLn) 각각에 공통으로 연결된 제1 내지 제4 행의 메모리 스트링들(SR11, SR12, SR21, SR22)을 도시하고 있다. 도 1은 각 행을 구성하는 하나의 메모리 스트링만을 예시하고 있으나, 각 행은 다수의 메모리 스트링들을 포함한다. 각 행을 구성하는 메모리 스트링들은 제3 방향(Ⅲ)을 따라 교대로 배치된 제1 비트 라인들 및 제2 비트 라인들에 연결되고, 제3 방향(Ⅲ)을 따라 일렬로 배치된다. 제1 내지 제4 행의 메모리 스트링들(SR11, SR12, SR21, SR22)은 지그재그로 배치될 수 있다. 제1 및 제3 행의 메모리 스트링들(SR11, SR21)은 제1 비트 라인(BL1)에 연결되고, 제2 및 제4 행의 메모리 스트링들(SR12, SR22)은 제2 비트 라인(BL2)에 연결된다.
제1 내지 제4 행의 메모리 스트링들(SR11, SR12, SR21, SR22)은 수평 방향으로 연장된 상부 셀렉트 그룹(USG)에 공통으로 연결될 수 있다. 상부 셀렉트 그룹(USG)은 한층 이상의 드레인 셀렉트 라인들(DSLa, DSLb)을 포함할 수 있다. 예를 들어, 상부 셀렉트 그룹(USG)은 상부 드레인 셀렉트 라인(DSLa) 및 하부 드레인 셀렉트 라인(DSLb)을 포함할 수 있다. 상부 드레인 셀렉트 라인(DSLa) 및 하부 드레인 셀렉트 라인(DSLb)은 서로 평행하게 연장된다. 상부 드레인 셀렉트 라인(DSLa)은 제1 내지 제4 행의 메모리 스트링들(SR11, SR12, SR21, SR22) 각각에 포함된 상부 드레인 셀렉트 트랜지스터(DSTa)의 게이트에 연결된다. 하부 드레인 셀렉트 라인(DSLb)은 제1 내지 제4 행의 메모리 스트링들(SR11, SR12, SR21, SR22) 각각에 포함된 하부 드레인 셀렉트 트랜지스터(DSTb)의 게이트에 연결된다.
제1 하부 셀렉트 그룹(LSG1) 및 제2 하부 셀렉트 그룹(LSG2)은 전기적 및 구조적으로 서로 분리되고, 동일한 층에 배치될 수 있다. 제1 내지 제4행의 메모리 스트링들(SR11, SR12, SR21, SR22)은 제1 하부 셀렉트 그룹(LSG1)에 연결되거나, 제2 하부 셀렉트 그룹(LSG2)에 연결될 수 있다. 보다 구체적으로, 제1 및 제2행의 메모리 스트링들(SR11, SR12)은 제1 하부 셀렉트 그룹(LSG1)에 연결되고, 제3 및 제4행의 메모리 스트링들(SR21, SR22)은 제2 하부 셀렉트 그룹(LSG2)에 연결될 수 있다.
제1 하부 셀렉트 그룹(LSG1)은 한층 이상의 소스 셀렉트 라인들(SSL1a, SSL1b)을 포함할 수 있다. 예를 들어, 제1 하부 셀렉트 그룹(LSG1)은 제1 하부 소스 셀렉트 라인(SSL1a) 및 제1 상부 소스 셀렉트 셀렉트 라인(SSL1b)을 포함할 수 있다. 마찬가지로, 제2 하부 셀렉트 그룹(LSG2)은 한층 이상의 소스 셀렉트 라인들(SSL2a, SSL2b)을 포함할 수 있다. 예를 들어, 제2 하부 셀렉트 그룹(LSG2)은 제2 하부 소스 셀렉트 셀렉트 라인(SSL2a) 및 제2 상부 소스 셀렉트 라인(SSL2b)을 포함할 수 있다.
제1 하부 소스 셀렉트 라인(SSL1a)은 제1 및 제2행의 메모리 스트링들(SR11, SR12) 각각에 포함된 하부 소스 셀렉트 트랜지스터(SSTa)의 게이트에 연결된다. 제1 상부 소스 셀렉트 라인(SSL1b)은 제1 및 제2행의 메모리 스트링들(SR11, SR12) 각각에 포함된 상부 소스 셀렉트 트랜지스터(SSTb)의 게이트에 연결된다. 제2 하부 소스 셀렉트 라인(SSL2a)은 제3 및 제4행의 메모리 스트링들(SR21, SR22) 각각에 포함된 하부 소스 셀렉트 트랜지스터(SSTa)의 게이트에 연결된다. 제2 상부 소스 셀렉트 라인(SSL2b)은 제3 및 제4행의 메모리 스트링들(SR21, SR22) 각각에 포함된 상부 소스 셀렉트 트랜지스터(SSTb)의 게이트에 연결된다.
상술한 회로에 따르면, 상부 셀렉트 그룹(USG)은 제1 내지 제4 행의 메모리 스트링들(SR11, SR12, SR21, SR22)과 제1 및 제2 비트 라인들(BL1, BL2) 사이의 전기적 연결을 제어할 수 있다. 제1 하부 셀렉트 그룹(LSG1)은 제1 및 제2행의 메모리 스트링들(SR11, SR12)과 소스 영역(SA) 사이의 전기적 연결을 제어할 수 있다. 제2 하부 셀렉트 그룹(LSG2)은 제3 및 제4행의 메모리 스트링들(SR21, SR22)과 소스 영역(SA) 사이의 전기적 연결을 제어할 수 있다. 이로써, 제1 내지 제4 행의 메모리 스트링들(SR11, SR12, SR21, SR22) 각각을 개별적으로 제어할 수 있다. 예를 들어, 하나의 상부 셀렉트 그룹을 선택하고, 하나의 비트 라인을 선택하고, 제1 및 제2 하부 셀렉트 그룹 중 어느 하나를 선택하면, 제1 내지 제4 행의 메모리 스트링들(SR11, SR12, SR21, SR22) 중 하나가 선택될 수 있다.
상술한 게이트 그룹(GL)은 서로 이웃한 슬릿들 사이에 배치될 수 있으며, 2개의 게이트 그룹이 하나의 메모리 블록을 구성할 수 있다. 이하, 도 2를 참조하여, 2개의 게이트 그룹을 포함하는 메모리 블록의 구조에 대해 설명한다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 사시도이다. 도 2는 도 1에 도시된 회로를 구성하는 반도체 장치의 구조를 설명하기 위한 사시도이다.
도 2를 참조하면, 도 1에 도시된 제1 내지 제4 행의 메모리 스트링들(SR11, SR12, SR21, SR22)은 제1 게이트 적층체(GST1) 및 채널막들(CH1, CH2)을 통해 구성되거나, 제2 게이트 적층체(GST2) 및 채널막들(CH1, CH2)을 통해 구성될 수 있다. 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)는 하나의 메모리 블록을 구성할 수 있다. 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)는 슬릿들(SI) 중 하나에 의해 서로 분리될 수 있다. 도 2는 한 쌍의 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)를 포함하는 메모리 블록을 예시하고 있으나, 다수의 메모리 블록들이 제2 방향(Ⅱ)을 따라 배열될 수 있다. 슬릿들(SI) 중 몇몇은 메모리 블록들 간 경계에 인접한 게이트 적층체들 사이를 분리하기 위해 배치될 수 있다.
제1 및 제2 게이트 적층체들(GST1 및 GST2)은 소스 영역(SA)과 제1 및 제2 비트 라인들(BL1, BL2) 사이에 배치된다. 소스 영역(SA)은 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)을 따라 확장될 수 있다. 소스 영역(SA)은 제1 도전형의 불순물을 포함하는 적어도 하나의 도프트 실리콘막으로 형성될 수 있다. 제1 도전형의 불순물은 n형 불순물일 수 있다. 슬릿들(SI)은 소스 영역(SA)까지 연장될 수 있다. 소스 영역(SA)은 소스 컨택 라인들(SCL)에 연결된다. 소스 컨택 라인들(SCL)은 슬릿들(SI) 내부에 각각 배치된다.
제1 및 제2 게이트 적층체들(GST1 및 GST2) 각각은 서로 이웃한 소스 컨택 라인들(SCL) 사이에 배치된다. 제1 및 제2 게이트 적층체들(GST1 및 GST2) 각각은 셀 플러그들(PL)에 의해 관통될 수 있다. 셀 플러그들(PL) 각각은 채널막(CH1 또는 CH2), 다층 메모리 패턴(ML) 및 캡핑패턴(CAP)을 포함할 수 있다. 셀 플러그들(PL)은 제1 그룹(GR1)과 제2 그룹(GR2)으로 구분될 수 있다. 제1 그룹(GR1)은 제1 하부 셀렉트 그룹(LSG1)에 의해 에워싸이는 셀 플러그들(PL)을 포함한다. 제2 그룹(GR2)은 제2 하부 셀렉트 그룹(LSG2)에 의해 에워싸이는 셀 플러그들(PL)을 포함한다.
채널막들(CH1, CH2)은 제1 그룹(GR1)을 구성하는 제1 채널막들(CH1)과 제2 그룹(GR2)을 구성하는 제2 채널막들(CH2)로 구분된다. 제1 및 제2 채널막들(CH1, CH2) 각각은 제1 게이트 적층체(GST) 또는 제2 게이트 적층체(GST2)를 관통하여 소스 영역(SA)에 접촉된다. 제1 및 제2 채널막들(CH1, CH2) 각각은 반도체막으로 형성될 수 있다. 예를 들어, 제1 및 제2 채널막들(CH1, CH2) 각각은 실리콘막으로 형성될 수 있다.
제1 및 제2 채널막들(CH1, CH2) 각각은 제1 게이트 적층체(GST) 또는 제2 게이트 적층체(GST2)를 관통하는 홀(H) 내부에 배치된다. 제1 및 제2 채널막들(CH1, CH2) 각각은 코어 절연막(CO)을 감싸도록 홀(H)의 표면을 따라 증착된 박막일 수 있다. 코어 절연막(CO)은 제1 및 제2 채널막들(CH1, CH2) 각각보다 낮은 높이로 형성될 수 있다. 이 경우, 셀 플러그들(PL) 각각은 캡핑 패턴(CAP)을 더 포함할 수 있다. 캡핑 패턴(CAP)은 코어 절연막(CO), 제1 및 제2 채널막들(CH1, CH2) 각각의 상단에 의해 정의되는 홀의 상단 중심부를 채우도록 코어 절연막(CO) 상에 형성될 수 있다. 캡핑 패턴(CAP)은 그에 대응되는 제1 및 제2 채널막들(CH1, CH2) 중 하나에 직접 접촉될 수 있다. 캡핑 패턴(CAP)은 제1 도전형의 불순물이 도핑된 반도체막으로 형성될 수 있다. 제1 도전형의 불순물은 n 타입 불순물일 수 있다. 보다 구체적으로, 캡핑 패턴(CAP)은 n형 불순물이 도핑된 도프트 실리콘막일 수 있다. 캡핑 패턴(CAP)은 드레인 정션으로 이용될 수 있다.
한편, 도면에 도시되진 않았으나, 캡핑 패턴(CAP) 및 코어 절연막(CO)은 생략될 수 있다. 이 경우, 제1 및 제2 채널막들(CH1, CH2) 각각은 다층 메모리 패턴(ML)에 의해 정의되는 홀(H)의 중심 영역을 완전히 채우도록 형성될 수 있다.
다층 메모리 패턴(ML)은 제1 및 제2 채널막들(CH1, CH2) 각각의 측벽을 감싼다. 다층 메모리 패턴(ML)은 그에 대응하는 제1 및 제2 채널막들(CH1, CH2) 중 어느 하나와 제1 또는 제2 게이트 적층체(GST1 또는 GST2) 사이의 계면을 따라 연장될 수 있다. 제1 및 제2 채널막들(CH1, CH2) 각각은 다층 메모리 패턴(ML)보다 소스 영역(SA)을 향해 돌출되어 소스 영역(SA)에 직접 접촉될 수 있다.
상부 셀렉트 그룹(USG)과 제1 및 제2 채널막들(CH1, CH2) 사이에 배치된 각 다층 메모리 패턴(ML)의 일부와 제1 하부 셀렉트 그룹(LSG1)과 제1 채널막들(CH1) 사이에 배치된 각 다층 메모리 패턴(ML)의 일부와 제2 하부 셀렉트 그룹(LSG1)과 제2 채널막들(CH2) 사이에 배치된 각 다층 메모리 패턴(ML)의 일부는 게이트 절연막으로서 이용될 수 있다.
제1 및 제2 채널막들(CH1, CH2) 각각은, 제조 공정의 특성상 소스 영역(SA)에 인접한 하부에 가까워질수록 폭이 좁아지는 역사다리꼴의 종단면 구조를 갖는다. 다시 말해, 제1 및 제2 채널막들(CH1, CH2) 각각의 하단 폭(W1)은 상단 폭(W2)에 비해 좁게 형성된다. 이로 인하여, 서로 이웃한 제1 및 제2 채널막들(CH1, CH2) 간 이격 거리는 소스 영역(SA)에 가까워질수록 커진다.
제1 및 제2 게이트 적층체들(GST1 및 GST2) 각각은 제1 방향(I)으로 서로 이격되어 적층된 워드 라인들(WL1 내지 WLn)을 포함한다. 워드 라인들(WL1 내지 WLn) 각각은 제1 및 제2 채널막들(CH1, CH2)을 공통으로 감싸도록 제2 및 제3 방향들(Ⅱ 및 Ⅲ)을 따라 수평 방향으로 연장될 수 있다. 제1 및 제2 채널막들(CH1, CH2)은 워드 라인들(WL1 내지 WLn)보다 소스 영역(SA)이 배치된 하부를 향하여 돌출된다. 제1 및 제2 채널막들(CH1, CH2)은 제1 및 제2 비트 라인들(BL1, BL2)이 배치된 상부 방향을 향하여 워드 라인들(WL1 내지 WLn)보다 돌출된다.
제1 및 제2 게이트 적층체들(GST1 및 GST2) 각각은 워드 라인들(WL1 내지 WLn)과 제1 및 제2 비트 라인들(BL1, BL2) 사이에 배치된 상부 셀렉트 그룹(USG)을 포함한다. 상부 셀렉트 그룹(USG)은 워드 라인들(WL1 내지 WLn) 보다 돌출된 제1 및 제2 채널막들(CH1, CH2)의 일부들을 공통으로 감싸도록 제2 및 제3 방향들(Ⅱ 및 Ⅲ)을 따라 수평 방향으로 연장될 수 있다.
제1 및 제2 게이트 적층체들(GST1 및 GST2) 각각은 워드 라인들(WL1 내지 WLn)과 소스 영역(SA) 사이에 배치된 제1 하부 셀렉트 그룹(LSG1)과 제2 하부 셀렉트 그룹(LSG2)를 포함한다. 제1 하부 셀렉트 그룹(LSG1)과 제2 하부 셀렉트 그룹(LSG2)은 동일층에 배치된다. 보다 구체적으로, 제1 하부 셀렉트 그룹(LSG1)의 제1 하부 소스 셀렉트 라인(SSL1a)과 제2 하부 셀렉트 그룹(LSG2)의 제2 하부 소스 셀렉트 라인(SSL2a)이 서로 동일한 층에 배치되고, 제1 하부 셀렉트 그룹(LSG1)의 제1 상부 소스 셀렉트 라인(SSL1b)과 제2 하부 셀렉트 그룹(LSG2)의 제2 상부 소스 셀렉트 라인(SSL2b)이 서로 동일한 층에 배치된다. 제1 하부 셀렉트 그룹(LSG1)은 워드 라인들(WL1 내지 WLn)보다 하부를 향하여 돌출된 제1 채널막들(CH1)의 일부들을 감싸고, 제2 하부 셀렉트 그룹(LSG2)은 워드 라인들(WL1 내지 WLn)보다 하부를 향하여 돌출된 제2 채널막들(CH2)의 일부들을 감싼다.
상부 셀렉트 그룹(USG)의 상부 드레인 셀렉트 라인(DSLa) 및 하부 드레인 셀렉트 라인(DSLb)은 제1 및 제2 하부 셀렉트 그룹들(LSG1 및 LSG2)에 중첩되도록 연장된다. 워드 라인들(WL1 내지 WLn)은 제1 및 제2 하부 셀렉트 그룹들(LSG1 및 LSG2)에 중첩되도록 연장된다.
제1 및 제2 게이트 적층체들(GST1 및 GST2) 각각은 제1 및 제2 하부 셀렉트 그룹(LSG1 및 LSG2)과 소스 영역(SA) 사이에 배치된 게이트 절연막(GI)을 더 포함할 수 있다. 제1 및 제2 게이트 적층체들(GST1 및 GST2) 각각은 상부 드레인 셀렉트 라인(DSLa), 하부 드레인 셀렉트 라인(DSLb), 워드 라인들(WL1 내지 WLn), 상부 소스 셀렉트 라인들(SSL1b, SSL2b) 및 하부 소스 셀렉트 라인들(SSL1a, SSL1b) 사이에 배치된 층간 절연막들(ILD)을 더 포함할 수 있다.
게이트 절연막(GI) 및 층간 절연막들(ILD) 각각은 수평 방향으로 연장될 수 있다. 게이트 절연막(GI) 및 층간 절연막들(ILD)은 산화막으로 형성될 수 있다.
제1 및 제2 게이트 적층체들(GST1 및 GST2) 각각은 제1 하부 셀렉트 그룹(LSG1) 및 제2 하부 셀렉트 그룹(LSG2) 사이에 배치된 분리 절연막(SID)을 더 포함할 수 있다. 분리 절연막(SID)에 의해 제1 하부 셀렉트 그룹(LSG1) 및 제2 하부 셀렉트 그룹(LSG2)이 서로 분리될 수 있다. 분리 절연막(SID)은 상부 소스 셀렉트 라인들(SSL1b, SSL2b) 및 하부 소스 셀렉트 라인들(SSL1a, SSL1b) 사이의 층간 절연막(ILD)을 관통할 수 있다. 분리 절연막(SID)은 워드 라인들(WL1 내지 WLn) 및 상부 셀렉트 그룹(USG)으로 덮인다.
분리 절연막(SID)은 서로 이웃한 슬릿들(SI) 사이의 워드 라인들(WL1 내지 WLn) 및 상부 셀렉트 그룹(USG)을 관통하지 않고, 서로 이웃한 슬릿들(SI) 사이의 제1 하부 셀렉트 그룹(LSG1) 및 제2 하부 셀렉트 그룹(LSG2) 사이를 분리한다. 이에 따라, 제1 하부 셀렉트 그룹(LSG1) 및 제2 하부 셀렉트 그룹(LSG2) 각각의 폭은 워드 라인들(WL1 내지 WLn) 및 상부 셀렉트 그룹(USG) 각각의 폭보다 좁게 형성된다.
상술하였듯, 제1 및 제2 채널막들(CH1, CH2)은 제조 공정의 특성상 역사다리꼴 형상을 갖는다. 이에 따라, 상부를 향할수록 서로 이웃한 제1 및 제2 채널막들(CH1, CH2) 사이의 이격 거리가 좁아진다. 반대로, 하부를 향할수록 제1 및 제2 채널막들(CH1, CH2)의 사이의 이격 거리가 넓어진다.
본 발명의 실시 예에 따르면, 상대적으로 좁은 제1 및 제2 채널막들(CH1, CH2)의 상단들 사이의 이격 공간은 분리 절연막(SID)에 의해 2개의 공간으로 분리되지 않고, 상부 셀렉트 그룹(USG)으로 채워진다. 즉, 상부 셀렉트 그룹(USG)은 슬릿들(SI) 사이에서 분리하지 않고, 제1 및 제2 채널막들(CH1, CH2)을 공통으로 감싸도록 연장된 형태로 형성된다. 따라서, 본 발명은 슬릿들(SI) 사이에서 상부 셀렉트 그룹(USG)을 2개의 그룹으로 분리하기 위한 공간을 확보하기 위해, 제1 및 제2 채널막들(CH1, CH2) 사이의 이격거리를 넓히지 않아도 된다. 그 결과, 본 발명은 반도체 장치의 집적도를 높일 수 있다.
제1 및 제2 채널막들(CH1, CH2)의 하단들 사이의 하단 이격 공간은 상대적으로 넓으므로 분리 절연막(SID)을 배치할 수 있는 면적을 갖는다. 본 발명의 실시 예에 따르면, 별도의 수평공간을 확장하지 않고, 분리 절연막(SID)의 배치면적을 갖는 하단 이격 공간에 분리 절연막(SID)이 배치된다. 이로써, 본 발명은 반도체 장치의 집적도를 높일 수 있다. 분리 절연막(SID)은 제1 채널막들(CH1)을 감싸는 제1 하부 셀렉트 그룹(LSG1)과 제2 채널막들(CH2)을 감싸는 제2 하부 셀렉트 그룹(LSG2)을 전기적으로 분리한다. 이로써, 본 발명은 제1 또는 제2 게이트 적층체(GST1, GST2)와 제1 및 제2 채널막들(CH1, CH2)에 의해 정의되는 메모리 스트링들 중 어느 하나의 메모리 스트링을 선택하여 프로그램등의 동작을 수행할 수 있다.
제1 채널막들(CH1) 및 제2 채널막들(CH2)은 구조적으로 소스 영역(SA)에 공통으로 접촉될 수 있다. 본 발명의 실시 예에 따르면, 전기적으로 분리된 제1 하부 셀렉트 그룹(LSG1)과 제2 하부 셀렉트 그룹(LSG2)에 인가되는 신호를 제어하여 메모리 블록의 제1 및 제2 채널막들(CH1, CH2)을 분할된 그룹으로 소스 영역(SA)에 전기적으로 연결시킬 수 있다. 이로써, 본 발명은 디스터브를 개선하여 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
워드 라인들(WL1 내지 WLn) 및 상부 셀렉트 그룹(USG)은 동일한 제1 및 제2 채널막들(CH1, CH2)을 감싸므로, 워드 라인들(WL1 내지 WLn) 각각이 감싸는 제1 및 제2 채널막들(CH1, CH2)의 총 개수는 상부 셀렉트 그룹(USG)이 감싸는 제1 및 제2 채널막들(CH1, CH2)의 총 개수와 동일하다. 제1 하부 셀렉트 그룹(LSG1)이 감싸는 제1 채널막들(CH1)의 총 개수와 제2 하부 셀렉트 그룹(LSG2)이 감싸는 제2 채널막들(CH2)의 총 개수는 동일할 수 있다. 이에 따라, 워드 라인들(WL1 내지 WLn) 각각이 감싸는 제1 및 제2 채널막들(CH1, CH2)의 총 개수는 제1 하부 셀렉트 그룹(LSG1)이 감싸는 제1 채널막들(CH1)의 총 개수의 두배이거나, 제2 하부 셀렉트 그룹(LSG2)이 감싸는 제2 채널막들(CH2)의 총 개수의 두배일 수 있다.
제1 및 제2 비트 라인들(BL1, BL2) 각각은 제1 채널막들(CH1) 중 적어도 어느 하나와 제2 채널막들(CH2) 중 적어도 어느 하나에 공통으로 연결된다.
워드 라인들(WL1 내지 WLn), 드레인 셀렉트 라인들(DSLa, DSLb), 및 소스 셀렉트 라인들(SSL1a, SSL2a, SSL1b, SSL2b)을 포함하는 게이트 그룹은 도프트 실리콘, 실리사이드, 및 금속 중 적어도 어느 하나로 형성될 수 있다. 저저항 배선을 위해, 게이트 그룹은 텅스텐 등과 같이 저항이 낮은 금속을 포함할 수 있다. 도면에 도시되진 않았으나, 워드 라인들(WL1 내지 WLn), 드레인 셀렉트 라인들(DSLa, DSLb), 및 소스 셀렉트 라인들(SSL1a, SSL2a, SSL1b, SSL2b) 각각과 다층 메모리 패턴(ML) 사이의 계면에 이들의 직접적인 접촉을 방지하는 베리어막이 더 형성될 수 있다. 베리어막은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
제1 및 제2 게이트 적층체들(GST1, GST2)과 소스 컨택 라인들(SCL) 사이에 스페이서 절연막들(SPD)이 배치되어 제1 및 제2 게이트 적층체들(GST1, GST2)이 소스 컨택 라인들(SCL)로부터 전기적으로 절연될 수 있다. 슬릿들(SI), 스페이서 절연막들(SPD) 및 소스 컨택 라인들(SCL)은 제3 방향(Ⅲ)을 따라 연장될 수 있다.
소스 컨택 라인들(SCL)은 도면에 도시되지 않은 주변 회로로부터 인가되는 공통 소스 전압을 소스 영역(SA)에 전송할 수 있도록 도전물로 형성된다.
제1 및 제2 게이트 적층체들(GST1 및 GST2)은 상부 절연막(UD)으로 덮일 수 있다. 슬릿들(SI), 스페이서 절연막들(SPD) 및 소스 컨택 라인들(SCL)은 상부 절연막(UD)을 더 관통할 수 있다.
제1 및 제2 채널막들(CH1, CH2)은 제1 및 제2 컨택 플러그들(CT1, CT2)을 경유하여 제1 및 제2 비트 라인들(BL1 및 BL2)에 전기적으로 연결될 수 있다. 제1 및 제2 컨택 플러그들(CT1)은 제1 비트 라인들(BL1)에 연결된 제1 컨택 플러그들(CT1) 및 제2 비트 라인들(BL2)에 연결된 제2 컨택 플러그들(CT2)로 구분될 수 있다. 제1 및 제2 컨택 플러그들(CT1, CT2)은 상부 절연막(UD)을 관통하여 캡핑패턴(CAP)에 접촉될 수 있다. 캡핑패턴(CAP)은 제1 및 제2 컨택 플러그들(CT1, CT2)과 제1 및 제2 채널막들(CH1, CH2) 간 접촉 저항을 줄일 수 있다.
도 3a 내지 도 3c는 다층 메모리 패턴의 다양한 구조를 설명하기 위한 단면도들이다. 도 3a는 도 2에 도시된 A영역을 확대한 단면도이고, 도 3b 및 도 3c는 도 3a에 도시된 실시 예의 변형예들이다.
도 3a 내지 도 3c를 참조하면, 다층 메모리 패턴(ML)은 채널막(CH1)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI 또는 BI1)을 포함할 수 있다. 데이터 저장막(DL)은 워드 라인들(도 2의 WL1 내지 WLn)과 채널막(CH1) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(BI 또는 BI1)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)을 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 다층 메모리 패턴(ML)은 게이트 적층체(GST1)를 관통하는 홀(H)의 표면을 따라 연장될 수 있다.
도 3b를 참조하면, 반도체 장치는 제2 블로킹 절연막(BI2)을 더 포함할 수 있다. 제2 블로킹 절연막(BI2)은 다층 메모리 패턴(ML)에 포함된 제1 블로킹 절연막(BI1)과 다른 물질로 형성될 수 있다. 제2 블로킹 절연막(BI2)은 제1 블로킹 절연막(BI1) 보다 유전상수가 큰 절연물로 형성될 수 있다. 예를 들어, 제1 블로킹 절연막(BI1)은 실리콘 산화막으로 형성되고, 제2 블로킹 절연막(BI2)은 금속 산화물로 형성될 수 있다. 제2 블로킹 절연막(BI2)을 위한 금속 산화물로서 Al2O3가 이용될 수 있다. 제2 블로킹 절연막(BI2)은 층간 절연막들(ILD)과 게이트 그룹(GL)의 도전 패턴(예를 들어, DSLa) 사이의 계면들과, 게이트 그룹(GL)의 도전 패턴(예를 들어, DSLa)과 다층 메모리 패턴(ML) 사이의 계면을 따라 연장될 수 있다.
도 3c를 참조하면, 다층 메모리 패턴(ML)은 채널막(CH1)과 게이트 그룹(GL)의 도전 패턴(예를 들어, DSLa) 사이의 계면과 층간 절연막들(ILD)과 게이트 그룹(GL)의 도전 패턴(예를 들어, DSLa) 사이의 계면들을 따라 연장될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다. 도 5a 내지 도 11은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 단계적으로 설명하기 위한 도면들이다.
도 4를 참조하면, 반도체 장치는 ST1 단계 내지 ST11 단계를 순차로 실시함으로써 형성될 수 있다. ST1 단계 내지 ST11 단계는 반도체 장치를 구동하기 위한 구동회로를 포함하는 기판 상에서 실시될 수 있다. 이하, 도 5a 내지 도 11을 참조하여, 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 보다 구체적으로 설명한다.
도 4를 참조하면, 구동 회로가 형성된 기판 상에 소스 영역 및 게이트 절연막을 순차로 형성한 후, 제1 적층체를 제1 패턴들로 분리하는 ST1 단계를 실시할 수 있다. 도 5a 및 도 5b는 도 4에 도시된 ST1 단계를 설명하기 위한 단면도들이다.
도 5a를 참조하면, 소스 영역(101)은 제1 도전형 불순물을 포함하는 도프트 실리콘막일 수 있다. 제1 도전형의 불순물은 n형 불순물일 수 있다. 소스 영역(101)은 제1 도전형과 다른 제2 도전형의 불순물을 포함하는 웰 구조(미도시) 상에 형성될 수 있다. 도면에 도시되진 않았으나, 웰 구조는 기판(미도시) 상에 형성될 수 있다. 기판과 웰 구조 사이에는 구동 회로를 구성하는 트랜지스터들 및 구동 회로를 덮는 절연막, 구동 회로에 연결된 컨택 플러그들 및 라우팅 배선들이 배치될 수 있다. 상기에서 제2 도전형의 불순물은 p형 불순물일 수 있다.
게이트 절연막(103)은 소스 영역(101) 상에 배치되고, 실리콘 산화막으로 형성될 수 있다.
제1 적층체(PST1)는 게이트 절연막(103) 상에 형성된다. 제1 적층체(PST1)는 적어도 한 층의 제1 물질막(111) 및 적어도 한 층의 제2 물질막(113)을 포함할 수 있다. 제1 물질막(111) 및 제2 물질막(113)은 교대로 적층된다. 도 2에 예시된 바와 같이 제1 및 제2 하부 셀렉트 그룹들 각각을 상부 소스 셀렉트 라인 및 하부 소스 셀렉트 라인을 포함하는 구조로 형성하고자 하는 경우, 제1 적층체(PST1)는 두 층의 제1 물질막들(111)과 제1 물질막들(111) 사이에 배치된 제2 물질막(113)을 포함할 수 있다. 본 발명의 제1 적층체(PST1)의 구조는 이에 한정되지 않으며, 한 층씩 교대로 적층된 다수의 제1 물질막들(111) 및 다수의 제2 물질막들(113)을 포함할 수 있다.
제1 물질막(111)은 제2 물질막(113)과 다른 물질로 형성된다. 제1의 경우, 제1 물질막(111)은 희생용 절연물로 형성되고, 제2 물질막(113)은 층간 절연막을 위한 절연물로 형성될 수 있다. 보다 구체적으로, 제1 물질막들(111)은 실리콘 질화막으로 형성되고, 제2 물질막들(113)은 실리콘 산화막으로 형성될 수 있다. 제2의 경우, 제1 물질막(111)은 게이트 그룹을 위한 도전물로 형성되고, 제2 물질막(113)은 층간 절연막을 위한 절연물로 될 수 있다. 보다 구체적으로, 제1 물질막(111)은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함하고, 제2 물질막(113)은 실리콘 산화막으로 형성될 수 있다. 제3 의 경우, 제1 물질막(111)은 게이트 그룹을 위한 도전물로 형성되고, 제2 물질막(113)은 희생용 도전물로 형성될 수 있다. 보다 구체적으로, 제1 물질막(111)은 도프트 실리콘막으로 형성되고, 제2 물질막(113)은 언도프트 실리콘막으로 형성될 수 있다.
ST1 단계는 제1 적층체(PST1) 상에 마스크 패턴(115)을 형성하는 단계 및 마스크 패턴(115)을 식각 베리어로 이용한 식각 공정으로 제1 적층체(PST1)를 제1 패턴들(P1)로 분리하는 단계를 포함할 수 있다.
마스크 패턴(115)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 마스크 패턴(115)을 식각 베리어로 이용한 식각 공정을 통해 제1 적층체(PST1)를 식각함으로써, 제1 슬릿들(117)이 형성된다. 제1 슬릿들(117)은 제1 적층체(PST1)를 관통하고, 제1 적층체(PST1)를 제1 패턴들(P1)로 분리한다.
도 5b를 참조하면, ST1 단계는 제1 슬릿들(117)을 채우는 분리 절연막들(119)을 형성하는 단계를 포함한다. 분리 절연막들(119)을 형성하는 단계는 제1 슬릿들(117)이 완전히 채워지도록 절연막을 형성하는 단계, 절연막을 평탄화하여 분리 절연막들(119)을 정의하는 단계를 포함할 수 있다. 마스크 패턴(115)은 분리 절연막들(119)을 형성하기 위한 평탄화 공정을 진행하는 과정에서 제거되거나, 별도의 제거 공정을 통해 제거될 수 있다. 이로써, 제1 패턴들(P1)이 노출될 수 있다.
도 4를 참조하면, ST1 단계 이후, 제2 적층체를 형성하는 ST3 단계를 실시할 수 있다. 도 6은 도 4에 도시된 ST3 단계를 설명하기 위한 단면도이다.
도 6을 참조하면, 제2 적층체(PST2)는 제1 패턴들(P1) 및 분리 절연막들(119) 상에 형성된다. 제2 적층체(PST2)는 제1 패턴들(P1) 및 분리 절연막들(119)을 덮도록 연장된다. 한 층씩 교대로 적층된 제3 물질막들(121) 및 제4 물질막들(123)을 포함할 수 있다. 제4 물질막(123)은 제3 물질막(121)과 다른 물질로 형성된다. 제3 물질막(121)은 제2 물질막(113)과 동일한 물질로 형성되고, 제4 물질막(123)은 제1 물질막(111)과 동일한 물질로 형성될 수 있다.
도 4를 참조하면, ST3 단계 이 후, 셀 플러그를 형성하는 ST5 단계를 실시할 수 있다. 이하, 도 7, 도 8a 및 도 8b를 참조하여 ST5 단계 및 이를 통해 형성된 셀 플러그에 대해 보다 구체적으로 설명한다.
도 7은 도 4에 도시된 ST5 단계를 통해 형성된 셀 플러그들의 배열을 설명하기 위한 평면도이다.
도 7을 참조하면, ST5 단계를 통해 셀 플러그들(PL)이 형성될 수 있다. 셀 플러그들(PL) 각각은 다층 메모리 패턴(133), 채널막(135) 및 캡핑패턴(139)을 포함할 수 있다. 다층 메모리 패턴(133)은 도 3a에서 상술한 바와 같이 블로킹 절연막, 데이터 저장막 및 터널 절연막을 포함할 수 있다. 다층 메모리 패턴(133)은 채널막(135)의 측벽을 감싸도록 형성될 수 있다. 채널막(135)에 의해 정의된 중심 영역 내에 캡핑패턴(139)이 배치될 수 있다.
셀 플러그들(PL)은 제2 방향(Ⅱ)을 따라 교대로 배치되는 제1 대그룹(LGR1) 및 제2 대그룹(LGR2)으로 구분될 수 있다. 제1 대그룹(LGR1) 및 제2 대그룹(LGR2) 각각의 셀 플러그들(PL)은 분리 절연막(119)을 기준으로 분리 절연막(119) 양측에 배치된 제1 그룹(GR1) 및 제2 그룹(GR2)으로 구분될 수 있다.
제1 대그룹(LGR1)의 제1 그룹(GR1)과 제2 대그룹(LGR2)의 제1 그룹(GR1) 각각은 제1 셀 플러그들(PL1) 및 제2 셀 플러그들(PL2)을 포함할 수 있다. 제2 대그룹(LGR2)의 제2 그룹(GR2)과 제2 대그룹(LGR2)의 제2 그룹(GR2) 각각은 제3 셀 플러그들(PL3) 및 제4 셀 플러그들(PL4)을 포함할 수 있다.
제1 셀 플러그들(PL1)은 제3 방향(Ⅲ)으로 일렬로 배치될 수 있다. 제2 셀 플러그들(PL2)은 제3 방향(Ⅲ)으로 일렬로 배치될 수 있다. 제1 셀 플러그들(PL1) 및 제2 셀 플러들(PL2)은 지그재그로 배치될 수 있다. 제3 셀 플러그들(PL3)은 제3 방향(Ⅲ)으로 일렬로 배치될 수 있다. 제4 셀 플러그들(PL4)은 제3 방향(Ⅲ)으로 일렬로 배치될 수 있다. 제3 셀 플러그들(PL3) 및 제4 셀 플러들(PL4)은 지그재그로 배치될 수 있다. 제2 셀 플러그들(PL2) 및 제3 셀 플러그들(PL3)은 분리 절연막(119)에 인접하게 배치되며, 제1 셀 플러그들(PL1) 및 제4 셀 플러그들(PL4) 사이에 배치된다.
도 8a 및 도 8b는 도 7에 도시된 선 "X-X'"를 따라 절취한 공정 단면도들이다.
도 8a를 참조하면, ST5 단계는 제2 적층체(PST2), 제1 패턴들(P1) 및 게이트 절연막(103)을 관통하는 홀들(131)을 형성하는 단계를 포함할 수 있다. 홀들(131)은 소스 영역(101)을 노출하도록 형성된다.
홀들(131)은 도 7에 도시된 셀 플러그들(PL)이 배치될 공간을 정의한다. 이하, 설명의 편의를 위해 홀들(131) 각각에서 소스 영역(101)에 가까운 부분을 하부로 정의하고, 하부에 비해 소스 영역(101)으로부터 더 멀리 떨어진 부분을 상부로 정의한다. 홀들(131)을 형성하기 위한 식각 공정의 특성 상, 홀들(131) 각각에서 하부의 폭(W1)은 상부의 폭(W2)에 비해 좁게 형성된다. 이로 인하여, 홀들(131) 각각은 역사다리꼴 형상의 종단면 구조를 가질 수 있으며, 홀들(131)의 하부들 사이의 간격(W3)은 상부들 사이의 간격(W4)에 비해 넓다. 즉, 서로 이웃한 홀들(131) 사이에 잔류되는 제1 패턴(P1)의 폭(W3)이 서로 이웃한 홀들(131) 사이에 잔류되는 제2 적층체(PST2)의 폭(W4)에 비해 넓다.
본 발명의 실시 예에 따른 분리 절연막(119)은 홀들(131)의 상부들에 비해 상대적으로 넓은 간격으로 이격된 홀들(131)의 하부들 사이에 배치될 수 있다. 이에 따라, 홀들(131)을 사이의 간격을 최소화하더라도, 분리 절연막(119)의 배치 공간을 충분히 확보할 수 있다.
도 8b를 참조하면, ST5 단계는 홀들(131) 각각의 표면 상에 다층 메모리막을 형성하는 단계 및 다층 메모리막을 에치-백 등의 식각 공정으로 식각하여 소스 영역(101)을 노출하는 다층 메모리 패턴(133)을 형성하는 단계를 포함할 수 있다. 다층 메모리막은 블로킹 절연막, 데이터 저장막 및 터널 절연막을 순차로 적층하여 형성될 수 있다.
ST5 단계는 다층 메모리 패턴(133) 상에 채널막(135)을 형성하는 단계를 포함할 수 있다. 채널막(135)은 홀들(131) 각각의 내부에 형성된다. 채널막(135)은 홀들(131) 각각의 내부를 완전히 채우도록 형성되거나, 홀들(131) 각각의 중심영역을 개구하도록 형성될 수 있다.
채널막(135)에 의해 홀들(131) 각각의 중심 영역이 개구된 경우, ST5 단계는 홀들(131) 각각의 중심 영역을 코어 절연막(137)으로 채우는 단계를 더 포함할 수 있다.
ST5 단계는 코어 절연막(137) 상에 캡핑 패턴(139)을 형성하는 단계를 더 포함할 수 있다. 이를 위해, 코어 절연막(137)의 상단을 리세스하여 홀들(131) 각각의 상단을 개구시킬 수 있다. 이로써, 코어 절연막(137)의 높이는 홀들(131) 각각의 높이 및 채널막(135)의 높이보다 낮게 형성될 수 있다. 이 후, 높이가 낮아진 코어 절연막(137) 상에 홀들(131) 각각의 상단을 채우는 캡핑 패턴(139)을 형성할 수 있다. 캡핑 패턴(139)은 제1 도전형의 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다.
상술한 공정을 통해 셀 플러그들(PL)이 형성될 수 있다. 셀 플러그들(PL)은 도 7에서 상술한 바와 같이 제1 대그룹(LGR1) 및 제2 대그룹(LGR2)으로 구분될 수 있다. 셀 플러그들(PL)의 채널막들(135)은 소스 영역(101)에 직접 접촉될 수 있다. 셀 플러그들(PL)의 채널막들(135) 각각은 제1 패턴들(P1)을 관통하는 하부와 제2 적층체(PST2)를 관통하는 상부를 포함할 수 있다. 본 발명의 실시 예에 따르면 채널막들(135) 각각의 하부는 상부에 비해 좁게 형성될 수 있다. 즉, 채널막들(135)의 하부들 사이의 간격은 채널막들(135) 상부들 사이의 간격에 비해 넓게 형성될 수 있다.
도 4를 참조하면, ST5 단계 이후, 제1 패턴 및 제2 적층체를 이용하여 게이트 적층체를 형성하는 ST7 단계를 실시할 수 있다. 이어서, 게이트 적층체로부터 절연되고 소스 영역에 연결된 소스 컨택 라인을 형성하는 ST9 단계를 실시할 수 있다.
도 9a 내지 도 9c는 도 4에 도시된 ST7 및 ST9 단계를 설명하기 위한 공정 단계별 단면도들이다. 도 9a 내지 도 9c는 도 7에 도시된 선 "X-X'" 방향을 따라 절취한 단면도들이다.
도 9a를 참조하면, ST7 단계는 제3 및 제4 물질막들(121, 123), 제1 및 제2 물질막(111, 113)과 게이트 절연막(103)을 관통하는 슬릿들(143)을 형성한다. 슬릿들(143) 각각은 제1 대그룹(LGR1) 및 제2 대그룹(LGR2) 사이에 배치된다. 슬릿(143)은 제3 방향을 따라 연장된다. 분리 절연막들(119)은 서로 이웃한 슬릿들(143) 사이에 배치된다.
도면에 도시하진 않았으나, 슬릿들(143)을 형성하기 전, 제1 내지 제4 물질막들(111, 113, 121, 123)의 적어도 일측은 계단형으로 패터닝될 수 있다. 계단형으로 패터닝된 제1 내지 제4 물질막들(111, 113, 121, 123)은 제1 상부 절연막(141)으로 덮일 수 있으며, 제1 상부 절연막(141)은 슬릿(143)에 의해 관통된다.
제3 및 제4 물질막들(121, 123)을 포함하는 제2 적층체는 슬릿들(143)에 의해 제2 패턴들(P2)로 분리될 수 있다. 서로 이웃한 분리 절연막들(119) 사이의 제1 패턴은 각 슬릿(143)에 의해 제3 패턴들(P3)로 분리될 수 있다. 제3 패턴들(P3) 각각은 분리 절연막(119) 및 슬릿(143) 사이에 잔류되는 제1 및 제2 물질막(111, 113)에 의해 정의된다.
슬릿들(143)은 게이트 절연막(103)을 관통하여 소스 영역(101)을 노출시킬 수 있다. 슬릿들(143)에 의해 제1 내지 제4 물질막들(111, 113, 121, 123) 각각의 측벽이 노출된다.
제1 및 제4 물질막들(111, 123)이 희생용 절연물로 형성되고, 제2 및 제3 물질막들(113, 121)이 층간 절연막으로 형성된 제1의 경우, ST7 단계는 도 9b에서 후술되는 공정을 더 포함할 수 있다.
제1 및 제4 물질막들(111, 123)이 게이트 그룹을 위한 도전물로 형성되고, 제2 및 제3 물질막들(113, 121)이 층간 절연막으로 형성된 제2의 경우, 도 9b에서 후술되는 공정이 생략되고, 도 9c에서 후술되는 ST9 단계를 실시할 수 있다.
도면에 도시하진 않았으나, 제1 및 제4 물질막들(111, 123)이 게이트 그룹을 위한 도전물로 형성되고, 제2 및 제3 물질막들(113, 121)이 희생용 도전물로 형성된 제3의 경우, 제2 및 제3 물질막들(113, 121)을 층간 절연막들로 대체하는 공정을 실시한 후, 도 9c에서 후술되는 ST9 단계를 실시할 수 있다.
도 9b를 참조하면, 상술한 제1의 경우, ST7 단계는 제1 및 제4 물질막들(111, 123)을 게이트 그룹을 위한 도전 패턴들(151)로 대체하는 리플레이스 단계를 포함할 수 있다. 리플레이스 단계는 제1 및 제4 물질막들(111, 123)을 슬릿들(143)을 통해 선택적으로 제거하여, 수평 공간들을 개구하는 단계를 포함할 수 있다. 수평 공간들은 제2 및 제3 물질막들(113, 121)과 게이트 절연막(103)을 포함하는 절연막들 사이에 정의된다. 이어서, 리플레이스 단계는 수평 공간들이 채워지도록 도전막을 형성하는 단계 및 슬릿들(143) 내부에 형성된 도전막의 일부를 제거하여 도전막을 도전 패턴들(151)로 분리하는 단계를 포함할 수 있다. 도전막을 형성하기 전, 수평 공간들 각각의 표면을 따라 제2 블로킹 절연막을 더 형성할 수 있다.
상술한 바와 같이 다양한 공정들을 실시하여 슬릿(143)에 의해 분리된 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)가 정의될 수 있다. 제1 게이트 적층체(GST1)는 제1 대그룹(LGR1)의 셀 플러그들을 감싸고, 제2 게이트 적층체(GST2)는 제2 대그룹(LGR2)의 셀 플러그들을 감싼다.
도 9c를 참조하면, ST7 단계 이후 실시되는 ST9 단계는 각 슬릿(143)의 측벽들 상에 스페이서 절연막들(161)을 형성하는 단계 및 스페이서 절연막들(161) 사이의 슬릿(143) 내부를 채우는 소스 컨택 라인(163)을 형성하는 단계를 포함할 수 있다.
슬릿(143)의 측벽들 상에 스페이서 절연막들(161)을 형성하는 단계는 슬릿(143)의 표면을 따라 절연막을 증착하는 단계 및 슬릿(143)의 바닥면을 통해 소스 영역(101)이 노출되도록 절연막을 식각하는 단계를 포함할 수 있다.
소스 컨택 라인(163)은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 소스 컨택 라인(163)은 소스 영역(101)에 직접 접촉될 수 있다. 소스 컨택 라인(163)은 제3 방향을 따라 연장된다.
도 4를 참조하면, ST9 단계 이후, 셀 플러그들에 연결된 비트 라인을 형성하는 ST11 단계를 실시할 수 있다. 이하, 도 10 및 도 11을 참조하여 ST9 단계 및 이를 통해 형성된 비트 라인들에 대해 보다 구체적으로 설명한다.
도 10은 도 4에 도시된 ST11 단계를 통해 형성된 비트 라인들의 배열을 설명하기 위한 평면도이다.
도 10을 참조하면, 슬릿들(143) 및 분리 절연막들(119)은 제3 방향(Ⅲ)을 따라 연장되고, 제2 방향(Ⅱ)을 따라 교대로 배치될 수 있다. 슬릿들(143)에 의해 분리된 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 상에 ST11 단계를 통해 제1 및 제2 비트 라인들(BL1, BL2)이 형성될 수 있다.
제1 및 제2 비트 라인들(BL1, BL2)은 제3 방향(Ⅲ)을 따라 교대로 배치될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2) 각각은 제2 방향(Ⅱ)을 따라 연장될 수 있다.
제1 및 제2 비트 라인들(BL1, BL2)은 제1 및 제2 컨택 플러그들(CT1, CT2)을 경유하여 셀 플러그들의 채널막들에 연결될 수 있다. 제1 컨택 플러그들(CT1)은 제1 비트 라인들(BL1) 아래에 연결되고, 제2 컨택 플러그들(CT2)은 제2 비트 라인들(BL2) 아래에 연결된다.
제1 및 제2 컨택 플러그들(CT1, CT2)은 제1 게이트 적층체(GST1)를 관통하는 채널막들에 연결된 제1 대그룹과, 제2 게이트 적층체(GST2)를 관통하는 채널막들에 연결된 제2 대그룹으로 구분될 수 있다.
도 11은 도 10에 도시된 선 "X-X'"를 따라 절취한 공정 단면도들이다.
도 11을 참조하면, ST11 단계는 소스 컨택 라인(163)에 의해 관통되는 제1 상부 절연막(141)을 덮는 제2 상부 절연막(171)을 형성하는 단계, 제1 및 제2 상부 절연막들(141 및 171)을 관통하여 캡핑패턴(139) 및 채널막들(135)에 연결된 제1 및 제2 컨택 플러그들(CT1, CT2)을 형성하는 단계, 및 제1 및 제2 컨택 플러그들(CT1, CT2)에 연결된 제1 및 제2 비트 라인들(BL1, BL2)을 제2 상부 절연막(141) 상에 형성하는 단계를 포함할 수 있다. 제1 및 제2 컨택 플러그들(CT1, CT2) 및 제1 및 제2 비트 라인들(BL1, BL2)은 전기적 신호 전달을 위한 패턴들이므로, 도전물로 형성된다.
제1 및 제2 컨택 플러그들(CT1, CT2)은 제1 게이트 적층체(GST1)에 연결된 셀 플러그들(PL)의 동작에 연관된 제1 대그룹(LGR1)과 제2 게이트 적층체(GST2)에 연결된 셀 플러그들(PL)의 동작에 연관된 제2 대그룹(LGR2)으로 구분될 수 있다.
제1 대그룹(LGR1) 및 제2 대그룹(LGR2) 각각은 제1 하부 셀렉트 그룹(LSG1)에 연결된 셀 플러그들(PL)의 동작에 연관된 제1 그룹(GR1)의 제1 및 제2 컨택 플러그들과 제2 하부 셀렉트 그룹(LSG2)에 연결된 셀 플러그들(PL)의 동작에 연관된 제2 그룹(GR2)의 제1 및 제2 컨택 플러그들을 포함할 수 있다.
도 12a 내지 도 12c는 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다.
도 12a를 참조하면, 도 4에 도시된 ST1 단계를 실시하기 전, 소스 영역(201) 상에 보호막(203) 및 소스 희생막(205)을 형성할 수 있다. 소스 영역(201)은 제1 도전형 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다. 보호막(203)은 산화막으로 형성될 수 있다. 소스 희생막(205)은 언도프트 실리콘막으로 형성될 수 있다.
이어서, 도 4에서 상술한 ST1 단계로부터 ST7 단계를 실시할 수 있다. ST1 단계로부터 ST7 단계는 도 5a 내지 도 9b에서 상술한 바와 공정들을 이용하여 진행될 수 있다.
ST1 단계로부터 ST7 단계를 수행함에 따라, 각각이 셀 플러그들(PL)을 감싸고 슬릿(243)에 의해 서로 분리된 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)가 희생 소스막(205) 상에 형성될 수 있다. 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)는 슬릿(243)에 의해 관통되는 제1 상부 절연막(241)으로 덮일 수 있다.
셀 플러그들(PL)은 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)을 관통하여 소스 영역(201) 내부로 연장된 홀들(231) 내부에 형성된다. 셀 플러그들(PL1) 각각은 다층 메모리막(233), 채널막(235), 코어 절연막(237), 및 캡핑 패턴(239)을 포함할 수 있다. 다층 메모리막(233)은 순차로 적층된 블로킹 절연막, 데이터 저장막 및 터널 절연막을 포함할 수 있다. 다층 메모리막(233)은 홀들(231) 각각의 표면을 따라 형성되고 홀들(231) 하부를 통해 노출된 소스 영역(201)을 덮도록 연장된다. 채널막(235)은 다층 메모리막(233)의 표면 상에 형성된다. 코어 절연막(237)은 채널막(235)에 의해 개구된 홀들(231) 각각의 중심영역을 채우고, 캡핑 패턴(239)은 코어 절연막(237) 상에서 개구된 홀들(231) 각각의 중심영역을 채운다.
이어서, 슬릿(243)의 측벽들 상에 스페이서 절연막들(261)을 형성할 수 있다.
도 12b를 참조하면, 도 4에 도시된 ST9 단계를 실시하기 전, 슬릿(243)을 통해 노출된 희생 소스막을 제거하는 단계 및 희생 소스막 제거로 노출된 다층 메모리막의 일부를 제거하여 채널막(235)의 측벽을 노출하는 단계를 더 실시할 수 있다. 이로써, 다층 메모리막을 제1 다층 메모리 패턴(233A) 및 제2 다층 메모리 패턴(233B)으로 분리하고, 채널막(235)의 측벽을 노출하는 수평 공간(HSP)이 제1 및 제2 게이트 적층체들(GST1 및 GST2)과 소스 영역(201) 사이에서 개구될 수 있다. 수평 공간(HSP)을 개구하는 과정에서 보호막이 제거되어 소스 영역(201)이 노출될 수 있다.
도 12c를 참조하면, 도 4에 도시된 ST9 단계를 실시하기 전, 수평 공간(HSP)을 통해 노출된 채널막(235)의 측벽 및 소스 영역(201)에 직접 접촉된 컨택 소스막(262)을 수평 공간(HSP) 내부에 형성할 수 있다. 컨택 소스막(262)은 실리콘막으로 형성될 수 있다. 컨택 소스막(262)은 소스 영역(201)으로부터 확산된 제1 도전형의 불순물을 포함할 수 있다. 구체적으로 컨택 소스막(262)은 제1 도전형 불순물을 포함하는 도프트 실리콘막일 수 있다.
컨택 소스막(262)은 선택적 성장 방식(예를 들어, SEG: Selective Epitaxial Growth) 또는 비선택적 증착 방식(예를 들어, CVD: chemical vapor deposition)을이용하여 형성될 수 있다.
컨택 소스막(262)을 형성한 후, 슬릿 내부를 채우는 소스 컨택 라인(263)을 형성한다. 소스 컨택 라인(263)은 컨택 소스막(262)에 접촉될 수 있다.
이 후, 도 10 및 도 11에서 상술한 공정들을 이용하여, 제2 상부 절연막(271), 제1 및 제2 컨택 플러그들(CT1, CT2)과 제1 및 제2 비트 라인들(BL1, BL2)을 형성할 수 있다.
도 13a 내지 도 13d는 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다.
도 13a를 참조하면, 도 5a에서 상술한 바와 동일한 공정들 및 물질막들을 이용하여, 소스 영역(301), 제1 게이트 절연막(303), 제1 적층체(PST1)를 형성할 수 있다. 이어서, 하부 플러그들(LPC)을 형성할 수 있다. 하부 플러그들(LPC)은 제1 적층체(PST1)를 관통하고, 소스 영역(301)에 접촉된다. 하부 플러그들(LPC) 각각의 측벽은 제2 게이트 절연막(GI)으로 둘러싸인다. 하부 플러그들(LPC) 각각은 소스 셀렉트 트랜지스터의 채널막으로 이용될 수 있다.
하부 플러그들(LPC)을 형성하는 단계는 제1 적층체(PST1)의 제1 물질막(311) 및 제2 물질막(313)을 관통하고 소스 영역(301)을 노출하는 하부홀들(LH)을 형성하는 단계, 하부홀들(LH) 각각의 측벽 상에 제2 게이트 절연막(GI)을 형성하는 단계, 하부홀들(LH) 내부를 제1 반도체막으로 채우는 단계를 포함할 수 있다. 제1 반도체막은 실리콘막으로 형성될 수 있다. 제1 반도체막은 언도프트 실리콘막 및 도프트 실리콘막 중 적어도 어느 하나를 포함할 수 있다. 도프트 실리콘막 내부에는 n형 도펀트가 분포될 수 있다. 제2 게이트 절연막(GI)은 실리콘 산화막 등의 절연물로 형성될 수 있다.
이 후, 도 5a에서 상술한 바와 동일한 공정을 이용하여 슬릿(317)을 형성하고, 슬릿(317)을 통해 제1 적층체(PST1)를 제1 패턴들(P1)로 분리한다. 이 후, 도 5b에서 상술한 바와 동일한 공정을 이용하여 슬릿(317) 내부에 분리 절연막(319)을 형성한다.
하부홀들(LH), 제2 게이트 절연막(GI), 및 하부 플러그들(LPC)은 슬릿(317) 형성 공정 이전에 형성되거나, 분리 절연막(319) 형성공정 이후 형성될 수 있다. 분리 절연막(319)을 사이에 두고 서로 이웃한 하부홀들(LH)은 분리 절연막(319)이 배치될 공간을 고려하여 제1 간격(D1)으로 이격될 수 있다. 하부 플러그들(LPC)은 제2 적층체 형성 전, 하부홀들(LH) 내부에 배치된다. 하부홀들(LH)은 낮은 높이로 형성된 제1 적층체(PST1)만을 식각하여 형성되므로, 식각 공정 동안 하부홀들(LH) 각각의 폭이 과도하게 넓어지지 않는다. 따라서, 하부홀들(LH) 사이에 분리 절연막(319)이 배치될 공간이 충분히 확보될 수 있다.
도 13b를 참조하면, 제1 패턴들(P1), 하부 플러그들(LPC) 및 분리 절연막(319) 상에 제2 적층체(PST2)를 형성한다. 제2 적층체(PST2)는 도 6에서 상술한 바와 동일한 공정 및 동일한 물질막들로 형성될 수 있다.
이어서, 제2 적층체(PST2)를 관통하는 상부홀들(331)을 형성한다. 상부홀들(331)은 하부 플러그들(LPC)을 노출한다. 상부홀들(331)은 후속에서 형성될 셀 플러그들(PL)이 배치될 공간을 정의한다. 상부홀들(331) 각각의 내경은 도 8a에서 상술한 바와 같이 제조공정의 특성 상, 하부 플러그들(LPC)에 가까워질수록 좁아질 수 있다. 이로 인하여, 상부홀들(331)은 역사다리꼴 형상의 종단면 구조를 가질 수 있다. 또한, 분리 절연막들(319) 상에 정렬되는 상부홀들(331) 사이의 제2 간격(D2)은 제1 간격(D1)에 비해 좁아질 수 있다. 본 발명의 실시 예에 따르면, 분리 절연막들(319)은 제2 간격(D2) 내에 배치되지 않아도 되므로, 반도체 장치의 제조공정 난이도를 낮출 수 있다.
하부 플러그들(LPC)의 배열과 상부홀들(331)의 배열은 도 7에 도시된 셀 플러그들(PL)의 배열과 동일할 수 있다.
도 13c를 참조하면, 상부홀들(331) 내부에 셀 플러그들(PL)을 형성한다. 셀 플러그들(PL) 각각은 다층 메모리 패턴(333), 채널막으로 이용되는 제2 반도체막(335) 및 캡핑패턴(339)을 포함할 수 있다.
다층 메모리 패턴(333)은 도 3a에서 상술한 바와 같이 블로킹 절연막, 데이터 저장막 및 터널 절연막을 포함할 수 있다. 다층 메모리 패턴(333)은 제2 반도체막(335)의 측벽을 감싼다.
제2 반도체막(335)은 상부홀들(331)의 중심영역에 배치된 코어 절연막(337)을 감싸고, 다층 메모리 패턴(333)을 관통한다. 제2 반도체막(335)은 그에 대응하는 상부홀(331)의 표면을 따라 형성되고, 그에 대응하는 하부 플러그(LPC)에 연결된다.
셀 플러그들(PL)은 도 8b에서 상술한 바와 동일한 물질막들 및 동일한 공정을 이용하여 형성될 수 있다. 셀 플러그들(PL) 및 하부 플러그들(LPC)은 도 7에서 상술한 바와 같이 제1 대그룹(LGR1) 및 제2 대그룹(LGR2)으로 구분될 수 있다. 제1 대그룹(LGR1) 및 제2 대그룹(LGR1) 각각의 하부 플러그들(LP)은 제1 그룹(LG1)과 제2 그룹(LG2)으로 분리될 수 있다. 분리 절연막들(319) 각각은 제1 그룹(LR1)과 제2 그룹(LG2)의 경계를 따라 연장된다.
도 13d를 참조하면, 도 9a 및 도 9b에서 상술한 바와 동일한 공정을 이용하여, 슬릿(343)에 의해 분리되는 게이트 적층체들(GST1, GST2)를 형성한다.
게이트 적층체들(GST1, GST2) 각각은 도 2에서 상술한 바와 같이, 드레인 셀렉트 라인들(DSLa, DSLb), 워드 라인들(WL1 내지 WLn), 제1 소스 셀렉트 라인들(SSL1a, SSL1b) 및 제2 소스 셀렉트 라인들(SSL2a, SSL2b)을 포함한다.
슬릿(343)은 제1 대그룹(LGR1) 및 제2 대그룹(LGR2) 사이에 배치되고, 소스 영역(301)을 노출한다.
이어서, 도 9c에서 상술한 공정을 이용하여 슬릿(343)의 측벽 상에 스페이서 절연막(361)을 형성하고, 슬릿(343) 내부에서 스페이서 절연막(361) 상에 소스 영역(301)에 연결된 소스 컨택 라인(363)을 형성한다.
상술한 공정에 따르면, 제1 소스 셀렉트 라인들(SSL1a, SSL1b)을 관통하는 하부 플러그(LPC)와, 그에 연결되어 워드 라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인들(DSLa, DSLb)을 관통하는 제2 반도체막(335)은 제1 채널막(CH1)을 구성할 수 있다. 또한, 제2 소스 셀렉트 라인들(SSL2a, SSL2b)을 관통하는 하부 플러그(LPC)와, 그에 연결되고 워드 라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인들(DSLa, DSLb)을 관통하는 제2 반도체막(335)은 제2 채널막(CH2)을 구성할 수 있다.
소스 컨택 라인(363)을 형성한 후, 도 10 및 도 11에서 상술한 공정들을 실시할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1에서 상술한 회로를 구성하고, 도 2에서 상술한 구조를 포함할 수 있다. 또는 메모리 소자(1120)는 도 12c에 도시된 구조를 포함할 수 있다. 또는 메모리 소자(1120)는 도 13d에 도시된 구조를 포함할 수 있다. 보다 구체적으로 메모리 소자(1120)는 상부 셀렉트 그룹 및 워드 라인들에 의해 공유되는 제1 그룹 및 제2 그룹의 메모리 스트링들을 포함할 수 있다. 제1 그룹의 메모리 스트링들 및 제2 그룹의 메모리 스트링들은 서로 분리된 제1 하부 셀렉트 그룹 및 제2 하부 셀렉트 그룹에 의해 제어된다. 제1 하부 셀렉트 그룹 및 제2 하부 셀렉트 그룹은 상부 셀렉트 그룹에 의해 둘러싸인 채널막들의 상단들에 비해 상대적으로 좁은 폭을 갖는 채널막들의 하단들을 감싸도록 형성된다. 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 13을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
SA, 101, 201, 301: 소스 영역 BL1, BL2: 비트 라인
CH1, CH2, 135, 235, LPC, 335: 채널막
WL1 내지 WLn: 워드 라인 SSL1a, SSL1b: 제1 소스 셀렉트 라인
SSL2a, SSL2b: 제2 소스 셀렉트 라인 SID, 119, 319: 분리 절연막
DSLa, DSLb: 드레인 셀렉트 라인 SCL, 163, 263, 363: 소스 컨택 라인
LSG1: 제1 하부 셀렉트 그룹 LSG2: 제2 하부 셀렉트 그룹
USG: 상부 셀렉트 그룹 PST1: 제1 적층체
PST2: 제2 적층체 P1: 제1 패턴
P2: 제2 패턴 P3: 제3 패턴
SI, 143, 243, 343: 슬릿
151: 도전 패턴 GST1, GST2: 게이트 적층체

Claims (23)

  1. 소스 영역과 비트 라인들 사이에 연결된 제1 채널막들 및 제2 채널막들;
    상기 소스 영역과 상기 비트 라인들 사이에서 서로 이격되어 적층되고, 각각이 상기 제1 및 제2 채널막들을 감싸도록 연장된 워드 라인들;
    상기 워드 라인들과 상기 소스 영역 사이에서 상기 제1 채널막들을 감싸는 제1 소스 셀렉트 라인;
    상기 워드 라인들과 상기 소스 영역 사이에서 상기 제2 채널막들을 감싸고, 상기 제1 소스 셀렉트 라인으로부터 이격되어 배치된 제2 소스 셀렉트 라인; 및
    상기 비트 라인들과 상기 워드 라인들 사이에 배치되고, 상기 제1 및 제2 소스 셀렉트 라인들에 중첩되도록 연장된 드레인 셀렉트 라인을 포함하고,
    상기 드레인 셀렉트 라인은 상기 제1 채널막들 및 상기 제2 채널막들을 감싸고, 상기 제1 채널막들과 상기 제2 채널막들 사이에 정의된 상기 제1 소스 셀렉트 라인과 상기 제2 소스 셀렉트 라인 간 분리영역에 중첩되도록 연속적으로 연장된 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 소스 셀렉트 라인과 상기 제2 소스 셀렉트 라인은 동일한 층에 배치된 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 워드 라인들 각각이 감싸는 상기 제1 및 제2 채널막들의 총 개수는,
    상기 드레인 셀렉트 라인이 감싸는 상기 제1 및 상기 제2 채널막들의 총 개수와 동일하고,
    상기 제1 소스 셀렉트 라인이 감싸는 상기 제1 채널막들의 총 개수의 두배 또는 상기 제2 소스 셀렉트 라인이 감싸는 상기 제2 채널막들의 총 개수의 두배인 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    서로 이웃한 상기 제1 및 제2 채널막들 사이의 이격 거리는 상기 소스 영역에 가까워질수록 커지는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 소스 셀렉트 라인을 상기 제2 소스 셀렉트 라인으로부터 분리하고, 상기 워드 라인들로 덮이는 분리 절연막을 더 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 채널막들 중 적어도 하나와 상기 제2 채널막들 중 적어도 하나는 상기 비트 라인들 중 어느 하나에 공통으로 연결된 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 소스 셀렉트 라인과 상기 제2 소스 셀렉트 라인 각각은
    상기 워드 라인들 및 상기 드레인 셀렉트 라인 각각보다 좁은 폭으로 형성된 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 소스 영역에 연결된 소스 컨택 라인들을 더 포함하고,
    상기 워드 라인들, 상기 드레인 셀렉트 라인 및 상기 제1 및 제2 소스 셀렉트 라인들은 서로 이웃한 상기 소스 컨택 라인들 사이에 배치된 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 채널막들 및 제2 채널막들 각각은
    상기 제1 소스 셀렉트 라인 또는 상기 제2 소스 셀렉트 라인을 관통하는 하부홀 내부를 채우는 제1 반도체막; 및
    상기 워드 라인들을 관통하고, 상기 제1 반도체막에 가까워질수록 내경이 좁아지는 상부홀의 표면을 따라 형성되고, 상기 제1 반도체막에 연결된 제2 반도체막을 포함하는 반도체 장치.
  10. 각각이 하부로부터 상부를 향하여 연장되고, 상기 하부에 가까워질수록 폭이 좁아지는 종단면 구조를 갖는 제1 채널막 및 제2 채널막;
    상기 하부로부터 상기 상부를 향하여 적층되고, 서로 이격되고, 각각이 상기 제1 채널막 및 상기 제2 채널막을 감싸도록 연장된 워드 라인들;
    상기 워드 라인들보다 상기 하부를 향하여 돌출된 상기 제1 채널막의 일부를 감싸는 제1 하부 셀렉트 그룹; 및
    상기 워드 라인들보다 상기 하부를 향하여 돌출된 상기 제2 채널막의 일부를 감싸는 제2 하부 셀렉트 그룹을 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 워드 라인들보다 상기 상부를 향하여 돌출된 상기 제1 채널막의 일부와 상기 제2 채널막의 일부를 감싸도록 연장된 상부 셀렉트 그룹을 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 채널막과 상기 제2 채널막에 공통으로 연결된 비트 라인을 더 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 채널막과 상기 제2 채널막에 공통으로 연결된 소스 영역을 더 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 하부 셀렉트 그룹 및 상기 제2 하부 셀렉트 그룹 사이에 배치되고, 상기 워드 라인들로 덮이는 분리 절연막을 더 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 채널막 및 제2 채널막 각각의 상기 종단면 구조는 역사다리꼴인 반도체 장치.
  16. 제1 적층체를 형성하는 단계;
    상기 제1 적층체를 제1 패턴들로 분리하는 분리 절연막들을 형성하는 단계;
    상기 제1 패턴들 및 상기 분리 절연막들 상에 제2 적층체를 형성하는 단계; 및
    상기 제2 적층체가 제2 패턴들로 분리되고 상기 제1 패턴들 각각이 제3 패턴들로 분리되도록 상기 제2 적층체로부터 상기 제1 패턴들 각각을 관통하고, 상기 분리 절연막들 중 어느 하나를 사이에 두고 마주하는 슬릿들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 슬릿들 및 상기 분리 절연막들은 일 방향을 따라 교대로 배치된 반도체 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 슬릿들을 형성하는 단계 이전,
    상기 제2 적층체로부터 상기 제1 패턴들을 관통하는 채널막들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 채널막들 각각은 상기 제1 패턴 중 어느 하나를 관통하는 하부와, 상기 제2 적층체를 관통하고 상기 하부에 비해 넓은 폭을 갖는 상부를 포함하는 반도체 장치의 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 제1 패턴들을 관통하는 상기 채널막들의 하부들 사이의 간격은 상기 제2 적층체를 관통하는 상기 채널막들의 상부들 사이의 간격보다 넓은 반도체 장치의 제조방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제1 적층체와 상기 제2 적층체 각각은 층간 절연막 및 희생막의 적층구조를 포함하고,
    상기 슬릿을 통해 상기 제1 및 제2 적층체의 상기 희생막을 도전패턴으로 대체하는 단계를 더 포함하는 반도체 장치의 제조방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제1 적층체는 소스 영역 상에 형성되고,
    상기 슬릿 내부에 상기 소스 영역에 연결된 소스 컨택 라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제2 적층체를 형성하는 단계 이전,
    상기 제1 적층체를 관통하는 하부홀들을 형성하는 단계; 및
    상기 하부홀들 각각을 제1 반도체막으로 채우는 단계를 더 포함하고,
    상기 제2 적층체를 형성하는 단계 이 후,
    상기 제2 적층체를 관통하여 상기 제1 반도체막을 노출하고, 상기 제1 반도체막에 가까워질수록 내경이 좁아지는 상부홀들을 형성하는 단계; 및
    상기 상부홀들 각각 내부에 상기 제1 반도체막에 연결된 제2 반도체막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
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