KR102629478B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 적층체 상에 배치된 식각정지패턴, 상기 식각정지패턴의 상면 및 상기 식각정지패턴의 측벽을 덮도록 연장되고, 오목부(depression)가 형성된 측벽을 갖는 절연막, 및 절연막을 관통하는 콘택플러그들을 포함하는 반도체 장치와 그 제조방법을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 3차원 반도체 장치가 제안된 바 있다. 3차원 반도체 장치를 제조하는 동안, 다양한 원인에 의해 공정불량이 발생할 수 있다. 공정불량은 반도체 장치의 동작 신뢰성을 저하시키거나, 반도체 장치의 동작 불량을 유발하므로, 3차원 반도체 장치의 공정 불량을 개선하기 위한 방안이 요구된다.
본 발명의 실시 예들은 반도체 장치의 동작 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 식각정지패턴; 상기 식각정지패턴 아래에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체; 상기 식각정지패턴 및 상기 게이트 적층체를 관통하는 채널구조들; 상기 식각정지패턴의 상면 및 상기 식각정지패턴의 측벽을 덮도록 연장되고, 오목부(depression)가 형성된 측벽을 갖는 절연막; 및 상기 채널구조들에 각각 연결되도록, 상기 절연막을 관통하는 콘택플러그들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층체를 형성하는 단계; 상기 적층체 상에 식각정지막을 형성하는 단계; 상기 식각정지막을 관통하는 수직부들을 포함하는 절연막을 형성하는 단계; 서로 이웃한 상기 수직부들 사이의 상기 식각정지막을 관통하고, 상기 적층체를 관통하도록 연장된 슬릿을 형성하는 단계; 및 상기 슬릿을 통해 제2 물질막들을 라인패턴들로 교체하는 단계를 포함할 수 있다.
본 기술은 식각정지막 상에 배치된 절연막이 식각정지막을 관통하는 수직부들을 포함할 수 있도록 반도체 장치의 제조공정을 수행할 수 있다. 절연막의 수직부들은 반도체 장치의 제조공정 동안 식각정지막을 보호할 수 있고, 절연막의 수직부들에 의해 절연막의 측벽에 오목부가 형성될 수 있다.
수직부들에 의해 보호되어 잔류하는 식각정지막은, 절연막을 관통하는 콘택플러그를 형성하는 동안 미스 얼라인이 발생하더라도, 공정의 안정성을 높일 수 있다. 이로써, 본 기술은 공정불량을 줄이고, 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 사시도들이다.
도 4는 도 3c에 도시된 X영역을 확대한 도면이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 장치의 다양한 단면을 나타낸다.
도 6은 본 발명의 실시 예에 따른 상부 절연막의 수직부들과 식각정지패턴들의 레이아웃을 나타내는 평면도이다.
도 7은 도 5a 및 도 5b 각각에 도시된 Y영역을 확대하여 나타내는 단면도이다.
도 8, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a 내지 도 11c, 도 12a 및 도 12b는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 나타내는 도면들이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치들 각각은 기판(SUB) 상에 배치된 주변회로 구조(PC) 및 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
셀 어레이(CAR)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트라인, 소스라인, 워드라인들 및 셀렉트 라인들에 전기적으로 연결된다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로 구조(PC)는 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
도 1a에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되지 않는 기판(SUB)의 일부 영역 상에 배치될 수 있다.
또는, 도 1b에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 이 경우, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되므로, 셀 어레이(CAR)와 주변회로 구조(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다. 도 2에 도시된 주변회로 구조(PC)는 도 1a에 도시된 주변회로 구조에 포함되거나, 도 1b에 도시된 주변회로 구조에 포함될 수 있다.
도 2를 참조하면, 주변회로 구조(PC)는 주변 게이트 전극들(PG), 주변 게이트 절연막(PGI), 정션들(Jn), 주변 회로 배선들(PCL), 주변 콘택플러그들(PCP), 및 주변회로 절연막(PIL)을 포함할 수 있다.
주변 게이트 전극들(PG)은 주변회로 구조(PC)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 주변 게이트 절연막(PGI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다.
정션들(Jn)은 기판(SUB)의 활성영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치되어 소스 정션 또는 드레인 정션으로 이용된다. 기판(SUB)의 활성영역은 기판(SUB) 내부에 형성된 소자분리막(isolation layer: ISO)에 의해 구획될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로 배선들(PCL)은 주변 콘택플러그들(PCP)을 통해 주변회로 구조(PC)의 회로에 전기적으로 연결될 수 있다.
주변회로 절연막(PIL)은 주변회로 구조(PC)의 회로, 주변 회로 배선들(PCL) 및 주변 콘택플러그들(PCP)을 덮을 수 있다. 주변회로 절연막(PIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 3a 내지 도 3e는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 사시도들이다. 도 3a 내지 도 3e에서 절연막들의 도시는 생략되었다.
도 3a 내지 도 3e를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 다수의 메모리 스트링들(CST)을 포함할 수 있다. 메모리 스트링들(CST)은 채널구조들(CH)을 따라 배열된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 예를 들어, 메모리 스트링들(CST) 각각은 그에 대응하는 채널구조(CH)에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 스트링들(CST) 각각의 메모리 셀들은 반도체 장치의 집적도 향상을 위해, 3차원 구조로 배열될 수 있다.
채널구조들(CH) 각각은 제1 방향(I)으로 연장되고, 그에 대응하는 비트라인(BL)에 전기적으로 연결될 수 있다. 비트라인(BL)은 제1 방향(I)에 교차되는 수평면에서 제2 방향(Ⅱ)으로 연장될 수 있다. 비트라인(BL)은 콘택플러그(DCT)를 경유하여 그에 대응하는 채널구조(CH)에 연결될 수 있다. 콘택플러그(DCT)는 비트라인(BL)에 직접 접촉되어 그에 대응하는 채널구조(CH)를 향해 연장될 수 있다.
메모리 셀들의 게이트들 및 셀렉트 트랜지스터들의 게이트들은 제1 방향(I)으로 이격되어 적층된 도전패턴들(CP1 내지 CPn)에 연결될 수 있다. 도전패턴들(CP1 내지 CPn)은 워드 라인들(WL), 소스 셀렉트 라인들(SSL) 및 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 도전패턴들(CP1 내지 CPn)은 제1 방향(I)으로 순차로 적층되고 서로 이격된 첫번째층으로부터 n번째층에 각각 배치될 수 있다. 첫번째층은 비트라인(BL)으로부터 가장 멀리 배치된 층으로 정의하고, n번째층은 비트라인(BL)에 가장 가깝게 배치된 층으로 정의한다.
채널구조들(CH)은 n번째층에 배치된 제n 패턴들(CPn)보다 비트라인(BL)을 향하여 돌출된다.
도 3a 내지 도 3d를 참조하면, 도전패턴들(CP1 내지 CPn) 중 적어도 제n 패턴들(CPn)은 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 본 발명은 이에 제한되지 않고, 두개 층 이상에 배치된 도전패턴들이 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 일 실시 예로서, 제n 패턴들(CPn)과 n-1번째 층에 배치된 제n-1 패턴들(CPn-1)이 드레인 셀렉트 라인들(DSL)로 이용될 수 있다.
도전패턴들(CP1 내지 CPn) 중 적어도 첫번째층에 배치된 제1 패턴들(CP1)은 소스 셀렉트 라인들(SSL)로 이용될 수 있다. 본 발명은 이에 제한되지 않고, 두개 층 이상에 배치된 도전패턴들이 소스 셀렉트 라인들(SSL)로 이용될 수 있다. 일 실시 예로서, 제1 패턴들(CP1) 및 두번째 층에 배치된 제2 패턴들(CP2)이 소스 셀렉트 라인들(SSL)로 이용될 수 있다.
드레인 셀렉트 라인들(DSL)과 소스 셀렉트 라인들(SSL) 사이에 배치된 도전패턴들(예를 들어 CP3 내지 CPn-2)은 워드라인들(WL)로 이용될 수 있다.
도전패턴들(CP1 내지 CPn)은 각층에서 제1 슬릿(SI1)에 의해 서로 분리될 수 있다. 드레인 셀렉트 라인들(DSL)은 각층에서 제1 슬릿(SI1) 뿐 아니라, 제2 슬릿(SI2)에 의해 서로 분리될 수 있다. 본 발명은 이에 제한되지 않는다. 도면에 도시되진 않았으나, 일 실시 예로서, 소스 셀렉트 라인들(SSL)은 각층에서 제1 슬릿(SI1) 뿐 아니라, 제3 슬릿에 의해 서로 분리될 수 있다. 도면에 도시되진 않았으나, 일 실시 예로서, 제2 슬릿(SI2)은 생략될 수 있다.
상술한 제2 슬릿(SI2) 및 제3 슬릿은 워드 라인들(WL) 각 층에 중첩될 수 있고, 워드 라인들(WL)을 관통하지 않는 깊이로 형성될 수 있다.
제1 슬릿(SI1) 및 제2 슬릿(SI2)은 수평면에서 제3 방향(Ⅲ)을 따라 연장될 수 있다. 제3 방향(Ⅲ)은 제1 방향(I)과 제2 방향(Ⅱ)에 교차되는 방향으로 정의된다.
워드 라인들(WL) 각각에 공유되는 채널구조들(CH)은 서로 다른 드레인 셀렉트 라인들(DSL)에 의해 제어되는 2이상의 그룹들로 분리될 수 있다. 일 실시 예로서, 드레인 셀렉트 라인들(DSL)은 제2 슬릿(SI2)에 의해 서로 분리된 제1 드레인 셀렉트 라인 및 제2 드레인 셀렉트 라인을 포함할 수 있다. 이 경우, 워드 라인들(WL) 각각에 공유되는 채널구조들(CH)은 제1 드레인 셀렉트 라인에 의해 제어되는 제1 그룹과 제2 드레인 셀렉트 라인에 의해 제어되는 제2 그룹으로 구분될 수 있다.
워드 라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소스 셀렉트 라인들(SSL) 각각은 1열 이상의 채널구조들(CH)을 공통으로 감쌀 수 있다.
채널구조들(CH)의 배열은 지그재그 형상을 형성할 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 일 실시예로서, 채널구조들(CH)은 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)으로 나란하게 배열될 수 있다.
동일층에 배치된 드레인 셀렉트 라인들(DSL)은 제1 슬릿(SI1) 및 제2 슬릿(SI2)에 의해 서로 분리될 수 있다. 워드 라인들(WL) 각각은 제2 슬릿(SI2)에 의해 관통되지 않고, 제2 슬릿(SI2)에 중첩되도록 연장될 수 있다. 도면에 도시되진 않았으나, 동일층에 배치된 소스 셀렉트 라인들(SSL)은 제1 슬릿(SI1) 뿐 아니라, 제3 슬릿에 의해 서로 분리될 수 있다. 이 경우, 워드 라인들(WL) 각각은 제3 슬릿에 의해 관통되지 않고, 제3 슬릿에 중첩되도록 연장될 수 있다.
도 3a, 도 3b 및 도 3d를 참조하면, 채널구조들(CH) 각각은 드레인 셀렉트 라인들(DSL), 워드 라인들(WL) 및 소스 셀렉트 라인들(SSL)을 관통할 수 있다. 도 3c를 참조하면, 채널구조들(CH) 각각은 드레인 셀렉트 라인들(DSL) 및 워드 라인들(WL)을 관통할 수 있다.
도 3a 및 도 3b를 참조하면, 채널구조들(CH)은 도전패턴들(CP1 내지 CPn) 아래에 배치된 소스막(SL)에 직접 연결될 수 있다. 소스막(SL)은 다양한 구조로 형성될 수 있다.
도 3a를 참조하면, 소스막(SL)은 채널구조들(CH) 각각의 바닥면에 접촉될 수 있다. 소스막(SL)은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 일 실시 예로서, 소스막(SL)은 도 1a를 참조하여 설명한 기판(SUB)의 표면으로부터 기판(SUB) 내부를 향해 소스 도펀트를 주입하여 형성될 수 있다. 일 실시 예로서, 소스막(SL)은 도 1b를 참조하여 설명한 기판(SUB) 상에 도프트 반도체막을 증착하여 형성될 수 있다. 이 경우, 기판(SUB)과 도프트 반도체막 사이에 절연막이 배치될 수 있다. 일 실시 예로서, 도프트 반도체막은 도프트 실리콘을 포함할 수 있다.
채널구조들(CH) 각각은 소스막(SL)의 상면에 접촉되고, 도전패턴들(CP1 내지 CPn)을 관통하고, 비트라인(BL)을 향해 제1 방향(I)으로 연장될 수 있다. 채널구조들(CH) 각각의 측벽은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 그에 대응하는 채널구조(CH)의 측벽을 따라 연장될 수 있다. 채널구조들(CH) 각각의 상면 및 바닥면은 다층막(ML)으로 차단되지 않고, 개구될 수 있다.
도 3b를 참조하면, 채널구조들(CH)은 도전패턴들(CP1 내지 CPn)을 관통하고소스막(SL)의 내부로 연장될 수 있다. 채널구조들(CH) 각각의 측벽 일부는 소스막(SL)에 접촉될 수 있다.
소스막(SL)은 제1 소스막(SL1) 및 콘택 소스막(CTS)을 포함할 수 있다. 소스막(SL)은 제2 소스막(SL2)을 더 포함할 수 있다. 채널구조들(CH)은 제2 소스막(SL2) 및 콘택 소스막(CTS)을 관통하고, 제1 소스막(SL1) 내부로 연장될 수 있다.
제1 소스막(SL1)은 채널구조들(CH) 각각의 하단을 감쌀 수 있다. 제1 소스막(SL1)은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 일 실시 예로서, 제1 소스막(SL1)은 도 1a를 참조하여 설명한 기판(SUB)의 표면으로부터 기판(SUB) 내부를 향해 소스 도펀트를 주입하여 형성될 수 있다. 일 실시 예로서, 제1 소스막(SL1)은 도 1b를 참조하여 설명한 기판(SUB) 상에 도프트 반도체막을 증착하여 형성될 수 있다. 이 경우, 기판(SUB)과 도프트 반도체막 사이에 절연막이 배치될 수 있다. 일 실시 예로서, 도프트 반도체막은 도프트 실리콘을 포함할 수 있다.
콘택 소스막(CTS)은 제1 소스막(SL1) 상에 배치되고, 제1 소스막(SL1)의 상면에 접촉될 수 있다. 콘택 소스막(CTS)은 채널구조들(CH) 각각의 측벽 일부에 접촉되고, 채널구조들(CH)을 감싼다.
채널구조들(CH) 각각의 측벽을 따라 연장된 다층막은 콘택 소스막(CTS)에 의해 제1 다층패턴(ML1) 및 제2 다층패턴(ML2)으로 분리될 수 있다. 제1 다층패턴(ML1)은 채널구조들(CH) 각각의 상단을 감싸는 패턴으로 정의하고, 제2 다층패턴(ML2)은 제1 소스막(SL1)과 각각의 채널구조(CH) 사이에 배치된 패턴으로 정의한다.
제2 소스막(SL2)은 콘택 소스막(CTS)과 소스 셀렉트 라인(SSL) 사이에 배치될 수 있다. 제2 소스막(SL2)은 제1 다층 패턴(ML1)을 감싸도록 형성될 수 있다. 제2 소스막(SL2)은 경우에 따라 생략될 수 있다. 제2 소스막(SL2)은 제1 슬릿(SI1)에 의해 관통될 수 있다.
상술한 콘택 소스막(CTS) 및 제2 소스막(SL2) 각각은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 반도체막은 도프트 실리콘막을 포함할 수 있다.
도 4는 도 3c에 도시된 X영역을 확대한 도면이다.
도 3c 및 도 4를 참조하면, 채널구조들(CH) 각각은 그에 대응하는 하부 채널구조(LPC)에 연결될 수 있다.
하부 채널구조(LPC)는 그에 대응하는 채널구조(CH) 아래에 연결된다. 각각의 채널구조(CH)는 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 그에 대응하는 채널구조(CH)의 측벽을 따라 연장될 수 있다. 채널구조(CH)의 상면 및 바닥면은 다층막(ML)으로 차단되지 않고, 개구된다.
하부 채널구조(LPC)는 워드 라인들(WL) 아래에 배치된 적어도 하나의 소스 셀렉트 라인들(SSL)을 관통한다. 하부 채널구조(LPC)의 측벽은 게이트 절연막(GI)으로 둘러싸일 수 있다. 게이트 절연막(GI)은 하부 채널구조(LPC)의 측벽을 따라 연장될 수 있다. 하부 채널구조(LPC)의 상면 및 바닥면은 게이트 절연막(GI)으로 차단되지 않고, 개구될 수 있다.
소스막(SL)은 하부 채널구조(LPC)의 바닥면에 접촉될 수 있다. 소스막(SL)은 도 3a를 참조하여 설명한 소스막(SL)과 동일한 물질로 형성될 수 있다.
도 3d를 참조하면, 채널구조들(CH) 각각은 도전패턴들(CP1 내지 CPn)을 관통하는 기둥부들(PL)과 기둥부들(PL)로부터 수평방향으로 연장된 수평부(HP)를 포함할 수 있다. 채널구조들(CH)의 수평부들(HP)은 제1 패턴들(CP1)의 하부면들에 나란하게 연장될 수 있다. 수평부들(HP)은 제1 슬릿(SI1)으로부터 연장된 슬릿 연장부(SIE)에 의해 서로 분리될 수 있다. 수평부들(HP) 아래에 도프트 영역(DA)이 배치될 수 있다. 다시 말해, 수평부들(HP)은 도프트 영역(DA)과 제1 패턴들(CP1) 사이에 배치될 수 있다.
일 실시 예로서, 도프트 영역(DA)은 웰 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 웰 도펀트는 p형 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 영역(DA)은 도 1a를 참조하여 설명한 기판(SUB)의 표면으로부터 일부 두께로 웰 도펀트를 주입하여 형성될 수 있다. 일 실시 예로서, 도프트 영역(DA)은 도 1b를 참조하여 설명한 기판(SUB) 상에 도프트 반도체막을 증착하여 형성될 수 있다. 이 경우, 기판(SUB)과 도프트 반도체막 사이에 절연막이 배치될 수 있다. 일 실시 예로서, 도프트 반도체막은 도프트 실리콘을 포함할 수 있다.
기둥부들(PL) 각각의 측벽은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 그에 대응하는 수평부(HP)와 제1 패턴(CP1) 사이로 연장될 수 있다. 다층막(ML)은 그에 대응하는 수평부(HP)와 도프트 영역(DA) 사이로 연장될 수 있다.
도 3e를 참조하면, 도전패턴들(CP1 내지 CPn)은 제1 슬릿(SI1)에 의해 소스측 도전패턴들(CP_S) 및 드레인측 도전패턴들(CP_D)로 구분될 수 있다.
소스측 도전패턴들(CP_S) 중 적어도 n번째층에 배치된 소스측 제n 패턴(CPn)은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않고, 두개층 이상에 배치된 도전패턴들 각각이 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 일 실시 예로서, 소스측 도전패턴들(CP_S) 중 n번째층과 n-1번째층에 각각 배치된 소스측 제n 패턴(CPn) 및 소스측 제n-1 패턴(CPn-1)이 각각 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 소스측 도전패턴들(CP_S) 중 소스 셀렉트 라인(SSL) 아래에 배치된 도전패턴들(예를 들어 CP1 내지 CPn-2)은 소스측 워드라인들(WL_S)로 이용될 수 있다.
드레인측 도전패턴들(CP_D) 중 적어도 n번째층에 배치된 드레인측 제n 패턴(CPn)은 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않고, 두개층 이상에 배치된 도전패턴들 각각이 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 일 실시 예로서, 드레인측 도전패턴들(CP_D) 중 n번째층과 n-1번째층에 각각 배치된 드레인측 제n 패턴(CPn) 및 드레인측 제n-1 패턴(CPn-1)이 각각 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 드레인측 도전패턴들(CP_D) 중 드레인 셀렉트 라인(DSL) 아래에 배치된 도전패턴들(예를 들어 CP1 내지 CPn-2)은 드레인측 워드라인들(WL_D)로 이용될 수 있다.
소스측 도전패턴들(CP_S) 위에 공통 소스 라인(CSL)이 배치될 수 있다. 공통 소스 라인(CSL)은 비트라인(BL)과 다른층에 배치된다. 공통 소스 라인(CSL)과 비트라인(BL)은 도전물로 형성되고, 서로 이격된다. 예를 들어, 공통 소스 라인(CSL)은 비트라인(BL)과 소스측 도전패턴들(CP_S) 사이에 배치될 수 있다.
채널구조들(CH) 각각은 소스측 기둥(S_PL), 드레인측 기둥(D_PL) 및 수평부(HP)를 포함할 수 있다. 드레인측 기둥(D_PL)은 비트라인(BL)에 전기적으로 연결될 수 있다. 드레인측 기둥(D_PL)은 드레인측 도전패턴들(CP_D)을 관통하도록 연장되고 수평부(HP)에 연결된다. 소스측 기둥(S_PL)은 공통 소스 라인(CSL)에 전기적으로 연결될 수 있다. 소스측 기둥(S_PL)은 소스측 도전패턴들(CP_S)을 관통하도록 연장되고 수평부(HP)에 연결된다. 수평부(HP)는 파이프 게이트(PG) 내부에 매립된다. 소스측 기둥(S_PL) 및 드레인측 기둥(D_PL)은 수평부(HP)로부터 제1 방향(I)을 따라 연장된다. 파이프 게이트(PG)는 소스측 도전패턴들(CP_S) 및 드레인측 도전패턴들(CP_D) 아래에 배치되고, 수평부(HP)를 감싸도록 형성될 수 있다. 파이프 게이트(PG)는 파이프 트랜지스터의 게이트로 이용될 수 있다. 파이프 트랜지스터는 파이프 게이트(PG)에 전송되는 신호에 따라 소스측 기둥(S_PL) 및 드레인측 기둥(D_PL)을 수평부(HP)를 통해 전기적으로 연결할 수 있다.
채널구조들(CH) 각각의 외벽은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 그에 대응하는 채널구조(CH)의 드레인측 기둥(D_PL), 수평부(HP) 및 소스측 기둥(S_PL)의 외벽들을 따라 연장된다.
제1 슬릿(SI1)은 제2 방향(Ⅱ)으로 서로 이웃한 소스측 도전패턴들(CP_S)과 드레인측 도전패턴들(CP_D) 사이에 배치되고, 제3 방향(Ⅲ)을 따라 연장될 수 있다. 소스측 도전패턴들(CP_S), 드레인측 도전패턴들(CP_D), 및 공통 소스 라인(CSL) 각각은 제3 방향(Ⅲ)을 따라 연장된 라인형으로 형성될 수 있다.
도 3a 내지 도 3e를 참조하여 상술한 워드라인들(WL, WL_D 또는 WL_S)은 메모리 셀들의 게이트들로 이용되고, 드레인 셀렉트 라인들(DSL) 각각은 드레인 셀렉트 트랜지스터의 게이트로 이용되고, 소스 셀렉트 라인들(SSL) 각각은 소스 셀렉트 트랜지스터의 게이트로 이용된다. 다층막(ML, ML1 또는 ML2)은 데이터를 저장하는 데이터 저장막을 포함할 수 있다.
도 3a 내지 도 3e에 도시된 채널구조들(CH) 각각은 제n 패턴들(CPn)보다 비트라인(BL)을 향하여 돌출된 상단을 포함한다. 콘택플러그(DCT)와 그에 대응하는 제n 패턴(CPn) 사이의 이격거리는 각 채널구조(CH)의 상단 길이에 비례한다. 각 채널구조(CH)의 상단 길이는 반도체 장치의 디자인 룰에 따라 다양하게 설계될 수 있으며, 공정마진을 고려하여 설계될 수 있다.
콘택플러그(DCT)의 미스 얼라인에 따른 공정불량은 각 채널구조(CH)의 상단을 감싸도록 형성된 식각정지패턴에 의해 방지될 수 있다. 이하, 도 5a 및 도 5b를 참조하여, 각 채널구조(CH)의 상단을 감싸는 식각정지패턴에 대해 설명한다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 장치의 다양한 단면을 나타낸다.
도 5a 및 도 5b를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 게이트 적층체들(GST)을 포함한다. 게이트 적층체들(GST)은 식각정지패턴들(ES) 아래에 배치될 수 있다. 다시말해, 식각정지패턴들(ES)은 게이트 적층체들(GST) 상에 배치될 수 있다. 게이트 적층체들(GST) 각각은 제1 방향(I)으로 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CPk 내지 CPn)을 포함할 수 있다. 도 5a 및 도 5b 각각은 게이트 적층체들(GST) 각각의 상부를 구성하는 층간 절연막들(ILD) 및 도전패턴들(CPk 내지 CPn)을 나타낸다. 도 5a 및 도 5b 각각에 도시된 도전패턴들(CPk 내지 CPn)은 도 3a 내지 도 3e 각각에 도시된 도전패턴들(CP1 내지 CPn) 중 제k 패턴(CPk) 내지 제n 패턴(CPn)에 대응된다. 제k 패턴(CPk)은 도 3a 내지 도 3e 각각에 도시된 도전패턴들(CP1 내지 CPn) 중 k번째 층에 배치된 패턴이다. 본 발명의 실시 예에 따른 게이트 적층체들(GST) 각각은 도 3a 내지 도 3e 각각에 도시된 도전패턴들(CP1 내지 CPn) 중 k-1번째 층에 배치된 제k-1 패턴으로부터 제1 패턴(CPk-1 내지 CP1)을 더 포함할 수 있다.
도전패턴들(CPk 내지 CPn)은 게이트 도전막을 포함할 수 있다. 예를 들어, 게이트 도전막은 도프트 실리콘막, 금속 실리사이드막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막은 저저항 게이트 도전막을 위해, 텅스텐, 니켈, 코발트 등의 저저항 금속을 포함할 수 있다. 게이트 도전막은 베리어막을 더 포함할 수 있다. 베리어막은 금속막으로부터 금속의 확산을 방지하기 위한 막으로서, 예를 들어 금속 질화막을 포함할 수 있다. 예를 들어, 금속 질화막은 티타늄 질화물, 탄탈륨 질화막 등을 포함할 수 있다.
층간 절연막들(ILD)은 산화물을 포함할 수 있고, 예를 들어 실리콘 산화물을 포함할 수 있다.
제2 방향(Ⅱ)으로 서로 이웃한 게이트 적층체들(GST)은 슬릿(SI)에 의해 서로 분리될 수 있다. 제2 방향(Ⅱ)은 제1 방향(I)에 교차하는 수평면에 나란한 방향이다. 층간 절연막들(ILD) 및 도전패턴들(CPk 내지 CPn) 각각은 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)으로 연장될 수 있다. 제3 방향(Ⅲ)은 제1 방향(I)에 교차하는 수평면에 나란한 방향이고, 제2 방향(Ⅱ)에 교차하는 방향이다.
식각정지패턴들(ES) 및 게이트 적층체들(GST)은 채널구조들(CH)에 의해 관통될 수 있다. 채널구조들(CH) 각각은 그에 대응하는 식각정지패턴(ES) 및 그에 대응하는 게이트 적층체(GST)로 둘러싸인다. 채널구조들(CH) 각각은 제n 패턴(CPn)보다 돌출되고, 그에 대응하는 식각정지패턴(ES)으로 둘러싸인 상단을 갖는다.
게이트 적층체들(GST)은 식각정지패턴들(ES)보다 측면방향을 향해 돌출될 수 있다. 즉, 게이트 적층체들(GST)은 식각정지패턴들(ES) 보다 슬릿(SI)을 향해 돌출될 수 있다. 예를 들어, 층간 절연막들(ILD) 및 도전패턴들(CPk 내지 CPn) 각각은 식각정지패턴들(ES) 보다 슬릿을 향해 돌출될 수 있다.
식각정지패턴들(ES)은 상부 절연막(UD)으로 둘러싸일 수 있다. 상부 절연막(UD)은 산화물을 포함할 수 있다. 예를 들어, 산화물은 실리콘 산화물을 포함할 수 있다. 식각정지패턴들(ES)은 층간 절연막들(ILD) 및 상부 절연막(UD)과 다른 식각률을 갖는 물질을 포함할 수 있다. 예를 들어, 식각정지패턴들(ES)은 질화물을 포함할 수 있다. 예를 들어, 질화물을 실리콘 질화물을 포함할 수 있다.
상부 절연막(UD)은 식각정지패턴들(ES) 각각의 상면 및 측벽을 덮도록 연장된다. 상부 절연막(UD)은 슬릿(SI)을 향하는 측벽들을 포함할 수 있다. 이러한 상부 절연막(UD)의 측벽들에 오목부들(depression: DP)이 형성된다. 오목부들(DP)은 식각정지패턴들(ES)을 관통하는 채널구조들(CH)의 상단들에 중첩된다.
상부 절연막(UD)은 수직부들(P1) 및 수평부들(P2)를 포함할 수 있다. 상부 절연막(UD)의 수직부들(P1)은 슬릿(SI)을 향하는 식각정지패턴들(ES)의 측벽들 상에 각각 배치된다. 수평부들(P2)은 수직부들(P1)로부터 식각정지패턴들(ES) 상면을 덮도록 연장된다.
수평부들(P2) 및 게이트 적층체들(GST)은 슬릿(SI)을 향하여 수직부들(P1)보다 돌출될 수 있다. 달리 말해, 수평부들(P2)은 제1 방향(I)에 교차되는 측면방향을 향하여 수직부들(P1) 및 게이트 적층체들(GST)보다 돌출될 수 있다. 이러한 구조에 따르면, 상부 절연막(UD)의 오목부들(DP)은 수직부들(P1)의 측면들에 각각 정의될 수 있다.
반도체 장치는 제1 블로킹 절연막(BI1)을 더 포함할 수 있다. 제1 블로킹 절연막(BI1)은 층간 절연막들(ILD) 및 도전패턴들(CPk 내지 CPn) 사이의 계면들을 따라 연장된다. 제1 블로킹 절연막(BI1)은 채널구조들(CH)을 향하는 도전패턴들(CPk 내지 CPn)의 측벽을 덮도록 연장된다. 제1 블로킹 절연막(BI1)은 수직부들(P1)보다 돌출된 수평부들(P2) 각각의 표면을 덮도록 연장되고, 수직부들(P1) 각각의 측면을 덮도록 연장된다.
제1 블로킹 절연막(BI1)은 유전상수가 높은 절연물을 포함할 수 있다. 예를 들어, 제1 블로킹 절연막(BI1)은 금속 산화물을 포함할 수 있다. 예를 들어 금속 산화물은 알루미늄 산화물을 포함할 수 있다. 제1 블로킹 절연막(BI1)은 경우에 따라 생략될 수 있다.
슬릿(SI)은 수직구조(VS)로 채워질 수 있다. 수직구조(VS)는 게이트 적층체들(GST)의 측벽들 및 상부 절연막(UD)의 측벽들을 덮도록 연장되고, 오목부들(DP)을 향해 돌출된 돌출부들을 포함할 수 있다.
일 실시 예로서, 수직구조(VS)는 슬릿(SI) 내부를 완전히 채우는 절연물을 포함할 수 있다. 일 실시 예로서, 수직구조(VS)는 측벽 절연막 및 수직도전패턴을 포함할 수 있다. 측벽 절연막은 슬릿(SI)의 측벽을 덮도록 연장되고, 수직도전패턴은 측벽 절연막에 의해 개구된 슬릿(SI)의 중심영역을 채우도록 형성될 수 있다.
제1 블로킹 절연막(BI1)이 형성된 경우, 수직구조(VS)는 제1 블로킹 절연막(BI1) 상에 형성될 수 있다.
상부 절연막(UD)의 수평부들(P2)은 콘택 플러그들(CT)에 의해 관통될 수 있다. 콘택 플러그들(CT) 각각은 도 3a 내지 도 3e 각각에 도시된 콘택 플러그(DCT)에 대응될 수 있다. 콘택 플러그들(CT)은 채널구조들(CH)에 각각 연결될 수 있다. 콘택 플러그들(CT)은 도전물질을 포함할 수 있다.
채널구조들(CH) 각각은 코어절연막(CO), 반도체막(SE) 및 캡핑패턴(CAP)을 포함할 수 있다. 코어절연막(CO)은 절연물을 포함하고, 예를 들어 산화물을 포함할 수 있다. 반도체막(SE)은 코어절연막(CO)을 감싸도록, 코어절연막(CO)의 측벽을 따라 연장된다. 반도체막(SE)은 전하가 이동되는 채널로 이용될 수 있다. 예를 들어, 반도체막(SE)은 실리콘을 포함할 수 있다. 코어절연막(CO)은 반도체막(SE)보다 낮은 높이로 형성되고, 반도체막(SE)은 코어절연막(CO)보다 제1 방향(I)으로 돌출된다. 캡핑패턴(CAP)은 코어절연막(CO) 상에 배치되고, 코어절연막(CO)보다 돌출된 반도체막(SE)의 상단에 의해 둘러싸인다. 캡핑패턴(CAP)은 반도체막(SE)에 접촉된다. 캡핑패턴(CAP)은 도펀트가 도핑된 도프트 반도체막을 포함한다. 예를 들어, 도프트 반도체막은 도프트 실리콘을 포함할 수 있다. 캡핑패턴(CAP)은 n형 도펀트를 포함할 수 있다. 콘택플러그들(CT)은 그에 대응하는 캡핑패턴(CAP)에 연결될 수 있다. 캡핑패턴(CAP)은 정션으로 이용될 수 있다.
채널구조들(CH) 각각을 감싸는 다층막(ML)은 그에 대응하는 채널구조(CH)의 측벽을 따라 연장될 수 있다.
콘택플러그들(CT)의 정렬시, 도 5a에 도시된 바와 같이, 정렬오차없이 콘택플러그들(CT)의 중심축이 채널구조들(CH)의 중심축에 일치할 수 있다. 이와는 다르게, 콘택플러그들(CT)의 정렬시, 도 5b에 도시된 바와 같이, 미스얼라인으로 인하여, 콘택플러그들(CT)이 채널구조들(CH)의 일측에 치우치게 배치될 수 있다.
반도체 장치를 제조하는 동안, 슬릿(SI)이 개구되고, 개구된 슬릿(SI)에 의해 식각정지패턴들(ES)을 위한 식각정지막이 슬릿(SI)에 의해 노출될 수 있다. 슬릿(SI)에 의해 노출된 식각정지막의 일부가 반도체 장치를 제조하는 동안, 제거되어 오목부들(DP)이 형성될 수 있다. 슬릿(SI)이 개구된 상태에서 식각정지막의 일부가 제거되더라도, 상부 절연막(UD)의 수직부들(P1)에 의해 보호되는 식각정지막의 나머지 부분들은 식각 정지패턴들(ES)로서 잔류될 수 있다.
콘택플러그들(CT)을 형성하기 위해 상부 절연막(UD)을 식각하는 동안, 식각정지패턴들(ES)과 상부 절연막(UD) 사이의 식각률 차이를 이용하여 제n 패턴(CPn)이 노출되는 것을 방지할 수 있다. 예를 들어, 도 5b에 도시된 바와 같이, 콘택플러그들(CT)의 미스 얼라인이 발생하는 경우, 상부 절연막(UD)을 식각하는 동안, 식각정지패턴들(ES) 각각의 일부가 식각될 수 있다. 그러나, 식각정지패턴들(ES)은 상부 절연막(UD)을 식각하기 위한 식각물질에 대해 높은 식각내성을 가지므로, 콘택플러그들(CT)에 의해 완전히 관통되기 어렵다. 이로써, 본 발명의 실시 예는 콘택플러그들(CT)의 미스 얼라인에 따른 펀치현상을 줄일 수 있다.
도 6은 본 발명의 실시 예에 따른 상부 절연막(UD)의 수직부들(P1)과 식각정지패턴들(ES)의 레이아웃을 나타내는 평면도들이다. 도 6은 도 5a에 도시된 선 A-A'를 따라 절취한 반도체 장치의 횡단면도를 나타낸다.
도 6을 참조하면, 식각정지패턴들(ES) 각각은 제1 방향(I)에 교차하는 수평면에서 서로 교차하는 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)을 따라 연장될 수 있다. 수직부들(P1) 및 수직구조(VS) 각각은 제3 방향(Ⅲ)을 따라 라인형으로 연장될 수 있다. 수직부들(P1)은 수직구조(VS)를 사이에 두고 서로 마주한다. 제1 블로킹 절연막(BI1)은 수직부들(P1) 각각과 수직구조(VS) 사이의 계면을 따라 연장될 수 있다.
식각정지패턴들(ES) 각각을 관통하는 채널구조들(CH)은 제2 방향(Ⅱ) 및 제3 방향(Ⅲ) 따라 지그재그로 배치될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 식각정지패턴들(ES) 각각을 관통하는 채널구조들(CH)은 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)으로 서로 나란하게 배열될 수 있다.
채널구조들(CH) 각각의 횡단면은 원형일 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 채널구조들(CH) 각각의 횡단면은 삼각형, 사각형, 다각형, 또는 타원형 등 다양하게 변경될 수 있다. 채널구조들(CH) 각각은 반도체막(SE)으로 에워싸인 캡핑패턴(CAP)을 포함하고, 다층막(ML)으로 에워싸인다.
도 7은 도 5a 및 도 5b 각각에 도시된 Y영역을 확대하여 나타내는 단면도이다.
도 7을 참조하면, 다층막(ML)은 채널구조들(CH) 각각과 게이트 적층체(GST) 사이의 계면을 따라 연장될 수 있다. 다층막(ML)은 그에 대응하는 채널구조(CH)를 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 제2 블로킹 절연막(BI2)을 포함할 수 있다.
데이터 저장막(DL)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다.
데이터 저장막(DL)은 그에 대응하는 채널구조(CH)와 도 5a 또는 도 5b에 도시된 도전패턴들(CPk 내지 CPn) 중 워드 라인들 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 전하 트랩이 가능한 실리콘 질화물로 형성될 수 있다.
데이터 저장막(DL)은 파울러 노드 하임 터널링이 아닌 다른 동작 원리에 기초하여 데이터를 저장할 수 있다. 예를 들어, 데이터 저장막(DL)은 상변화 물질막으로 형성되고, 상변화에 따른 데이터를 저장할 수 있다.
제2 블로킹 절연막(BI2)은 전하 차단이 가능한 산화물을 포함할 수 있다. 터널 절연막(TI)을 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다.
제1 블로킹 절연막(BI1) 및 제2 블로킹 절연막(BI2) 중 어느 하나는 경우에 따라 생략될 수 있다.
도면에 도시되진 않았으나, 터널절연막(TI) 및 데이터 저장막(DL) 중 적어도 어느 하나는 제1 블로킹 절연막(BI1)과 층간 절연막(ILD) 사이의 계면과, 채널구조(CH)와 제1 블로킹 절연막(BI1) 사이의 계면을 따라 연장될 수 있다.
도 8, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a 내지 도 11c, 도 12a 및 도 12b는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 나타내는 도면들이다.
도 8은 예비 적층체(ST) 및 식각정지막(111)을 관통하는 채널구조들(129)을 나타낸다.
도 8을 참조하면, 예비 적층체(ST)는 제1 물질막들(101) 및 제2 물질막들(103)을 교대로 적층하여 형성된다. 제1 물질막들(101)은 도 5a 또는 도 5b에 도시된 층간 절연막들(ILD)을 위한 절연물일 수 있다. 제2 물질막들(103)은 제1 물질막들(101)과 다른 식각률을 갖는다. 예를 들어, 제1 물질막들(101) 각각은 실리콘 산화막등의 산화물을 포함할 수 있고, 제2 물질막들(103) 각각은 실리콘 질화막등의 질화물을 포함할 수 있다. 예비 적층체(ST)의 최상층에 제1 물질막들(101) 중 최상층막이 배치될 수 있다.
식각정지막(111)은 예비 적층체(ST) 상에 형성된다. 식각정지막(111)은 제1 물질막들(101)과 다른 식각률을 갖는다. 예를 들어, 식각정지막(111)은 제2 물질막들(103)과 동일한 물질을 포함할 수 있다. 예를 들어, 식각정지막(111) 및 제2 물질막들(103) 각각은 질화물을 포함할 수 있다.
채널구조들(129)을 형성하는 단계는 예비 적층체(ST)를 관통하는 홀들(H)을 형성하는 단계 및 홀들(H)을 채널구조들(129)로 각각 채우는 단계를 포함할 수 있다. 채널구조들(129)을 형성하기 전, 홀들(H) 각각의 측벽 상에 다층막(121)을 형성하는 단계를 더 포함할 수 있다. 이 경우, 채널구조들(129) 각각은 다층막(121) 상에 형성될 수 있다.
다층막(121)을 형성하는 단계는 홀들(H) 각각의 측벽으로부터 홀들(H) 각각의 중심영역을 향하여 블로킹 절연막, 데이터 저장막 및 터널 절연막을 순차로 적층하는 단계를 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 절연물을 포함할 수 있다. 예를 들어, 블로킹 절연막은 산화물을 포함할 수 있다. 데이터 저장막은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막은 실리콘 질화물을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 절연물을 포함할 수 있다. 예를 들어, 터널 절연막은 실리콘 산화물을 포함할 수 있다.
채널구조들(129) 각각은 반도체막(123), 코어절연막(125) 및 캡핑패턴(127)을 포함할 수 있다. 반도체막(123)은 홀들(H) 각각의 측벽을 따라 컨포멀하게 형성된다. 예를 들어, 반도체막(123)은 실리콘막을 증착하여 형성될 수 있다. 반도체막(123)에 의해 개구된 홀들(H) 각각의 중심영역은 코어절연막(125) 및 캡핑패턴(127)으로 채워진다.
코어절연막(125)은 산화물을 포함할 수 있다. 코어절연막(125)의 높이는 홀들(H) 각각의 높이보다 낮게 제어될 수 있다. 코어절연막(125)의 높이를 제어하기 위해 홀들(H) 내부의 코어절연막(125)의 일부를 제거할 수 있다.
캡핑패턴(127)은 코어절연막(125) 상에 배치되고, 반도체막(123)의 상단에 의해 둘러싸일 수 있다. 캡핑패턴(127)은 도프트 반도체막을 포함할 수 있다. 예를 들어, 캡핑패턴(127)은 도프트 실리콘을 포함할 수 있다. 캡핑패턴(127)은 n형 도펀트를 포함할 수 있다. 일 실시 예로서, 캡핑패턴(127)에 접하는 반도체막(123)의 상단은 레이저 어닐링등의 공정에 의해 캡핑패턴(127)과 함께 재결정화될 수 있다.
도 9a 및 도 9b는 식각정지막을 관통하는 트렌치들(131)을 나타낸다. 도 9a는 채널구조들(129) 및 트렌치들(131)의 레이아웃을 나타내는 평면도이고, 도 9b는 도 9a에 도시된 선 C-C'를 따라 절취한 단면을 나타낸다.
도 9a 및 도 9b를 참조하면, 트렌치들(131)은 도 8에 도시된 식각정지막(111)을 관통하도록 형성된다. 이로써, 식각정지막은 식각정지패턴들(111P1) 및 제1 더미패턴(111P2A)으로 분리될 수 있다. 식각정지패턴들(111P1) 각각은 채널구조들(129)을 그룹별로 감쌀 수 있다. 예를 들어, 채널구조들(129)은 다수의 그룹들(GR)로 구분될 수 있다. 각각의 그룹(GR)은 그에 대응하는 식각정지패턴(111P1)으로 둘러싸인다.
트렌치들(131)은 채널구조들(129)로 형성된 그룹들(GR)간 경계에서 서로 나란하게 연장된다. 제1 더미패턴(111P2A)은 채널구조들(129)로 형성된 그룹들(GR)간 경계에서 서로 이웃한 트렌치들(131) 사이에 잔류하는 식각정지막의 일부영역이다.
트렌치들(131)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 일 실시 예로서, 트렌치들(131)을 형성하는 공정은 도 3a 내지 도 3d 각각에 도시된 제2 슬릿(SI2)을 형성하는 공정을 이용하여 형성될 수 있다. 도면에 도시되진 않았으나, 제2 슬릿(SI2)은 트렌치들(131) 각각보다 넓은 폭으로 형성될 수 있고, 각 그룹(GR)의 채널구조들(129) 사이에서 식각정지패턴들(111P1) 및 예비 적층체(ST)의 일부를 관통할수 있다. 일 실시 예로서, 트렌치들(131)을 형성하는 공정은 제2 슬릿(SI2)을 형성하는 공정과 분리된 개별공정으로서 진행될 수 있다.
도 10a 및 도 10b는 슬릿(141) 및 상부 절연막(133)을 나타낸다. 도 10a는 슬릿(141), 상부 절연막의 수직부들(133P1) 및 식각정지패턴들(111P1)의 레이아웃을 나타내는 평면도이다. 도 10b는 도 10a에 도시된 선 C-C'를 따라 절취한 단면을 나타낸다.
도 10a 및 도 10b를 참조하면, 도 9a 및 도 9b에 도시된 트렌치들(131)이 채워지도록 상부 절연막(133)을 형성한다. 상부 절연막(133)은 수직부들(133P1) 및수평부(133P2)로 구분될 수 있다. 수직부들(133P1)은 트렌치들(131)을 채우는 상부 절연막(133)의 일부이다. 수평부(133P2)는 식각정지패턴들(111P1)의 상면과 채널구조들(129)의 상면을 덮도록 수직부들(133P1)로부터 연장된 상부 절연막(133)의 다른 일부이다. 수평부(133P2)는 도 9a 및 도 9b에 도시된 제1 더미패턴(111P2A)의 상면을 덮도록 연장된다.
상부 절연막(133)은 도 8을 참조하여 상술한 식각정지막(111) 및 제2 물질막들(103)과 다른 식각률을 갖는다. 예를 들어, 상부 절연막(133)은 실리콘 산화막 등의 산화물을 포함할 수 있다.
상부 절연막(133)은 슬릿(141)에 의해 관통된다. 슬릿(141)은 서로 이웃한 수직부들(133P1) 사이에서 상부 절연막(133)의 수평부(133P2)를 관통한다. 슬릿(141)은 도 9a 및 도 9b에 도시된 제1 더미패턴(111P2A)을 관통하도록 연장된다. 이에 따라, 제1 더미패턴(111P2A)은 슬릿(141)에 의해 제2 더미패턴들(111P2B)로 분리될 수 있다. 제2 더미패턴들(111P2B)은 수직부들(133P1)과 슬릿(141) 사이에 잔류될 수 있다. 슬릿(141)은 도 9a 및 도 9b에 도시된 제1 더미패턴(111P2A)에 중첩된 예비 적층체(ST)를 관통하도록 연장된다. 슬릿(141)은 수직부들(133P1)에 나란하게 연장된 라인형으로 형성될 수 있다. 슬릿(141)은 포토리소그래피 공정을 이용하여 형성될 수 있다.
도 11a 내지 도 11c는 슬릿(141)을 통해 도 10b에 도시된 제2 물질막들(103)을 라인패턴들로 교체하는 단계를 나타내는 단면도들이다.
도 11a를 참조하면, 슬릿(141)을 통해 도 10b에 도시된 제2 물질막들(103)을 제거한다. 이로써, 도 10b에 도시된 제1 물질막들(101) 및 제2 물질막들(103)의 적층방향으로 서로 이웃한 제1 물질막들(101) 사이에 도 11a에 도시된 바와 같이 개구영역들(143)이 정의된다. 도 8을 참조하여 상술한 바와 같이, 제2 물질막들(103)은 제1 물질막들(101)과 다른 식각률을 가지므로, 제2 물질막들(103)을 선택적으로 제거하는 동안 제1 물질막들(101)의 손실을 최소화할 수 있다.
제2 물질막들(103)을 선택적으로 식각하는 동안, 도 10b에 도시된 슬릿(141)을 통해 노출된 제2 더미패턴들(111P2B)이 동시에 제거될 수 있다. 이로써, 도 11a에 도시된 바와 같이, 상부 절연막(133)의 수직부들(133P1)이 노출될 수 있고, 슬릿(141)을 향하는 상부 절연막(133)의 측면에 언더컷 영역(UC)이 정의될 수 있다. 언더컷 영역(UC)은 각각의 수직부(133P1)보다 슬릿(141)을 향하여 돌출되게 잔류하는 수평부(133P2) 및 최상층 제1 물질막(T)에 의해 정의될 수 있다.
도 10a 및 도 10b를 참조하여 상술한 바와 같이, 상부 절연막(133)은 제2 물질막들(103)과 다른 식각률을 가진다. 이에 따라, 제2 물질막들(103)을 선택적으로 제거하는 동안 상부 절연막(133)의 수직부들(133P1)이 노출되더라도, 수직부들(133P1)의 손실이 최소화될 수 있다. 또한, 제2 물질막들(103)을 선택적으로 제거하는 동안, 식각정지패턴들(111P1)은 도 11a에 도시된 바와 같이 수직부들(133P1)에 의해 보호될 수 있다.
도 11b를 참조하면, 도 11a에 도시된 개구영역들(143)을 도전막(151)으로 채운다. 도전막(151)을 형성하기 전, 개구영역들(143)의 표면들을 따라 연장된 블로킹 절연막(145)을 더 형성할 수 있다. 블로킹 절연막(145)은 슬릿(141)을 향하는 제1 물질막들(101) 각각의 측벽 및 도 11a에 도시된 언더컷 영역(UC)의 표면을 덮도록 연장될 수 있다. 블로킹 절연막(145)은 전하를 차단하는 절연물을 포함할 수 있다. 예를 들어, 블로킹 절연막(145)은 금속 산화물을 포함할 수 있다. 예를 들어, 금속 산화물은 알루미늄 산화막을 포함할 수 있다.
상술한 블로킹 절연막(145)이 형성된 경우, 도전막(151)은 블로킹 절연막(145) 상에서 도 11a에 도시된 개구영역들(143) 각각을 채우도록 형성된다. 도전막(151)은 도프트 실리콘막, 금속 실리사이드막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막은 텅스텐, 니켈, 코발트 등의 저저항 금속을 포함할 수 있다. 도전막(151)은 블로킹 절연막(145) 상에 컨포멀하게 형성된 베리어막을 더 포함할 수 있다. 베리어막은 금속 질화막을 포함할 수 있다. 예를 들어, 금속 질화막은 티타늄 질화물, 탄탈륨 질화막 등을 포함할 수 있다.
도 11c를 참조하면, 도 11a에 도시된 도전막(151)을 식각하여 도전막(151)을 라인패턴들(151P)로 분리한다. 이로써, 도 5a 및 도 5b 각각에 도시된 바와 같은 게이트 적층체들(GST)을 형성할 수 있다.
라인패턴들(151P)은 도 5a 또는 도 5b에 도시된 도전패턴들(CPk 내지 CPn)에 대응될 수 있다. 라인패턴들(151P)로 덮이지 않는 블로킹 절연막(145)의 일부 영역들이 도전막(151)의 식각공정에 의해 노출될 수 있다. 이 때, 언더컷 영역(UC) 상에 배치된 블로킹 절연막(145)의 일부 영역이 노출될 수 있다.
도 12a 및 도 12b는 수직구조(155) 및 콘택홀들(161A, 161B)을 나타내는 단면도이다. 도 12a는 콘택홀들(161A)이 채널구조들(129)에 오차없이 정렬된 실시 예를 나타내는 단면도이고, 도 12b는 오차범위 내에서 콘택홀들(161B)이 채널구조들(129)의 일측에 치우쳐 정렬된 실시 예를 나타내는 단면도이다.
도 12a 및 도 12b를 참조하면, 도 11c에 도시된 슬릿(141) 내부를 수직구조(155)로 채울 수 있다. 일 실시 예로서, 수직구조(155)는 슬릿(141) 내부를 절연물로 완전히 채워서 형성될 수 있다. 일 실시 예로서, 수직구조(155)를 형성하는 단계는, 블로킹 절연막(145)을 덮도록 슬릿(141)의 측벽 상에 측벽 절연막을 형성하는 단계 및 측벽 절연막에 의해 노출된 슬릿(141)의 중심 영역을 도전물로 채우는 단계를 포함할 수 있다.
콘택홀들(161A, 161B)은 포토리소그래피 공정을 이용하여 상부 절연막의 수평부(133P2)를 식각함으로써 형성될 수 있다.
도 12a에 도시된 바와 같이, 콘택홀들(161A)의 중심축들이 채널구조들(129)의 중심축들에 각각 일치된 경우, 캡핑패턴(127)이 그에 대응하는 콘택홀(161A)에 의해 노출될 수 있다. 이 때, 캡핑패턴(127)이 식각정지막 역할을 할 수 있다.
도 12b에 도시된 바와 같이, 콘택홀들(161B)이 채널구조들(129)의 일측에 치우쳐 배치된 경우, 캡핑패턴(127) 뿐 아니라, 반도체막(123)의 측벽이 그에 대응하는 콘택홀(161B)에 의해 노출될 수 있다. 이 때, 캡핑패턴(127) 및 식각정지패턴들(111P1)이 식각정지막 역할을 할 수 있다.
비교예로서, 식각정지패턴들(111P1)이 형성되지 않은 경우, 제1 상부 절연막(133)을 관통하는 콘택홀들(161B)을 형성하는 동안 게이트 적층체(GST)가 노출될 수 있다. 이 경우, 라인패턴들(151P)과 콘택홀들(161B) 내부에 배치될 콘택 플러그들 간의 절연거리가 확보되지 못하는 펀치불량이 발생할 수 있다. 이를 방지하기 위해, 게이트 적층체(GST)보다 돌출되는 채널구조들(129) 각각의 상단 길이를 증가시킬 수 있다. 이 경우, 도 8를 참조하여 상술한 홀들 내부의 코어절연막(125)의 일부를 제거하는 단계에서 코어절연막(125)의 식각량을 홀들마다 균일하게 제어하기 어려울 수 있다. 이 경우, 홀들마다 캡핑패턴(127)을 균일하게 형성하기 어려우므로 반도체 장치의 동작특성이 열화될 수 있다.
본 발명의 실시 예는 게이트 적층체(GST)보다 돌출된 채널구조들(129) 각각의 상단 높이를 과도하게 증가시키지 않더라도, 콘택홀들(161B)을 형성하는 동안 식각정지패턴들(111P1)을 식각정지막으로 이용할 수 있다. 이에 따라, 본 발명의 실시 예는 콘택홀들(161B)에 의해 게이트 적층체(GST)가 노출되는 현상을 방지하고, 펀치불량을 방지할 수 있다. 이로써, 본 발명의 실시 예는 반도체 장치의 제조공정의 안정성을 높일 수 있고, 반도체 장치의 동작특성을 향상시킬 수 있다.
이어서, 도 12a 및 도 12b에 도시된 콘택홀들(161A, 161B)을 도전물로 채워서, 도 5a 및 도 5b에 도시된 콘택플러그들(CT)을 형성할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 5a 및 도 5b에 도시된 구조들 중 적어도 어느 하나를 포함하는 반도체 메모리 장치를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
ES, 111P1: 식각정지패턴 ILD: 층간절연막
CP1 내지 CPn: 도전패턴 GST: 게이트 적층체
CH, 129: 채널구조 DP: 오목부
UD, 133: 상부 절연막 CT: 콘택플러그
P1, 133P1: 수직부 P2, 133P2: 수평부
BI1, BI2, 145: 블로킹 절연막 VS, 155: 수직구조
101: 제1 물질막 103: 제2 물질막
111: 식각정지막 ST: 예비 적층체
SI, 141: 슬릿 151P: 라인패턴
131: 트렌치 143: 개구영역
151: 도전막 UC: 언더컷 영역

Claims (20)

  1. 식각정지패턴;
    상기 식각정지패턴 아래에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체;
    상기 식각정지패턴 및 상기 게이트 적층체를 관통하는 채널구조들;
    상기 식각정지패턴의 상면 및 상기 식각정지패턴의 측벽을 덮도록 연장되고, 오목부(depression)가 형성된 측벽을 갖는 절연막; 및
    상기 채널구조들에 각각 연결되도록, 상기 절연막을 관통하는 콘택플러그들을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 절연막의 오목부는 상기 식각정지패턴을 관통하는 상기 채널구조들 각각의 상단에 중첩된 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 절연막은,
    상기 식각정지패턴의 상기 측벽 상에 배치된 수직부; 및
    상기 수직부로부터 상기 식각정지패턴의 상기 상면을 덮도록 연장된 수평부를 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 수평부는 상기 층간 절연막들 및 상기 도전패턴들의 적층방향에 교차되는 측면방향을 향하여 상기 수직부보다 돌출되고,
    상기 게이트 적층체는 상기 측면방향을 향하여 상기 수직부보다 돌출된 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 절연막의 상기 오목부는 상기 수직부의 측면에 형성된 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 수직부보다 돌출된 상기 수평부의 표면 및 상기 수직부의 측면을 덮도록 연장된 블로킹 절연막을 더 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 블로킹 절연막은
    상기 도전패턴들과 상기 층간 절연막들 사이의 계면들 각각을 따라 연장되고,
    상기 채널구조들을 향하는 상기 도전패턴들의 측벽들 각각을 덮도록 연장되는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 식각정지패턴은 상기 절연막과 다른 식각률을 갖는 물질을 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 식각정지패턴은 질화물을 포함하고, 상기 절연막은 산화물을 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 게이트 적층체의 측벽 및 상기 절연막의 상기 측벽을 덮도록 연장되고, 상기 오목부를 향해 돌출된 돌출부를 포함하는 수직구조를 더 포함하는 반도체 장치.
  11. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층체를 형성하는 단계;
    상기 적층체 상에 식각정지막을 형성하는 단계;
    상기 식각정지막을 관통하는 수직부들을 포함하는 절연막을 형성하는 단계;
    서로 이웃한 상기 수직부들 사이의 상기 식각정지막을 관통하고, 상기 적층체를 관통하도록 연장된 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 제2 물질막들을 라인패턴들로 교체하는 단계를 포함하는 반도체 장치의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 식각정지막은 상기 절연막과 다른 식각률을 갖는 물질을 포함하는 반도체 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 식각정지막은 질화물을 포함하고, 상기 절연막은 산화물을 포함하는 반도체 장치의 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 식각정지막과 상기 제2 물질막들은 서로 동일한 물질을 포함하는 반도체 장치의 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 식각정지막을 관통하는 트렌치들을 형성하는 단계; 및
    상기 수직부들이 상기 트렌치들을 채우도록 상기 식각정지막 상에 상기 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제2 물질막들을 상기 라인패턴들로 교체하는 단계는,
    상기 제1 물질막들 및 제2 물질막들의 적층방향으로 서로 이웃한 상기 제1 물질막들 사이에 개구영역들이 정의되도록, 상기 슬릿을 통해 상기 제2 물질막들을 제거하는 단계;
    상기 개구영역들 각각의 표면 상에 블로킹 절연막을 형성하는 단계;
    상기 개구영역들을 채우고 상기 블로킹 절연막 상에 배치된 도전막을 형성하는 단계; 및
    상기 도전막을 식각하여 서로 분리된 상기 라인패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제2 물질막들을 제거하는 동안, 상기 슬릿과 상기 수직부들 사이에 배치된 상기 식각정지막의 일부가 제거되어, 상기 수직부들을 노출하는 언더컷 영역이 정의되는 반도체 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 블로킹 절연막은 상기 제1 물질막들 각각의 상기 슬릿을 향하는 측벽 및 상기 언더컷 영역의 표면을 덮도록 연장되는 반도체 장치의 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 식각정지막 및 상기 적층체를 관통하는 채널구조들을 형성하는 단계를 더 포함하고,
    상기 절연막은 상기 채널구조들을 덮도록 상기 식각정지막 상에 배치된 수평부를 더 포함하는 반도체 장치의 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 채널구조들에 각각 연결되도록, 상기 절연막을 관통하는 콘택플러그들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
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