CN110520985A - 三维存储器件的互连结构 - Google Patents

三维存储器件的互连结构 Download PDF

Info

Publication number
CN110520985A
CN110520985A CN201980001410.9A CN201980001410A CN110520985A CN 110520985 A CN110520985 A CN 110520985A CN 201980001410 A CN201980001410 A CN 201980001410A CN 110520985 A CN110520985 A CN 110520985A
Authority
CN
China
Prior art keywords
contact
channel
layer
dielectric
narrow slit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980001410.9A
Other languages
English (en)
Other versions
CN110520985B (zh
Inventor
朱宏斌
唐娟
徐伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN110520985A publication Critical patent/CN110520985A/zh
Application granted granted Critical
Publication of CN110520985B publication Critical patent/CN110520985B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)

Abstract

公开了3D存储器件和用于形成其的方法的实施例。在一个示例中，3D存储器件包括衬底、存储器叠片、沟道结构和狭缝结构。存储器叠片包括在衬底之上的交织的导电层和电介质层。沟道结构垂直延伸穿过存储器叠片。狭缝结构垂直延伸穿过存储器叠片。狭缝结构的上端高于沟道结构的上端。

Description

三维存储器件的互连结构
背景技术
本公开内容的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造过程来将平面存储单元按比例缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得有挑战性且昂贵。作为结果，平面存储单元的存储器密度接近上限。
3D存储器架构可以处理在平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的***器件。
发明内容
本文公开了3D存储器件和用于形成其的方法的实施例。
在一个示例中，3D存储器件包括衬底、存储器叠片、沟道结构和狭缝结构。存储器叠片包括在衬底之上的交织的导电层和电介质层。沟道结构垂直延伸穿过存储器叠片。狭缝结构垂直延伸穿过存储器叠片。狭缝结构的上端高于在沟道结构的上端。
在另一示例中，公开了用于形成3D存储器件的方法。在衬底之上形成包括交织的牺牲层和电介质层的电介质叠片。形成垂直延伸穿过电介质叠片的沟道结构。在电介质叠片上形成局部电介质层。同时形成穿过局部电介质层以暴露沟道结构的上端的沟道局部触点开口，和垂直延伸穿过局部电介质层和电介质叠片的狭缝开口。通过穿过狭缝开口利用导电层替换牺牲层来形成包括交织的导电层和电介质层的存储器叠片。同时形成在沟道局部触点开口中的沟道局部触点和在狭缝开口中的狭缝结构。
在又一示例中，公开了用于形成3D存储器件的方法。在衬底之上形成包括交织的牺牲层和电介质层的电介质叠片。形成垂直延伸穿过电介质叠片的沟道结构。在电介质叠片上形成局部接触层。局部接触层包括在沟道结构的上端之上并且与沟道结构的上端相接触的沟道局部触点。在局部接触层上形成第一电介质层。同时形成穿过第一电介质层以暴露沟道局部触点的上端的沟道触点开口以及垂直延伸穿过第一电介质层、局部接触层和电介质叠片的狭缝开口。通过穿过狭缝开口利用导电层替换牺牲层来形成包括交织的导电层和电介质层的存储器叠片。同时形成在沟道触点开口中的沟道触点和在狭缝开口中的狭缝结构。
附图说明
被并入本文并且形成说明书的一部分的附图示出了本公开内容的实施例，并且连同描述一起进一步用来解释本公开内容的原理，并且使本领域技术人员能够制造并且使用本公开内容。
图1示出了3D存储器件的横截面。
图2根据本公开内容的一些实施例，示出了具有互连结构的示例性3D存储器件的横截面。
图3根据本公开内容的一些实施例，示出了具有互连结构的另一示例性3D存储器件的横截面。
图4A-图4G根据本公开内容的一些实施例，示出了用于形成具有互连结构的示例性3D存储器件的制造过程。
图5A-图5G根据本公开内容的一些实施例，示出了用于形成具有互连结构的另一示例性3D存储器件的制造过程。
图6根据本公开内容的一些实施例，示出了用于形成具有互连结构的示例性3D存储器件的方法的流程图。
图7根据本公开内容的一些实施例，示出了用于形成具有互连结构的另一示例性3D存储器件的方法的流程图。
将参考附图来描述本公开内容的实施例。
具体实施方式
虽然讨论了特定的配置和排列，但应当理解的是，这是仅出于说明目的而完成的。相关领域技术人员将认识到，其它配置和排列可以被使用而不偏离本公开内容的精神和范围。对相关领域技术人员将是显而易见的，本公开内容也可在各种其它应用中被采用。
要注意的是，在本说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的提及指示所描述的实施例可以包括特定特征、结构或特性，但不是每个实施例都一定包括特定特征、结构或特性。此外，这样的短语不一定指代同一实施例。此外，当结合实施例描述特定特征、结构或特性时，其将是在相关领域技术人员的知识内来结合其它实施例(不管是否被明确描述)来影响这样的特征、结构或特性的。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地取决于上下文，如在本文中使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或者可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一个(a)”、“一(an)”和“所述(the)”的术语再次可以被理解为传达单数用法或传达复数用法。此外，再一次地至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达排他的因素集，并且替代地，可以允许不一定被明确描述的额外因素的存在。
应当容易理解的是，在本公开内容中的“在…上”、“在…上面”和“在…之上”的含义应当以最广泛的方式被解释，使得“在…上”不仅意指“直接在某物上”，而且还包括在其之间具有中间特征或层的情况下“在某物上”的含义。此外，“在…上面”或“在…之上”不仅意指“在某物上面”或“在某物之上”，而且还可包括它在其之间没有中间特征或层的情况下“在某物上面”或“在某物之上”(即，直接在某物上)的含义。
此外，诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”和诸如此类的空间相对术语，可以在本文中为了易于描述而用于描述如在附图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中描绘的方向以外，空间相对术语旨在涵盖在使用或过程步骤中的设备的不同方向。装置可以以其它方式被定向(旋转90度或在其它方向处)，并且在本文使用的空间相对描述符可以同样相应地被解释。
如本文中使用的，术语“衬底”指后续材料层被添加到其上的材料。衬底本身可被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括广泛种类的半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，诸如玻璃、塑料或蓝宝石晶圆。
如本文中使用的，术语“层”指包括具有一厚度的区的材料部分。层可以在整个底层或上覆结构之上延伸，或可以具有与底层或上覆结构的宽度相比要小的宽度。此外，层可以是具有与连续结构的厚度相比要小的厚度的同质或不同质连续结构的区。例如，层可以位于在连续结构的顶表面与底表面之间的或在顶表面和底表面处的任何组的水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如本文中使用的，术语“名义上/名义上地”指在产品或工艺的设计阶段期间设置的针对部件或过程步骤的特性或参数的期望或目标值，连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造过程或容限中的轻微变化。如本文中使用的，术语“大约”指示给定量的值可以基于与主题半导体器件相关联的特定技术节点而变化。基于特定技术节点，术语“大约”可以指示例如，给定量的值在值的10-30％(例如值的±10％、±20％或±30％)内变化。
如本文中使用的，术语“3D存储器件”指具有在横向定向的衬底上的存储单元晶体管的垂直定向的串(在本文被称为“存储器串”，诸如NAND存储器串)使得存储器串在相对于衬底的垂直方向上延伸的半导体器件。如本文使用的，术语“垂直”或“垂直地”意指名义上垂直于衬底的横向表面。
在一些3D存储器件(诸如3D NAND存储器件)中，狭缝结构用于各种功能，包括将存储器阵列分成多个块，在栅极替换过程期间提供对蚀刻剂和化学前体的通路，以及提供与存储器阵列的源极的电气连接。图1示出了3D存储器件100的横截面。如图1所示，3D存储器件100包括在衬底102之上的存储器叠片104。3D存储器件100还包括沟道结构106和狭缝结构108，均垂直延伸穿过存储器叠片104。在NAND闪存器件中，沟道结构106起到NAND存储器串的作用，并且狭缝结构108起到与存储器阵列的源极(例如，沟道结构106的阵列的阵列公共源极(ACS))的电气连接的作用。
3D存储器件100还包括在存储器叠片104之上的、用于沟道结构106和狭缝结构108的互连结构，所述互连结构包括在存储器叠片104上的局部接触层110、在局部接触层110上的第一互连层112，和在第一互连层112上的第二互连层114。要注意的是，x轴和y轴被包括在图1中以进一步示出在3D存储器件100中的部件的空间关系。3D存储器件100的衬底102包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如在本文使用的，一个部件(例如层或设备)是在当衬底在y方向(即，垂直方向)上位于3D存储器件(例如3D存储器件100)的最低平面中时，在y方向上相对于3D存储器件的衬底(例如衬底102)来确定是否在3D存储器件的另一部件(例如层或设备)“上”、“之上”或“之下”的。用于描述空间关系的相同概念在本公开内容各处适用。
局部接触层110包括与存储器叠片104中的结构直接相接触的局部触点(也被称为“C1”)，包括与沟道结构106相接触的沟道局部触点116和与狭缝结构108相接触的狭缝局部触点118。第一互连层112包括与局部接触层110相接触的触点(也被称为“V0”)，诸如与沟道局部触点116相接触的沟道触点120和与狭缝局部触点118相接触的狭缝触点122。第二互连层114包括互连线(也被称为“M1”)(其中的每个互连线与第一互连层112中的多个触点相接触)，诸如与多个沟道结构106的沟道触点120相接触的位线124和与多个狭缝结构108的狭缝触点122相接触的源极线126。
在形成3D存储器件100时，在形成互连结构(例如，在局部接触层110中形成沟道局部触点116)之前形成狭缝结构108。作为结果，沟道结构106和狭缝结构108的上端与彼此齐平，如图1所示。因为狭缝结构108的上端在局部接触层110之下，所以需要在源极线126与狭缝结构108之间形成额外的互连(即，狭缝局部触点118和狭缝触点122)以将狭缝结构108电气地连接到源极线126。然而，针对狭缝结构108的这些互连(例如，狭缝局部触点118和/或狭缝触点122)使得覆盖控制更加复杂。此外，针对狭缝结构108的互连的数量和密度也被限制以节省存储单元面积，这转而影响互连结构的电阻。此外，用于形成狭缝结构108的狭缝开口在它的深度增加时有塌缩的倾向，从而减少产量。
根据本公开内容的各种实施例提供具有改进的互连结构的3D存储器件。通过移动形成狭缝结构的步骤在稍后(即，在形成沟道局部触点之后)的制造过程中，不再需要针对狭缝结构的一个或多个互连(例如，狭缝局部触点和/或狭缝触点)，这减小了覆盖控制的复杂度。作为结果，狭缝结构可以延伸穿过局部接触层以直接接触在第一互连层中的狭缝触点，或甚至延伸进一步穿过第一互连层以直接接触在第二互连层中的源极线。与多个分立的通孔触点(例如，狭缝局部触点118和/或狭缝触点122)比较，在狭缝结构中的连续的沟槽状导电层可以减小互连电阻。此外，通过移动形成狭缝结构的步骤在稍后的制造过程中，较厚的电介质层(诸如氧化硅)可以用于在狭缝开口被填充之前对其进行支持，从而避免塌缩。
图2根据本公开内容的一些实施例，示出了具有互连结构的示例性3D存储器件200的横截面。3D存储器件200可以包括衬底202，其可以包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上镓(GOI)、或任何其它适当的材料。在一些实施例中，衬底202是经薄化的衬底(例如，半导体层)，其是通过研磨、蚀刻、化学机械抛光(CMP)、或其任何组合来进行薄化的。
3D存储器件200可以是单片3D存储器件的一部分。术语“单片”意指3D存储器件的部件(例如，***器件和存储器阵列器件)形成在单个衬底上。对于单片3D存储器件而言，由于***器件处理和存储器阵列器件处理的卷积，制造遭遇额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受到与在同一衬底上已经形成或要形成的***器件相关的热预算的约束。
替代地，3D存储器件200可以是非单片3D存储器件的一部分，其中部件(例如，***器件和存储器阵列器件)可以分别地在不同的衬底上形成并且随后例如以面对面方式被键合。在一些实施例中，存储器阵列器件衬底(例如，衬底202)保持作为键合的非单片3D存储器件的衬底，并且***器件(例如，包括用于促进3D存储器件200的操作的任何适当的数字、模拟和/或混合信号***电路，诸如页面缓冲器、解码器和锁存器；未示出)被翻转并且面向下朝着存储器阵列器件(例如，NAND存储器串)以用于混合键合。要理解的是，在一些实施例中，存储器阵列器件衬底(例如，衬底202)被翻转并且面向下朝着***器件(未示出)以用于混合键合，使得在键合的非单片3D存储器件中，存储器阵列器件在***器件之上。存储器阵列设备衬底(例如，衬底202)可以是经薄化的衬底(其不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后段制程(BEOL)互连可以是在经薄化的存储器阵列器件衬底的背侧上形成的。
在一些实施例中，3D存储器件200是NAND闪存设备，其中存储单元是以NAND存储器串的阵列的形式来提供的，每个所述NAND存储器串在衬底202之上垂直地延伸。存储器阵列器件可以包括起到NAND存储器串的阵列的作用的沟道结构204的阵列。如图2所示，沟道结构204可以垂直延伸穿过均包括导电层206和电介质层208的多个对。交织的导电层206和电介质层208是存储器叠片210的部分。在存储器叠片210中的导电层206和电介质层208对的数量(例如，32、64、96或128)确定在3D存储器件200中的存储单元的数量。要理解的是，在一些实施例中，存储器叠片210可以具有多叠片(multi-deck)架构(未示出)，其包括叠片在彼此之上的多个存储器叠片。在每个存储器叠片中的导电层206和电介质层208对的数量可以是相同的或不同的。
存储器叠片210可以包括多个交织的导电层206和电介质层208。在存储器叠片210中的导电层206和电介质层208可以在垂直方向上交替。换句话说，除了在存储器叠片210的顶部或底部处的层以外，每个导电层206可以在两侧被两个电介质层208邻接，并且每个电介质层208可以在两侧被两个导电层208邻接。导电层206可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物、或其任何组合。每个导电层206可以是围绕沟道结构204的栅电极(栅极线)，并且可以作为字线横向延伸。电介质层208可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。
如图2所示，沟道结构204可以包括填充有半导体层(例如，作为半导体沟道212)和复合电介质层(例如，作为存储膜214)的沟道孔。在一些实施例中，半导体沟道212包括硅，诸如非晶形硅、多晶硅或单晶硅。在一些实施例中，存储膜214是包括隧穿层、存储层(也被称为“电荷捕获层”)和阻挡层的复合层。沟道结构204的剩余空间可以部分地或全部被填充有包括电介质材料(诸如氧化硅和/或空气间隙)的包覆层216。沟道结构204可以具有圆柱体形状(例如，立柱形状)。根据一些实施例，包覆层216，半导体沟道212，存储膜214的隧穿层、存储层和阻挡层是以这个顺序从立柱的中心朝着外表面径向地排列的。隧穿层可以包括氧化硅、氮化硅、或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅、或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质、或其任何组合。在一个示例中，存储膜214可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构204还包括在沟道结构204的下部中(例如，下端处)的半导体插塞218。如在本文使用的，当衬底202位于3D存储器件200的最低平面中时，部件(例如，沟道结构204)的“上端”是在y方向上更远离衬底202的端部，并且部件(例如，沟道结构204)的“下端”是在y方向上更接近衬底202的端部。半导体插塞218可以包括在任何适当的方向上从衬底202外延地生长的半导体材料，诸如硅。要理解的是，在一些实施例中，半导体插塞218包括单晶硅，衬底202的相同材料。换句话说，半导体插塞218可以包括与衬底202相同材料的外延地生长的半导体层。半导体插塞218可以在半导体沟道202的下端之下并且与半导体沟道202的下端相接触。半导体插塞218可以起到由NAND存储器串的源极选择栅控制的沟道的作用。
在一些实施例中，沟道结构204还包括在沟道结构204的上部中(例如，上端处)的沟道插塞220。沟道插塞220可以在半导体沟道212的上端之上并且与半导体沟道212的上端相接触。沟道插塞220可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞220包括填充有导电层(诸如钨)的开口。通过在3D存储器件200的制造期间覆盖沟道结构204的上端，沟道插塞220可以起到蚀刻停止层的作用，以防止对在沟道结构204中填充的电介质(诸如氧化硅和氮化硅)的蚀刻。在一些实施例中，沟道插塞220可以起到NAND存储器串的漏极的作用。
如图2所示，3D存储器件200还包括在存储器叠片210上的局部接触层222作为互连结构的部分。在一些实施例中，局部接触层222形成在沟道结构204的上端(即，沟道插塞220)的顶部上。局部接触层222可以包括多个互连(也被称为“触点”)，包括横向互连线和垂直互连通路(通孔)触点。如在本文使用的，术语“互连”可以广泛地包括任何适当类型的互连，诸如中段制程(MEOL)互连和后段制程(BEOL)互连。在局部接触层222中的互连在本文被称为“局部触点”(也被称为“C1”)，其与在存储器叠片210中的结构直接相接触。在一些实施例中，局部接触层222包括在沟道结构204的上端(例如，沟道插塞220)之上并且与沟道结构204的上端相接触的沟道局部触点224。
局部接触层222还可以包括一个或多个层间电介质(ILD)层(也被称为“金属层间电介质(IMD)层”)，其中可以形成局部触点(例如，沟道局部触点224)。在一些实施例中，局部接触层222包括在一个或多个局部电介质层中的沟道局部触点224。在局部接触层222中的沟道局部触点224可以包括导电材料，包括但不限于Cu、Al、W、Co、硅化物、或其任何组合。在一个示例中，沟道局部触点224由钨制成。在局部接触层222中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或其任何组合。
如图2所示，3D存储器件200还包括垂直延伸穿过局部接触层222和存储器叠片210的交织的导电层206和电介质层208的狭缝结构226。狭缝结构226还可以横向延伸以将存储器叠片210分成多个块。狭缝结构226可以包括狭缝开口，所述狭缝开口提供对化学前体的通路以形成导电层206。在一些实施例中，狭缝结构226包括具有导电材料的源极导电层228，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物、或其任何组合。在一些实施例中，源极导电层228包括在狭缝开口的下部中的多晶硅和在狭缝开口的上部中的金属(例如，钨)。为了从导电层206电气地隔离源极导电层228，狭缝结构226还可以包括沿着狭缝开口的侧壁并且在邻接狭缝开口的侧壁的回蚀凹部(未示出)中布置的间隙壁230。也就是说，间隙壁230可以形成在存储器叠片210中的源极导电层228与导电层206之间。间隙壁230可以包括一层或多层的电介质材料，诸如氧化硅、氮化硅、氮氧化硅、或其任何组合。在一些实施例中，狭缝结构226的源极导电层228充当3D存储器件200的源极触点，并且电气地连接到NAND存储器串的源极，例如，NAND存储器串的阵列的阵列公共源极(ACS)。在一些实施例中，狭缝结构226还包括在衬底202中的在其下端处的掺杂区232以减小与ACS的电气连接的电阻。
不同于图1中的3D存储器件100的狭缝结构108，所述狭缝结构108使其上端与沟道结构106的上端在局部接触层110之下齐平，图2中的3D存储器件200的狭缝结构226使其上端高于沟道结构204的上端。也就是说，狭缝结构226可以进一步垂直延伸穿过局部接触层222。作为结果，局部接触层222不包括在狭缝结构226的上端之上并且与狭缝结构226的上端相接触的狭缝局部触点，这不同于包括狭缝结构108的狭缝局部触点118的图1中的局部接触层110。如图2所示，根据一些实施例，狭缝结构226的上端是与沟道局部触点224的上端齐平的。通过利用连续的沟槽状互连(例如，狭缝结构226的导电层228)来代替狭缝局部触点，可以简化在局部接触层222中的对局部触点的覆盖控制，并且可以减小互连结构的电阻。
如图2所示，3D存储器件200还包括在局部接触层222上的第一互连层234作为互连结构的部分。第一互连层234可以包括多个通孔触点(也被称为“V0”)，诸如在沟道局部触点224的上端之上并且与沟道局部触点224的上端相接触的沟道触点236，和在狭缝结构226的上端之上并且与狭缝结构226的上端相接触的狭缝触点238。第一互连层234还可以包括一个或多个ILD层，其中可以形成沟道触点236和狭缝触点238。也就是说，第一互连层234可以包括在一个或多个第一电介质层中的沟道触点236和狭缝触点238。在第一互连层234中的沟道触点236和狭缝触点238可以包括导电材料，包括但不限于Cu、Al、W、Co、硅化物或其任何组合。在一个示例中，沟道触点236和狭缝触点238均由钨制成。在第一互连层234中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或其任何组合。
如图2所示，3D存储器件200还包括在第一互连层222上的第二互连层240作为互连结构的部分。第二互连层240可以包括多个互连线(也被称为“M1”)，诸如在沟道触点236的上端之上并且与沟道触点236的上端相接触的位线242，和在狭缝触点238的上端之上并且与狭缝触点238的上端相接触的源极线246。每个位线242可以用于单独地处理通过沟道局部触点224和沟道触点236电气地连接到位线242的相应的沟道结构204。每个源极线246可以用于将公共源极电压(例如，接地)施加到通过狭缝结构226的源极导电层228和狭缝触点238电气地连接到源极线246的相应的ACS。
第二互连层240还可以包括一个或多个ILD层，其中形成位线242和源极线246。也就是说，第二互连层240可以包括在一个或多个第二电介质层中的位线242和源极线246。在第二互连层240中的位线242和源极线246可以包括导电材料，包括但不限于Cu、Al、W、Co、硅化物、或其任何组合。在一个示例中，位线242和源极线246均由铜制成。在第二互连层240中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或其任何组合。
要理解的是，在3D存储器件200中的互连层的数量不受图2中的示例的限制。可以形成具有触点的额外互连层以提供3D存储器件200的期望互连结构。尽管如此，局部接触层222、第一互连层234和第二互连层240形成互连结构以用于传送来自和去往沟道结构204和狭缝结构226的电信号。在一些实施例中，沟道结构204的互连结构包括沟道局部触点224、沟道触点236和位线242，并且狭缝结构226的互连结构包括狭缝触点238和源极线246，不具有在局部接触层222中的狭缝局部触点。
图3根据本公开内容的一些实施例，示出了具有互连结构的另一示例性3D存储器件300的横截面。类似于上面在图2中描述的3D存储器件200，3D存储器件300表示3D存储器件的示例，其具有沟道结构304、狭缝结构330以及用于沟道结构304和狭缝结构330的互连结构。不同于上面在图2中描述的3D存储器件200，其中狭缝结构226垂直延伸穿过局部接触层222和存储器叠片210，图3中的3D存储器件300的狭缝结构330进一步垂直延伸穿过第一互连层326。作为结果，在3D存储器件300中不需要狭缝触点(例如，图2中的狭缝触点238)。要理解的是，在3D存储器件200和300两者中的类似结构的细节(例如，材料、制造过程、功能等)可能不在下面重复。
如图3所示，3D存储器件300可以包括存储器叠片310，其包括在衬底302之上的交织的导电层306和电介质层308。在一些实施例中，沟道结构304垂直延伸穿过在衬底302之上的存储器叠片310。沟道结构304可以包括半导体沟道312、存储膜314和包覆层316。在一些实施例中，存储膜314是包括隧穿层、存储层(也被称为“电荷捕获层”)和阻挡层的复合电介质层。沟道结构304可以具有圆柱体形状(例如，立柱形状)。根据一些实施例，包覆层316，半导体沟道312，存储膜314的隧穿层、存储层和阻挡层以这个顺序从立柱的中心朝着外表面径向地排列。在一些实施例中，沟道结构304还包括在沟道结构304的下部中(例如，下端处)的半导体插塞318。在一些实施例中，沟道结构304还包括在沟道结构304的上部中(例如，上端处)的沟道插塞320。沟道插塞320可以在半导体沟道312的上端之上并且与半导体沟道312的上端相接触。
如图3所示，3D存储器件300还包括在存储器叠片310上的局部接触层322作为互连结构的部分。在一些实施例中，局部接触层322形成在沟道结构304的上端(即，沟道插塞320)的顶部上形成。局部接触层322可以包括在沟道结构304的上端(例如，沟道插塞320)之上并且与沟道结构304的上端相接触的沟道局部触点324。局部接触层322还可以包括一个或多个ILD层，其中可以形成局部触点(例如，沟道局部触点324)。在一些实施例中，局部接触层322包括在一个或多个局部电介质层中的沟道局部触点324。如图3所示，3D存储器件300还包括在局部接触层322上的第一互连层326作为互连结构的部分。第一互连层326可以包括多个通孔触点，诸如在沟道局部触点324的上端之上并且与沟道局部触点324的上端相接触的沟道触点328。第一互连层326还可以包括一个或多个ILD层，其中可以形成沟道触点328。也就是说，第一互连层326可以包括在一个或多个第一电介质层中的沟道触点328。在局部接触层322中的沟道局部触点324和在第一互连层326中的沟道触点328可以包括导电材料，包括但不限于Cu、Al、W、Co、硅化物、或其任何组合。在一个示例中，沟道局部触点324和沟道触点328均由钨制成。在局部接触层322和第一互连层326中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或其任何组合。
如图3所示，3D存储器件300还包括垂直延伸穿过第一互连层326、局部接触层322和存储器叠片310的交织的导电层306和电介质层308的狭缝结构330。狭缝结构330还可以横向延伸以将存储器叠片310分成多个块。狭缝结构330可以包括狭缝开口，其提供对化学前体的通路以形成导电层306。在一些实施例中，狭缝结构330包括具有导电材料的源极导电层332，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物、或其任何组合。在一些实施例中，源极导电层332包括在狭缝开口的下部中的多晶硅和在狭缝开口的上部中的金属(例如，钨)。为了从导电层306电气地隔离源极导电层332，狭缝结构330还可以包括沿着狭缝开口的侧壁并且在邻接狭缝开口的侧壁的回蚀凹部(未示出)中布置的间隙壁334。也就是说，间隙壁334可以形成在存储器叠片310中的源极导电层332与导电层306之间。间隙壁334可以包括一层或多层电介质材料，诸如氧化硅、氮化硅、氮氧化硅、或其任何组合。在一些实施例中，狭缝结构330的源极导电层332充当3D存储器件300的源极触点，并且电气地连接到NAND存储器串的源极，例如，NAND存储器串的阵列的ACS。在一些实施例中，狭缝结构330还包括在衬底302中的在其下端处的掺杂区336以减小与ACS的电气连接的电阻。
不同于图1中的3D存储器件100的狭缝结构108，所述狭缝结构108使其上端在局部接触层110之下与沟道结构106的上端齐平，图3中的3D存储器件300的狭缝结构330使其上端高于沟道结构304的上端。也就是说，狭缝结构330可以进一步垂直延伸穿过局部接触层322和第一互连层326。作为结果，局部接触层322不包括狭缝局部触点，并且第一互连层326不包括狭缝触点，这不同于图1中的分别包括狭缝结构108的狭缝局部触点118和狭缝触点122的局部接触层110和第一互连层112。如图3所示，根据一些实施例，狭缝结构330的上端与沟道触点328的上端齐平。通过利用连续的沟槽状互连(例如，狭缝结构330的源极导电层332)来代替狭缝局部触点和狭缝触点，可以简化对在局部接触层322中的局部触点和在第一互连层326中的通孔触点的覆盖控制，并且可以减小互连结构的电阻。
如图3所示，3D存储器件300还包括在第一互连层326上的第二互连层338作为互连结构的部分。第二互连层338可以包括多个互连线，诸如在沟道触点328的上端之上并且与沟道触点328的上端相接触的位线340，和在狭缝结构330的上端之上并且与狭缝结构330的上端相接触的源极线342。每个位线340可以用于单独地处理通过沟道局部触点324和沟道触点328电气地连接到位线340的相应的沟道结构304。每个源极线342可以用于将公共源极电压(例如，接地)施加到通过狭缝结构330的源极导电层332电气地连接到源极线342的相应的ACS。第二互连层338还可以包括一个或多个ILD层，其中可以形成位线340和源极线342。也就是说，第二互连层338可以包括在一个或多个电介质层中的位线340和源极线342。在第二互连层338中的位线340和源极线342可以包括导电材料，包括但不限于Cu、Al、W、Co、硅化物、或其任何组合。在一个示例中，位线340和源极线342均由铜制成。在第二互连层338中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或其任何组合。
要理解的是，在3D存储器件300中的互连层的数量不受图3中的示例的限制。可以形成具有触点的额外互连层以提供3D存储器件300的期望互连结构。尽管如此，局部接触层322、第一互连层326和第二互连层338形成互连结构，以用于传送来自和去往沟道结构304和狭缝结构330的电信号。在一些实施例中，沟道结构304的互连结构包括沟道局部触点324、沟道触点328和位线340，并且狭缝结构330的互连结构包括源极线342，不具有在局部接触层322中的狭缝局部触点和在第一互连层326中的狭缝触点。
图4A-图4G根据本公开内容的一些实施例，示出了用于形成具有互连结构的示例性3D存储器件的制造过程。图6根据本公开内容的一些实施例，示出了用于形成具有互连结构的示例性3D存储器件的方法600的流程图。在图4A-图4G和图6中描绘的3D存储器件的示例包括在图2中描绘的3D存储器件200。图4A-图4G和图6将一起进行描述。要理解的是，在方法600中示出的操作不是详尽的，以及其它操作也可以在所示操作中的任一个操作之前、之后或之间被执行。此外，操作中的一些操作可以同时地或以与图6所示的不同的顺序被执行。
参考图6，方法600在操作602处开始，其中电介质叠片包括在衬底之上的交织的牺牲层和电介质层。衬底可以是硅衬底。参考图4A，包括多个牺牲层406和电介质层408对的电介质叠片404形成在硅衬底402之上。根据一些实施例，电介质叠片404包括交织的牺牲层406和电介质层408。电介质层408和牺牲层406可以交替地沉积在硅衬底402上以形成电介质叠片404。在一些实施例中，每个电介质层408包括氧化硅层，并且每个牺牲层406包括氮化硅层。也就是说，多个氮化硅层和多个氧化硅层可以交替地沉积在硅衬底402之上以形成电介质叠片404。可以通过一个或多个薄膜沉积工艺来形成电介质叠片404，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
方法600继续进行到操作604，如图6所示，其中垂直延伸穿过电介质叠片的沟道结构被形成。在一些实施例中，为了形成沟道结构，形成垂直延伸穿过电介质叠片的沟道孔，存储膜和半导体沟道随后被沉积在沟道孔的侧壁之上，并且插塞形成在存储膜和半导体沟道之上并且与存储膜和半导体沟道相接触。
如图4A所示，沟道孔是垂直延伸穿过电介质叠片404的开口。在一些实施例中，多个开口穿过电介质叠片404形成，使得每个开口在稍后的过程中变成用于生长单独的沟道结构410的位置。在一些实施例中，用于形成沟道结构400的沟道孔的制造工艺包括湿蚀刻和/或干蚀刻，诸如深离子反应蚀刻(DRIE)。在一些实施例中，沟道结构410的沟道孔进一步延伸穿过硅衬底402的顶部部分。穿过电介质叠片404的蚀刻工艺可以不在硅衬底402的顶表面处停止，并且可以继续蚀刻硅衬底402的部分。如图4A所示，可以通过利用在任何适当的方向上从硅衬底402(例如从底表面和/或侧表面)外延地生长的单晶硅来填充沟道孔的下部而形成半导体插塞412。用于外延地生长半导体插塞412的制造工艺可以包括但不限于，蒸汽相外延(VPE)、液相外延(LPE)、分子束外延(MPE)、或其任何组合。
如图4A所示，存储膜414(包括阻挡层、存储层和隧穿层)和半导体沟道416是沿着沟道结构410的沟道孔的侧壁并且在半导体插塞412之上形成的。在一些实施例中，存储膜414首先沿着沟道孔的侧壁并且在半导体插塞412之上沉积，并且半导体沟道416随后沉积在存储膜414之上。阻挡层、存储层和隧穿层可以使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)以这个顺序随后被沉积，以形成存储膜414。可以随后通过使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来将多晶硅沉积在隧穿层上而形成半导体沟道416。半导体沟道416可以使用例如SONO冲压工艺来与半导体插塞412相接触。在一些实施例中，半导体沟道416被沉积在沟道孔中而不完全填充沟道孔。如图4A所示，包覆层418(诸如氧化硅层)形成在沟道孔中，以使用一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD、电镀、无电镀、或其任何组合)来完全或部分地填充沟道孔的剩余空间。
如图4A所示，沟道插塞420形成在沟道结构410的沟道孔的上部中。在一些实施例中，存储膜414、半导体沟道416和包覆层418的在电介质叠片404的顶表面上的部分通过CMP、湿蚀刻和/或干蚀刻被移除和平面化。随后可以通过湿蚀刻和/或干蚀刻存储膜414、半导体沟道416和包覆层418的在沟道孔的上部中的部分来在沟道孔的上部中形成凹部。随后可以通过经由一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD、电镀、无电镀、或其任何组合)来将半导体材料(诸如多晶硅)和/或金属(诸如钨)沉积到凹部内来形成沟道插塞420。沟道结构410从而穿过电介质叠片404形成。
方法600继续进行到操作606，如图6所示，其中局部电介质层在电介质叠片上形成。局部电介质层是要形成的3D存储器件的互连结构的部分。不同于用于形成具有互连结构的3D存储器件(例如图1中的3D存储器件100)的现有方法，其中在形成狭缝结构之后开始形成互连结构(包括局部电介质层)，方法600在形成狭缝结构之前形成局部接触层(包括局部电介质层)。如图4B所示，局部电介质层422在电介质叠片404上形成。局部电介质层422可以是通过使用一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD、或其任何组合)将电介质材料(诸如氧化硅和/或氮化硅)沉积在电介质叠片404的顶表面的顶部上来形成的。
方法600继续进行到操作608，如图6所示，其中同时形成穿过局部电介质层以暴露沟道结构的上端的沟道局部触点开口和垂直延伸穿过局部电介质层和电介质叠片的狭缝开口同时形成。如图4B所示，沟道局部触点开口424和狭缝开口426是使用相同的蚀刻工艺同时形成的。在一些实施例中，相同的蚀刻工艺蚀刻沟道局部触点开口424穿过局部介质层422，在沟道结构410的沟道插塞420的上端处停止以暴露沟道插塞420的上端，并且也蚀刻狭缝开口426穿过局部电介质层422以及电介质叠片404的交织的牺牲层406和电介质层408(例如，氮化硅层和氧化硅层)以到达硅衬底402。蚀刻工艺可以包括湿蚀刻和/或干蚀刻(例如，DRIE)的一个或多个循环。沟道局部触点开口424和狭缝开口426可以使用光刻来被蚀刻掩模(例如，光致抗蚀剂)图案化，使得沟道局部触点开口424与沟道结构410是对齐的，以及狭缝开口426要在狭缝结构要被形成的地方处形成。
方法600继续进行到操作610，如图6所示，其中包括交织的导电层和电介质层的存储器叠片是通过穿过狭缝开口利用导电层替换牺牲层(即，所谓的“栅极替换”过程)来形成的。如图4C所示，牺牲层406(在图4B中示出)利用导电层432替换，以及从而形成包括交织的导电层432和电介质层408的存储器叠片434。
在一些实施例中，首先通过穿过狭缝开口426移除牺牲层406来形成横向凹部(未示出)。在一些实施例中，通过穿过狭缝开口426应用蚀刻溶液来移除牺牲层406，使得牺牲层406被移除，产生在电介质层408之间交织的横向凹部。蚀刻溶液可以包括对电介质层408选择性蚀刻牺牲层406的任何适当的蚀刻剂。如图4C所示，导电层432穿过狭缝开口426被沉积到横向凹部内。在一些实施例中，栅极电介质层(未示出)在导电层432之前被沉积到横向凹部内，使得导电层432被沉积在栅极电介质层上。可以使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺、或其任何组合)来沉积导电层432，诸如金属层。
方法600继续进行到操作612，如图6所示，其中同时形成在沟道局部触点开口中的沟道局部触点和在狭缝开口中的狭缝结构。在一些实施例中，为了同时形成沟道局部触点和狭缝结构，导电层被同时沉积在沟道局部触点开口和狭缝开口中。导电层可以包括钨。
如图4C所示，在沉积导电层之前，掺杂区436可以在狭缝开口426(在硅衬底402中)的下端处形成，并且间隙壁438可以在狭缝开口426的侧壁之上形成。可以通过离子注入和/或热扩散以将P型或N型掺杂剂掺杂到通过狭缝开口426暴露的硅衬底402的部分内来形成掺杂区436。在一些实施例中，回蚀凹部(未示出)在邻接狭缝开口426的侧壁的每个导电层432中形成。回蚀凹部可以是穿过狭缝开口426使用湿蚀刻和/或干蚀刻工艺来进行回蚀的。根据一些实施例，包括一个或多个电介质层(诸如氧化硅和氮化硅)的间隙壁438是使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺、或其任何组合)在回蚀凹部内并且沿着狭缝开口426的侧壁被沉积的。
如图4D所示，包括例如钨的导电层是通过相同的沉积工艺被沉积到沟道局部触点开口424(在图4C中示出)和狭缝开口426的剩余空间(在图4C中示出)内的，以同时形成沟道局部触点440和源极导电层442。从而形成包括局部电介质层422和沟道局部触点440的局部接触层446。可以执行CMP工艺以移除过多的导电层并且平面化局部接触层446的顶表面。从而与沟道局部触点440同时形成包括源极导电层442、间隙壁438和掺杂区436的狭缝结构444。沉积工艺可以包括薄膜沉积工艺，诸如ALD、CVD、PVD、任何其它适当的工艺、或其任何组合。在一些实施例中，多晶硅层在将导电层(例如，钨)同时沉积到沟道局部触点开口424和狭缝开口426内之前被首先沉积到狭缝开口426内。根据图4D所示的一些实施例，狭缝结构444也延伸穿过局部接触层446。
方法600继续进行到操作614，如图6所示，其中第一互连层在局部电介质层上形成。第一互连层包括在沟道局部触点的上端之上并且与沟道局部触点的上端相接触的沟道触点，和在狭缝结构的上端之上并且与狭缝结构的上端相接触的狭缝触点。在一些实施例中，为了形成第一互连层，在局部电介质层上形成第一电介质层。在一些实施例中，为了形成第一互连层，同时形成穿过第一电介质层以暴露沟道局部触点的上端的沟道触点开口，和穿过第一电介质层以暴露狭缝结构的上端的狭缝触点开口。在一些实施例中，为了形成第一互连层，导电层被同时沉积在沟道触点开口和狭缝触点开口中。
如图4E所示，第一电介质层448形成在局部接触层446的局部电介质层422上。第一电介质层448可以是通过使用一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD或其任何组合)将电介质材料(诸如氧化硅和/或氮化硅)沉积在局部接触层446的局部电介质层422的顶表面的顶部上来形成的。如图4E所示，沟道触点开口450和狭缝触点开口452是使用相同的蚀刻工艺穿过第一电介质层448同时形成的。在一些实施例中，相同的蚀刻工艺蚀刻沟道触点开口450穿过第一电介质层448，在沟道局部触点440的上端处停止以暴露沟道局部触点440的上端，并且还蚀刻狭缝触点开口452穿过第一电介质层448，在狭缝结构444的上端处停止以暴露狭缝结构444的上端。蚀刻工艺可以包括湿蚀刻和/或干蚀刻的一个或多个循环。沟道触点开口450和狭缝触点开口452可以使用光刻来被蚀刻掩模(例如，光致抗蚀剂)图案化，使得沟道触点开口450与沟道局部触点440是对齐的，并且狭缝触点开口452与狭缝结构444是对齐的。
如图4F所示，包括例如钨的导电层是通过相同的沉积工艺被沉积到沟道触点开口450(在图4E中示出)和狭缝触点开口452(在图4E中示出)内的以同时形成沟道触点454和狭缝触点456。从而形成包括第一电介质层448、沟道触点454和狭缝触点456的第一互连层458。可以执行CMP工艺以移除过多的导电层并且平面化第一互连层458的顶表面。沉积工艺可以包括薄膜沉积工艺，诸如ALD、CVD、PVD、任何其它适当的工艺、或其任何组合。
方法600继续进行到操作616，如图6所示，其中第二互连层在第一互连层上形成。第二互连层包括在沟道触点的上端之上并且与沟道触点的上端相接触的位线，和在狭缝触点的上端之上并且与狭缝触点的上端相接触的源极线。如图4G所示，第二电介质层460形成在第一互连层458的第一电介质层448上。第二电介质层448可以是通过使用一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD或其任何组合)将电介质材料(诸如氧化硅和/或氮化硅)沉积在第一互连层458的第一介质层448的顶表面的顶部上来形成的。在一些实施例中，位线开口和源极线开口是使用相同的蚀刻工艺穿过第二电介质层460同时形成的。在一些实施例中，相同的蚀刻工艺蚀刻位线开口穿过第二电介质层460，在沟道触点454的上端处停止以暴露沟道触点454的上端，并且还蚀刻源极线开口穿过第二电介质层460，在狭缝触点456的上端处停止以暴露狭缝触点456的上端。蚀刻工艺可以包括湿蚀刻和/或干蚀刻的一个或多个循环。
如图4G所示，包括例如铜的导电层是通过相同的沉积工艺被沉积到位线开口和源极线开口内的，以同时形成位线462和源极线464。从而形成包括第二电介质层460、位线462和源极线464的第二互连层466。可以执行CMP工艺以移除过多的导电层并且平面化第二互连层466的顶表面。沉积工艺可以包括薄膜沉积工艺，诸如ALD、CVD、PVD、任何其它适当的工艺、或其任何组合。从而形成用于沟道结构410和狭缝结构444的、包括局部接触层446、第一互连层458和第二互连层566的互连结构。
图5A-图5G根据本公开内容的一些实施例，示出了用于形成具有互连结构的另一示例性3D存储器件的制造过程。图7根据本公开内容的一些实施例，示出了用于形成具有互连结构的另一示例性3D存储器件的方法700的流程图。在图5A-图5G和图7中描绘的3D存储器件的示例包括在图3中描绘的3D存储器件300。图5A-图5G和图7将一起被描述。要理解的是，在方法700中示出的操作不是详尽的，以及其它操作也可以在所示操作中的任一个操作之前、之后或之间被执行。此外，操作中的一些操作可以同时地、或以与图7所示的不同的顺序被执行。此外，在方法600和方法700两者中的相似制造过程的细节可以不进行重复。
参考图7，方法700在操作702开始，其中电介质叠片包括在衬底之上的交织的牺牲层和电介质层。衬底可以是硅衬底。参考图5A，包括多个牺牲层506和电介质层508对的电介质叠片504形成在硅衬底502之上。电介质层508和牺牲层506可以交替地沉积在硅衬底502上以形成电介质叠片504。电介质叠片504可以通过一种或多种薄膜沉积工艺来形成，包括但不限于CVD、PVD、ALD、或其任何组合。
方法700继续进行到操作704，如图7所示，其中垂直延伸穿过电介质叠片的沟道结构被形成。在一些实施例中，为了形成沟道结构，垂直延伸穿过电介质叠层的沟道孔被形成，存储膜和半导体沟道随后被沉积在沟道孔的侧壁之上，并且在存储膜和半导体沟道之上的并且与存储膜和半导体沟道相接触的插塞被形成。
如图5A所示，沟道孔是形成为垂直延伸穿过电介质叠层504的开口。在一些实施例中，用于形成沟道结构510的沟道孔的制造工艺包括湿蚀刻和/或干蚀刻，诸如DRIE。在一些实施例中，沟道结构510的沟道孔进一步垂直延伸穿过硅衬底502的顶部部分。穿过电介质叠片504的蚀刻工艺可以不在硅衬底502的顶表面处停止，并且可以继续蚀刻硅衬底502的部分。如图5A所示，半导体插塞512可以是通过利用在任何适当的方向上从硅衬底502(例如，从底表面和/或侧表面)外延地生长的单晶硅来填充沟道孔的下部部分而形成的。用于外延地生长半导体插塞512的制造工艺可以包括但不限于VPE、LPE、MPE、或其任何组合。
如图5A所示，存储膜514(包括阻挡层、存储层和隧穿层)和半导体沟道516沿着沟道结构510的沟道孔的侧壁并且在半导体插塞512之上形成。在一些实施例中，存储膜514首先沿着沟道孔的侧壁并且在半导体插塞512之上被沉积，并且半导体沟道516随后被沉积在存储膜514之上。阻挡层、存储层和隧穿层可以随后使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)以这个顺序被沉积，以形成存储膜514。半导体沟道516可以随后通过使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)将多晶硅沉积在隧穿层上来形成。半导体沟道516可以通过使用例如SONO冲压工艺与半导体插塞512相接触。在一些实施例中，半导体沟道516被沉积在沟道孔中而不完全填充沟道孔。如图5A所示，包覆层518(诸如氧化硅层)形成在沟道孔中以使用一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD、电镀、无电镀或其任何组合)完全或部分地填充沟道孔的剩余空间。
如图5A所示，沟道插塞520形成在沟道结构510的沟道孔的上部部分中。在一些实施例中，存储膜514、半导体沟道516和包覆层518的、在电介质叠片504的顶表面上的部分通过CMP、湿蚀刻和/或干蚀刻被移除并且被平面化。随后可以通过湿蚀刻和/或干蚀刻在沟道孔的上部部分中的存储膜514、半导体沟道516和包覆层518的部分在沟道孔的上部部分中形成凹部。随后可以通过将半导体材料(诸如多晶硅)和/或金属(诸如钨)通过一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积到凹部内来形成沟道插塞520。从而形成穿过电介质叠片504的沟道结构510。
方法700继续进行到操作706，如图7所示，其中局部接触层在电介质叠片上形成。局部接触层包括在沟道结构的上端之上并且与沟道结构的上端相接触的沟道局部触点。局部接触层是要形成的3D存储器件的互连结构的部分。不同于用于形成具有互连结构的3D存储器件(例如图1中的3D存储器件100)的现有方法，其中形成互连结构(包括局部电介质层)在形成狭缝结构之后开始，方法700在形成狭缝结构之前形成局部接触层。
如图5B所示，局部电介质层522形成在电介质叠片504上。可以通过使用一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD或其任何组合)将电介质材料(诸如氧化硅和/或氮化硅)沉积在电介质叠片504的顶表面的顶部上来形成局部电介质层522。在一些实施例中，使用蚀刻工艺穿过局部电介质层522形成沟道局部触点开口，在沟道结构510的沟道插塞520的上端处停止以暴露沟道插塞520的上端。蚀刻工艺可以包括湿蚀刻和/或干蚀刻(例如，DRIE)的一个或多个循环。沟道局部触点开口可以使用光刻来被蚀刻掩模(例如，光致抗蚀剂)图案化，使得沟道局部触点开口与沟道结构510是对齐的。如图5B所示，包括例如钨的导电层被沉积到沟道局部触点开口内以形成沟道局部触点524。从而形成包括局部电介质层522和沟道局部触点524的局部接触层526。可以执行CMP工艺以移除过多的导电层并且平面化局部接触层526的顶表面。沉积工艺可以包括薄膜沉积工艺，诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合。
方法700继续进行到操作708，如图7所示，其中在局部接触层上形成第一电介质层。如图5C所示，第一电介质层528形成在局部接触层526的局部电介质层522上。可以通过使用一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD或其任何组合)将电介质材料(诸如氧化硅和/或氮化硅)沉积在局部接触层526的顶表面的顶部上来形成第一电介质层528。
方法700继续进行到操作710，如图7所示，其中穿过第一电介质层以暴露沟道局部结构的上端的沟道触点开口和垂直延伸穿过第一电介质层、局部电介质层和电介质叠片的狭缝开口被同时形成。如图5C所示，沟道触点开口530和狭缝开口532是使用相同的蚀刻工艺同时形成的。在一些实施例中，相同的蚀刻工艺蚀刻沟道触点开口530穿过第一电介质层528，在沟道局部触点524的上端处停止以暴露沟道局部触点524的上端，并且还蚀刻狭缝开口532穿过第一电介质层528、局部电介质层522以及电介质叠片504的交织的牺牲层506和电介质层508(例如，氮化硅层和氧化硅层)以到达硅衬底502。蚀刻工艺可以包括湿蚀刻和/或干蚀刻(例如，DRIE)的一个或多个循环。沟道触点开口530和狭缝开口532可以使用光刻来被蚀刻掩模(例如，光致抗蚀剂)图案化，使得沟道触点开口530与沟道局部触点524是对齐的，以及狭缝开口532是要在狭缝结构要被形成的地方处形成的。
方法700继续进行到操作712，如图7所示，其中通过穿过狭缝开口利用导电层替换牺牲层(即，所谓的“栅极替换”过程)来形成包括交织的导电层和电介质层的存储器叠片。如图5D所示，牺牲层506(图5C所示)是利用导电层534替换的，以及从而形成包括交织的导电层534和电介质层508的存储器叠片536。
在一些实施例中，首先通过穿过狭缝开口532移除牺牲层506来形成横向凹部(未示出)。在一些实施例中，通过穿过狭缝开口532应用蚀刻溶液来移除牺牲层506，使得牺牲层506被移除，产生在电介质层508之间交织的横向凹部。如图5D所示，导电层534穿过狭缝开口532被沉积到横向凹部内。可以使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来沉积导电材料534，诸如金属层。
方法700继续进行到操作714，如图7所示，其中在沟道触点开口中的沟道触点和在狭缝开口中的狭缝结构被同时形成。在一些实施例中，为了同时形成沟道触点和狭缝结构，导电层同时沉积在沟道触点开口和狭缝开口中。导电层可以包括钨。
如图5D所示，在沉积导电层之前，掺杂区538可以在狭缝开口532(在硅衬底502中)的下端处形成，并且间隙壁540可以在狭缝开口532的侧壁之上形成。可以通过离子注入和/或热扩散来将P型或N型掺杂剂掺杂到通过狭缝开口532暴露的硅衬底502的部分内而形成掺杂区538。根据一些实施例，包括一个或多个电介质层(诸如氧化硅和氮化硅)的间隙壁540是使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺、或其任何组合)沿着狭缝开口532的侧壁沉积的。
如图5E所示，通过相同的沉积工艺来将包括例如钨的导电层沉积到沟道触点开口530(在图5D中示出)和狭缝开口532的剩余空间(在图5D中示出)内以同时形成沟道触点542和源极导电层544。从而形成包括第一电介质层528和沟道触点542的第一互连层548。可以执行CMP工艺以移除过多的导电层并且平面化第一互连层548的顶表面。从而与沟道触点542同时形成包括源极导电层544、间隙壁540和掺杂区538的狭缝结构546。沉积工艺可以包括薄膜沉积工艺，诸如ALD、CVD、PVD、任何其它适当的工艺、或其任何组合。在一些实施例中，在导电层(例如钨)被沉积到沟道触点开口530和狭缝开口532内之前首先将多晶硅层沉积到狭缝开口532内。根据如图5E所示的一些实施例，狭缝结构546也延伸穿过第一互连层548和局部接触层526。
方法700继续进行到操作716，如图7所示，其中第二互连层在第一电介质层上形成。第二互连层包括在沟道触点的上端之上并且与沟道触点的上端相接触的位线，和在狭缝结构的上端之上并且与狭缝结构的上端相接触的源极线。在一些实施例中，为了形成第二互连层，在第一电介质层上形成第二电介质层。在一些实施例中，为了形成第二互连层，穿过第二电介质层以暴露沟道触点的上端的位线开口和穿过第二电介质层以暴露狭缝结构的上端的源极线开口被同时形成。在一些实施例中，为了形成第二互连层，导电层被同时沉积在位线开口和源极线开口中。导电层可以包括钨。
如图5F所示，第二电介质层550形成在第一互连层548的第一电介质层528上。可以通过使用一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD或其任何组合)将电介质材料(诸如氧化硅和/或氮化硅)沉积在第一互连层548的第一电介质层528的顶表面的顶部上来形成第二电介质层550。在一些实施例中，使用相同的蚀刻工艺穿过第二电介质层550同时形成位线开口552和源极线开口554。在一些实施例中，相同的蚀刻工艺蚀刻位线开口552穿过第二电介质层550，在沟道触点542的上端处停止以暴露沟道触点542的上端，并且也蚀刻源极线开口554穿过第二电介质层550，在在狭缝结构546的上端处停止以暴露狭缝结构546的上端。蚀刻工艺可以包括湿蚀刻和/或干蚀刻的一个或多个循环。
如图5G所示，包括例如铜的导电层通过相同的沉积工艺沉积到位线开口552(在图5F中示出)和源极线开口554(在图5F中示出)内以同时形成位线556和源极线558。从而形成包括第二电介质层550、位线556和源极线558的第二互连层560。可以执行CMP工艺以移除过多的导电层并且平面化第二互连层560的顶表面。沉积工艺可以包括薄膜沉积工艺，诸如ALD、CVD、PVD、任何其它适当的工艺、或其任何组合。从而形成用于沟道结构510和狭缝结构546的、包括局部接触层526、第一互连层548和第二互连层560的互连结构。
根据本公开内容的一个方面，3D存储器件包括衬底、存储器叠片、沟道结构和狭缝结构。存储器叠片包括在衬底之上的、交织的导电层和电介质层。沟道结构垂直延伸穿过存储器叠片。狭缝结构垂直延伸穿过存储器叠片。狭缝结构的上端高于在沟道结构的上端。
在一些实施例中，3D存储器件还包括在存储器叠片上的局部接触层。根据一些实施例，局部接触层包括在沟道结构的上端之上并且与沟道结构的上端相接触的沟道局部触点，以及狭缝结构垂直延伸穿过局部接触层。
在一些实施例中，3D存储器件还包括在局部接触层上的第一互连层。根据一些实施例，第一互连层包括在沟道局部触点之上并且与沟道局部触点相接触的沟道触点。
在一些实施例中，3D存储器件还包括在第一互连层上的第二互连层。根据一些实施例，第二互连层包括在沟道触点之上并且与沟道触点相接触的位线。
在一些实施例中，狭缝结构的上端与沟道局部触点的上端是齐平的，以及第一互连层还包括在狭缝结构的上端之上并且与狭缝结构的上端相接触的狭缝触点。
在一些实施例中，第二互连层还包括在狭缝触点的上端之上并且与狭缝触点的上端相接触的源极线。
在一些实施例中，狭缝结构包括与在狭缝结构的上端处的狭缝触点相接触的源极导电层，以及在源极导电层与存储器叠片的导电层之间的间隙壁。
在一些实施例中，狭缝结构的上端与沟道触点的上端是齐平的，以及狭缝结构垂直延伸穿过第一互连层。
在一些实施例中，第二互连层还包括在狭缝结构的上端之上并且与狭缝结构的上端相接触的源极线。
在一些实施例中，狭缝结构包括与在狭缝结构的上端处的狭缝触点相接触的源极导电层，以及在源极导电层与存储器叠片的导电层之间的间隙壁。
在一些实施例中，沟道结构包括半导体沟道和存储膜。在一些实施例中，沟道结构还包括在沟道结构的上端处并且与沟道局部触点相接触的插塞。
根据本公开内容的另一方面，公开了用于形成3D存储器件的方法。在衬底之上形成包括交织的牺牲层和电介质层的电介质叠片。形成垂直延伸穿过电介质叠片的沟道结构。局部电介质层在电介质叠片上形成。同时形成穿过局部电介质层以暴露沟道结构的上端的沟道局部触点开口，以及垂直延伸穿过局部电介质层和电介质叠片的狭缝开口。穿过狭缝开口通过利用导电层替换牺牲层来形成包括交织的导电层和电介质层的存储器叠片。同时形成在沟道局部触点开口中的沟道局部触点和在狭缝开口中的狭缝结构。
在一些实施例中，第一互连层在局部电介质层上形成。根据一些实施例，第一互连层包括在沟道局部触点的上端之上并且与沟道局部触点的上端相接触的沟道触点，和在狭缝结构的上端之上并且与狭缝结构的上端相接触的狭缝触点。
在一些实施例中，为了形成第一互连层，在局部电介质层上形成第一电介质层，同时形成穿过第一电介质层以暴露沟道局部触点的上端的沟道触点开口和穿过第一电介质层以暴露狭缝结构的上端的狭缝触点开口，以及将导电层同时沉积在沟道触点开口和狭缝触点开口中。
在一些实施例中，在第一互连层上形成第二互连层。根据一些实施例，第二互连层包括在沟道触点的上端之上并且与沟道触点的上端相接触的位线，和在狭缝触点的上端之上并且与狭缝触点的上端相接触的源极线。
在一些实施例中，为了形成沟道结构，蚀刻垂直延伸穿过电介质叠片的沟道孔，存储膜和半导体沟道随后被沉积在沟道孔的侧壁之上，以及形成在存储膜和半导体沟道之上并且与存储膜和半导体沟道相接触的插塞。
在一些实施例中，为了同时形成沟道局部触点和狭缝结构，将导电层同时沉积在沟道局部触点开口和狭缝开口中。在一些实施例中，导电层包括钨。
根据本公开内容的又一方面，公开了用于形成3D存储器件的方法。在衬底之上形成包括交织的牺牲层和电介质层的电介质叠片。形成垂直延伸穿过电介质叠片的沟道结构。在电介质叠片上形成局部接触层。局部接触层包括在沟道结构的上端之上并且与沟道结构的上端相接触的沟道局部触点。在局部接触层上形成第一电介质层。同时形成穿过第一电介质层以暴露沟道局部触点的上端的沟道触点开口，和垂直延伸穿过第一电介质层、局部接触层和电介质叠片的狭缝开口。通过穿过狭缝开口利用导电层替换牺牲层来形成包括交织的导电层和电介质层的存储器叠片。同时形成在沟道触点开口中的沟道触点和在狭缝开口中的狭缝结构。
在一些实施例中，在第一互连层上形成第二互连层。第二互连层包括在沟道触点的上端之上并且与沟道触点的上端相接触的位线，和在狭缝结构的上端之上并且与狭缝结构的上端相接触的源极线。
在一些实施例中，为了形成第二互连层，在第一电介质上形成第二电介质层，同时形成穿过第二电介质层以暴露沟道触点的上端的位线开口和穿过第二电介质层以暴露狭缝结构的上端的源极线开口，以及将导电层同时沉积在位线开口和源极线开口中。在一些实施例中，导电层包括铜。
在一些实施例中，为了形成沟道结构，蚀刻垂直延伸穿过电介质叠片的沟道孔，随后将存储膜和半导体沟道沉积在沟道孔的侧壁之上，以及在存储膜和半导体沟道之上并且与存储膜和半导体沟道相接触地形成插塞。
在一些实施例中，为了同时形成沟道触点和狭缝结构，将导电层同时沉积在沟道触点开口和狭缝开口中。在一些实施例中，导电层包括钨。
特定实施例的前述描述将如此充分地揭露本公开内容的一般性质，其他人可以在没有过度的实验且不偏离本公开内容的一般概念情况下，通过应用本领域技术内的知识容易地修改和/或适应这样的特定实施例以用于各种应用。因此，基于本文给出的本公开内容和指导，这样的适应和修改旨在在所公开的实施例的等效物的含义和范围内。要理解的是，本文的短语或术语是出于描述而非限制的目的，使得本说明书的术语或短语要由本领域技术人员按照教导和指导来解释。
上文已经借助于说明特定功能及其关系的实现方式的功能构建块描述了本公开内容的实施例。本文为了便于描述，这些功能构建块的边界已经被任意限定。可以限定替代的边界，只要特定功能及其关系被适当地执行。
发明内容和摘要章节可以阐述如发明人所设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应受到上述示例性实施例中的任一个示例性实施例的限制，但是仅应当根据下文权利要求及其等效物来进行限定。

Claims (26)

1.一种三维(3D)存储器件，包括：
衬底；
存储器叠片，其包括在所述衬底之上的交织的导电层和电介质层；
沟道结构，其垂直延伸穿过所述存储器叠片；以及
狭缝结构，其垂直延伸穿过所述存储器叠片，
其中，所述狭缝结构的上端高于所述沟道结构的上端。
2.根据权利要求1所述的3D存储器件，还包括在所述存储器叠片上的局部接触层，
其中，所述局部接触层包括在所述沟道结构的所述上端之上并且与所述沟道结构的所述上端相接触的沟道局部触点；并且
所述狭缝结构垂直延伸穿过所述局部接触层。
3.根据权利要求2所述的3D存储器件，还包括在所述局部接触层上的第一互连层，其中，所述第一互连层包括在所述沟道局部触点之上并且与所述沟道局部触点相接触的沟道触点。
4.根据权利要求3所述的3D存储器件，还包括在所述第一互连层上的第二互连层，其中，所述第二互连层包括在所述沟道触点之上并且与所述沟道触点相接触的位线。
5.根据权利要求4所述的3D存储器件，其中，
所述狭缝结构的所述上端与所述沟道局部触点的上端是齐平的；并且
所述第一互连层还包括在所述狭缝结构的所述上端之上并且与所述狭缝结构的所述上端相接触的狭缝触点。
6.根据权利要求5所述的3D存储器件，其中，所述第二互连层还包括在所述狭缝结构的上端之上并且与所述狭缝结构的所述上端相接触的源极线。
7.根据权利要求6所述的3D存储器件，其中，所述狭缝结构包括：
源极导电层，其与在所述狭缝结构的所述上端处的所述狭缝触点相接触；以及
间隙壁，其在所述源极导电层与所述存储器叠片的所述导电层之间。
8.根据权利要求4所述的3D存储器件，其中，
所述狭缝结构的所述上端与所述沟道触点的上端是齐平的；并且
所述狭缝结构垂直延伸穿过所述第一互连层。
9.根据权利要求8所述的3D存储器件，其中，所述第二互连层还包括在所述狭缝结构的所述上端之上并且与所述狭缝结构的所述上端相接触的源极线。
10.根据权利要求9所述的3D存储器件，其中，所述狭缝结构包括：
源极导电层，其与在所述狭缝结构的所述上端处的所述源极线相接触；以及
间隙壁，其在所述源极导电层与所述存储器叠片的所述导电层之间。
11.根据权利要求1-10中的任一项所述的3D存储器件，其中，所述沟道结构包括半导体沟道和存储膜。
12.根据权利要求1-11中的任一项所述的3D存储器件，其中，所述沟道结构还包括在所述沟道结构的所述上端处并且与所述沟道局部触点相接触的插塞。
13.一种用于形成三维(3D)存储器件的方法，包括：
在衬底之上形成包括交织的牺牲层和电介质层的电介质叠片；
形成垂直延伸穿过所述电介质叠片的沟道结构；
在所述电介质叠片上形成局部电介质层；
同时形成以下各项：(i)穿过所述局部电介质层以暴露所述沟道结构的上端的沟道局部触点开口，以及(ii)垂直延伸穿过所述局部电介质层和所述电介质叠片的狭缝开口；
通过穿过所述狭缝开口利用所述导电层替换所述牺牲层来形成包括交织的导电层和电介质层的存储器叠片；以及
同时形成以下各项：(i)在所述沟道局部触点开口中的沟道局部触点，以及(ii)在所述狭缝开口中的狭缝结构。
14.根据权利要求13所述的方法，还包括在所述局部电介质层上形成第一互连层，其中，所述第一互连层包括以下各项：(i)在所述沟道局部触点的上端之上并且与所述沟道局部触点的所述上端相接触的沟道触点，以及(ii)在所述狭缝结构的上端之上并且与所述狭缝结构的所述上端相接触的狭缝触点。
15.根据权利要求14所述的方法，其中，形成所述第一互连层包括：
在所述局部电介质层上形成第一电介质层；
同时形成以下各项：(i)穿过所述第一电介质层以暴露所述沟道局部触点的所述上端的沟道触点开口，以及(ii)穿过所述第一电介质层以暴露所述狭缝结构的所述上端的狭缝触点开口；以及
将导电层同时沉积在所述沟道触点开口和所述狭缝触点开口中。
16.根据权利要求14或15所述的方法，还包括在所述第一互连层上形成第二互连层，其中，所述第二互连层包括以下各项：(i)在所述沟道触点的上端之上并且与所述沟道触点的所述上端相接触的位线，以及(ii)在所述狭缝触点的上端之上并且与所述狭缝触点的所述上端相接触的源极线。
17.根据权利要求13-16中的任一项所述的方法，其中，形成所述沟道结构包括：
蚀刻垂直延伸穿过所述电介质叠片的沟道孔；
将存储膜和半导体沟道随后沉积在所述沟道孔的侧壁之上；以及
形成在所述存储膜和所述半导体沟道之上并且与所述存储膜和所述半导体沟道相接触的插塞。
18.根据权利要求13-17中的任一项所述的方法，其中，同时形成所述沟道局部触点和所述狭缝结构包括将导电层同时沉积在所述沟道局部触点开口和所述狭缝开口中。
19.根据权利要求18所述的方法，其中，所述导电层包括钨。
20.一种用于形成三维(3D)存储器件的方法，包括：
在衬底之上形成包括交织的牺牲层和电介质层的电介质叠片；
形成垂直延伸穿过所述电介质叠片的沟道结构；
在所述电介质叠片上形成局部接触层，其中，所述局部接触层包括在所述沟道结构的上端之上并且与所述沟道结构的所述上端相接触的沟道局部触点；
在所述局部接触层上形成第一电介质层；
同时形成以下各项：(i)穿过所述第一电介质层以暴露所述沟道局部触点的上端的沟道触点开口，以及(ii)垂直延伸穿过所述第一电介质层、所述局部接触层和所述电介质叠片的狭缝开口；
通过穿过所述狭缝开口利用所述导电层替换所述牺牲层来形成包括交织的导电层和电介质层的存储器叠片；以及
同时形成以下各项：(i)在所述沟道触点开口中的沟道触点，以及(ii)在所述狭缝开口中的狭缝结构。
21.根据权利要求20所述的方法，还包括在所述第一电介质层上形成第二互连层，其中，所述第二互连层包括以下各项：(i)在所述沟道触点的上端之上并且与所述沟道触点的所述上端相接触的位线，以及(ii)在所述狭缝结构的上端之上并且与所述狭缝结构的所述上端相接触的源极线。
22.根据权利要求21所述的方法，其中，形成所述第二互连层包括：
在所述第一电介质层上形成第二电介质层；
同时形成以下各项：(i)穿过所述第二电介质层以暴露所述沟道触点的所述上端的位线开口，以及(ii)穿过所述第二电介质层以暴露所述狭缝结构的所述上端的源极线开口；以及
将导电层同时沉积在所述位线开口和所述源极线开口中。
23.根据权利要求22所述的方法，其中，所述导电层包括铜。
24.根据权利要求20-23中的任一项所述的方法，其中，形成所述沟道结构包括：
蚀刻垂直延伸穿过所述电介质叠片的沟道孔；
将存储膜和半导体沟道随后沉积在所述沟道孔的侧壁之上；以及
形成在所述存储膜和所述半导体沟道之上并且与所述存储膜和所述半导体沟道相接触的插塞。
25.根据权利要求20-24中的任一项所述的方法，其中，同时形成所述沟道触点和所述狭缝结构包括将所述导电层同时沉积在所述沟道触点开口和所述狭缝开口中。
26.根据权利要求25所述的方法，其中，所述导电层包括钨。
CN201980001410.9A 2019-07-16 2019-07-16 三维存储器件的互连结构 Active CN110520985B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/096123 WO2021007767A1 (en) 2019-07-16 2019-07-16 Interconnect structures of three-dimensional memory devices

Publications (2)

Publication Number Publication Date
CN110520985A true CN110520985A (zh) 2019-11-29
CN110520985B CN110520985B (zh) 2020-08-25

Family

ID=68634402

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980001410.9A Active CN110520985B (zh) 2019-07-16 2019-07-16 三维存储器件的互连结构

Country Status (4)

Country Link
US (2) US11205659B2 (zh)
CN (1) CN110520985B (zh)
TW (1) TWI787541B (zh)
WO (1) WO2021007767A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111316435A (zh) * 2020-01-21 2020-06-19 长江存储科技有限责任公司 三维存储器件的互连结构
CN111403409A (zh) * 2020-03-24 2020-07-10 长江存储科技有限责任公司 三维nand存储器件结构及其制备方法
CN111403410A (zh) * 2020-03-24 2020-07-10 长江存储科技有限责任公司 存储器及其制备方法
WO2021146827A1 (en) * 2020-01-20 2021-07-29 Yangtze Memory Technologies Co., Ltd. Local contacts of three-dimensional memory devices and methods for forming the same
CN113517297A (zh) * 2020-06-25 2021-10-19 台湾积体电路制造股份有限公司 存储器单元、半导体器件及其形成方法
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US12040006B2 (en) 2022-07-26 2024-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220238546A1 (en) * 2021-01-26 2022-07-28 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies
CN113707663B (zh) * 2021-08-26 2024-04-05 长江存储科技有限责任公司 半导体结构、三维存储器及其制备方法
US20230284463A1 (en) * 2022-03-04 2023-09-07 Macronix International Co., Ltd. Memory structure and manufacturing method for the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105047668A (zh) * 2014-05-02 2015-11-11 三星电子株式会社 半导体存储器装置及其制造方法
US9478495B1 (en) * 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US20170062472A1 (en) * 2015-09-02 2017-03-02 Joyoung Park Three-dimensional semiconductor memory devices
US20170133389A1 (en) * 2015-11-10 2017-05-11 Jang-Gn Yun Vertical memory devices and methods of manufacturing the same
CN106992184A (zh) * 2016-01-18 2017-07-28 爱思开海力士有限公司 半导体器件
CN107731838A (zh) * 2017-11-09 2018-02-23 长江存储科技有限责任公司 一种nand存储器及其制备方法
CN107887395A (zh) * 2017-11-30 2018-04-06 长江存储科技有限责任公司 Nand存储器及其制备方法
CN108140643A (zh) * 2015-11-20 2018-06-08 桑迪士克科技有限责任公司 用于埋入源极线的包含支撑基座结构的三维nand设备及制造其的方法
CN109219885A (zh) * 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7968876B2 (en) * 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
US8349681B2 (en) * 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
KR20160018921A (ko) * 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9711524B2 (en) * 2015-01-13 2017-07-18 Sandisk Technologies Llc Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof
US9646981B2 (en) * 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
KR102629454B1 (ko) * 2016-08-22 2024-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
WO2020034091A1 (en) * 2018-08-14 2020-02-20 Yangtze Memory Technologies Co., Ltd. Methods of operating 3d memory device
CN109817536B (zh) * 2019-02-15 2021-03-30 长江存储科技有限责任公司 键合结构的形成方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105047668A (zh) * 2014-05-02 2015-11-11 三星电子株式会社 半导体存储器装置及其制造方法
US20170062472A1 (en) * 2015-09-02 2017-03-02 Joyoung Park Three-dimensional semiconductor memory devices
US9478495B1 (en) * 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US20170133389A1 (en) * 2015-11-10 2017-05-11 Jang-Gn Yun Vertical memory devices and methods of manufacturing the same
CN108140643A (zh) * 2015-11-20 2018-06-08 桑迪士克科技有限责任公司 用于埋入源极线的包含支撑基座结构的三维nand设备及制造其的方法
CN106992184A (zh) * 2016-01-18 2017-07-28 爱思开海力士有限公司 半导体器件
CN107731838A (zh) * 2017-11-09 2018-02-23 长江存储科技有限责任公司 一种nand存储器及其制备方法
CN107887395A (zh) * 2017-11-30 2018-04-06 长江存储科技有限责任公司 Nand存储器及其制备方法
CN109219885A (zh) * 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7313489B2 (ja) 2020-01-20 2023-07-24 長江存儲科技有限責任公司 ３次元メモリデバイスのローカルコンタクトおよびそれを形成するための方法
WO2021146827A1 (en) * 2020-01-20 2021-07-29 Yangtze Memory Technologies Co., Ltd. Local contacts of three-dimensional memory devices and methods for forming the same
CN113488475B (zh) * 2020-01-20 2022-11-04 长江存储科技有限责任公司 三维存储器设备的局部触点及用于形成其的方法
US11600633B2 (en) 2020-01-20 2023-03-07 Yangtze Memory Technologies Co., Ltd. Local contacts of three-dimensional memory devices and methods for forming the same
US12022656B2 (en) 2020-01-20 2024-06-25 Yangtze Memory Technologies Co., Ltd. Local contacts of three-dimensional memory devices and methods for forming the same
JP2022539106A (ja) * 2020-01-20 2022-09-07 長江存儲科技有限責任公司 ３次元メモリデバイスのローカルコンタクトおよびそれを形成するための方法
CN113488475A (zh) * 2020-01-20 2021-10-08 长江存储科技有限责任公司 三维存储器设备的局部触点及用于形成其的方法
CN111316435B (zh) * 2020-01-21 2021-05-14 长江存储科技有限责任公司 三维存储器件的互连结构
US11342355B2 (en) 2020-01-21 2022-05-24 Yangtze Memory Technologies Co., Ltd. Interconnect structures of three-dimensional memory devices
CN113380765A (zh) * 2020-01-21 2021-09-10 长江存储科技有限责任公司 三维存储器件的互连结构
US11574925B2 (en) 2020-01-21 2023-02-07 Yangtze Memory Technologies Co., Ltd. Interconnect structures of three-dimensional memory devices
CN113380765B (zh) * 2020-01-21 2024-04-23 长江存储科技有限责任公司 三维存储器件的互连结构
US11903204B2 (en) 2020-01-21 2024-02-13 Yangtze Memory Technologies Co., Ltd. Interconnect structures of three-dimensional memory devices
CN111316435A (zh) * 2020-01-21 2020-06-19 长江存储科技有限责任公司 三维存储器件的互连结构
CN111403410A (zh) * 2020-03-24 2020-07-10 长江存储科技有限责任公司 存储器及其制备方法
CN111403409B (zh) * 2020-03-24 2023-06-06 长江存储科技有限责任公司 三维nand存储器件结构及其制备方法
CN111403409A (zh) * 2020-03-24 2020-07-10 长江存储科技有限责任公司 三维nand存储器件结构及其制备方法
CN111403410B (zh) * 2020-03-24 2023-05-05 长江存储科技有限责任公司 存储器及其制备方法
CN113517297A (zh) * 2020-06-25 2021-10-19 台湾积体电路制造股份有限公司 存储器单元、半导体器件及其形成方法
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US12040006B2 (en) 2022-07-26 2024-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions

Also Published As

Publication number Publication date
CN110520985B (zh) 2020-08-25
TWI787541B (zh) 2022-12-21
US20210020653A1 (en) 2021-01-21
US11205659B2 (en) 2021-12-21
US11521986B2 (en) 2022-12-06
TW202105688A (zh) 2021-02-01
US20210143174A1 (en) 2021-05-13
WO2021007767A1 (en) 2021-01-21

Similar Documents

Publication Publication Date Title
CN110520985A (zh) 三维存储器件的互连结构
CN109690775B (zh) 三维存储器件及其制造方法
CN107887395B (zh) Nand存储器及其制备方法
TWI707459B (zh) 用於形成三維記憶體元件的方法
CN109417076B (zh) 三维存储器件中的堆栈间插塞及其形成方法
US9941296B2 (en) Nonvolatile semiconductor memory device and method for manufacturing same
CN109075169A (zh) 用于三维存储器件的贯穿阵列触点(tac)
CN110114881A (zh) 三维存储器件的贯穿阵列触点结构
CN109075172B (zh) 用于三维存储器件双侧布线的阶梯结构
CN104425511B (zh) 具有垂直沟道结构的半导体器件
CN110121778A (zh) 三维存储器件
CN110520984A (zh) 用于形成三维nand的电容器的结构和方法
CN109155301A (zh) 具有帽盖层的键合触点及其形成方法
CN110024126A (zh) 三维存储器件及其形成方法
CN109075174A (zh) 多堆叠层三维存储器件及其制造方法
CN103872057B (zh) 非易失性存储器件及其制造方法
CN110121775A (zh) 三维存储器设备的互连结构
CN109716521A (zh) 用于三维存储器件的接触结构
CN110168728A (zh) 具有沉积的半导体插塞的三维存储器件及其形成方法
WO2018217256A1 (en) Interconnect structure containing a metal silicide hydrogen diffusion barrier and method of making thereof
CN110506334A (zh) 具有深隔离结构的三维存储器件
CN106057804A (zh) 半导体器件
WO2017034647A1 (en) Multi tier three-dimensional memory devices including vertically shared bit lines
CN110140214A (zh) 用于形成三维存储器件的方法
CN108431961A (zh) 用于与多级存储器器件集成的具有多级栅极电极的场效应晶体管

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant