CN106104806A - 高压mosfet器件及其制造方法 - Google Patents

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Mo Norris Semiconductor Co Ltd
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Abstract

本发明描述了一种具有低导通电阻的SiC MOSFET器件。所述器件具有在一个方向(Y方向)上延伸的N+区、P‑阱区和JFET区，以及在正交方向(X方向)上延伸的P+和源极触点。所述器件的多晶硅栅极覆盖所述JFET区并在所述P‑阱区上封端以使所述多晶硅栅边缘处的电场最小化。在使用中，电流从结构底部处的漏极触点垂直地流入所述JFET区中，然后在所述X方向上横向地流经积聚区并流经所述MOSFET通道进入相邻N+区中。流出所述通道的所述电流燃料在所述Y方向上沿着所述N+区流动，并由所述源极触点和最后的金属收集。本发明还描述了制造所述器件的方法。

Description

高压MOSFET器件及其制造方法
相关申请的交叉引用
本申请要求于2013年9月20日提交的申请中的美国临时专利申请61/880,214的权益，该申请全文以引用方式并入本文。
发明背景
技术领域
本申请一般涉及半导体器件和制造该器件的方法，尤其涉及具有较低的特定导通电阻的SiC MOSFET(碳化硅金属氧化物半导体场效应晶体管)器件和制造该器件的方法。
背景技术
碳化硅的性质适于高压功率电子应用。碳化硅的主要优点之一为其较高临界击穿场强。相比于硅0.3MV/cm的击穿场强，碳化硅具有约3MV/cm的击穿场强。碳化硅的10倍高击穿场强使半导体开关和整流器实现较高阻断电压和较低通态电阻，从而实现可能比硅更优异的功率电子***性能。碳化硅相比于硅具有较高热导电性，从而在高压器件中实现更佳的热分散并进而允许该器件以更高功率密度来操作。相比于硅高压器件的可能操作温度，碳化硅的固有载流子密度允许高压器件的有更高的操作温度。
然而，存在需求使SiC MOSFET器件含有较低的特定导通电阻的改善性质。
发明内容
提供了包括至少一个半导体原胞(cell)的半导体器件，其中该半导体原胞包括：
第一导电型的半导体基板层；
任选地，基板层上第一导电型的半导体材料的缓冲层；
缓冲层或基板上第一导电型的半导体材料的漂移层；
在漂移层中Y方向上延伸的不同于第一导电型的第二导电型的半导体材料的第一阱区；
在漂移层中Y方向上延伸的第二导电型的半导体材料的第二阱区，其中第二阱区在垂直于Y方向的X方向上与第一阱区隔开，并且其中第一阱区和第二阱区的端部连接在一起以在漂移层中形成界定JFET区的环形；
在第一阱区中在Y方向上延伸的第一导电型的半导体材料的第一源极区，其中第一源极区具有的深度小于第一阱区的深度使得在第一源极区之下存在第一阱区的基部，并且其中第一源极区与JFET区隔开使得第一阱区的一部分保持于JFET区和第一源极区之间；
在第二阱区中在Y方向上延伸的第一导电型的半导体材料的第二源极区，其中第二源极区具有的深度小于第二阱区的深度使得在第二源极区之下存在第二阱区的基部，并且其中第二源极区与JFET区隔开使得第二阱区的一部分保持于JFET区和第二源极区之间；
在第一源极区和第二源极区之间在X方向上延伸的第二导电型的第一重掺杂区；
在第一源极区和第二源极区之间在X方向延伸并且在Y方向上与第一重掺杂区隔开的第二导电型的第二重掺杂区；
在X方向上延伸并且接触第一重掺杂区和与之相邻的第一源极区和第二源极区的第一源极欧姆触点；
在X方向上延伸并且接触第二重掺杂区和与之相邻的第一源极区和第二源极区的第二源极欧姆触点，其中该第二源极欧姆触点在Y方向上与第一源极欧姆触点隔开；
在漂移层上并且在第一源极欧姆触点和第二源极欧姆触点之间接触第一源极区和第二源极区的栅介质层；
第一栅介质层上的栅电极，其中该栅电极在Y方向上与第一源极欧姆触点和第二源极欧姆触点隔开；
在栅电极和在未覆盖栅电极的第一栅介质层的周边部上的层间电介质；和
接触源极欧姆触点的源极金属区；其中栅电极在X方向上在第一源极区和第二源极区上延伸。
还提供了一种制造半导体器件的方法，该方法包括：
植入第一阱区和第二阱区，该第一阱区和第二阱区在第一导电型的半导体材料的漂移层中在Y方向上延伸，其中漂移层在基板上，其中第一阱区和第二阱区为不同于第一导电型的第二导电型，并且其中第一阱区和第二阱区在垂直于Y方向的X方向上彼此隔开并在端部连接在一起以形成界定第一导电型的半导体材料的JFET区的环形；
植入第一导电型的第一源极区和第二源极区，该第一源极区和第二源极区分别在第一阱区和第二阱区中在Y方向上延伸，其中第一源极区和第二源极区植入的深度小于第一阱区和第二阱区的深度使得在第一源极区和第二源极区之下存在第一阱区和第二阱区的基部，并且其中第一源极区和第二源极区在X方向上与JFET区隔开；
植入漂移层中第二导电型的第一重掺杂区，该第一重掺杂区在第一源极区和第二源极区之间在X方向上延伸；
植入漂移层中第二导电型的第二重掺杂区，该第二重掺杂区在第一源极区和第二源极区之间在X方向上延伸并且在Y方向上与第一区隔开；
形成第一源极欧姆触点，该第一源极欧姆触点在X方向上延伸并且接触第一重掺杂区和与之相邻的第一源极区和第二源极区；
形成第二源极欧姆触点，该第二源极欧姆触点在X方向上延伸并且接触第二重掺杂区和与之相邻的第一源极区和第二源极区，其中第二源极欧姆触点在Y方向上与第一源极欧姆触点隔开；
形成栅介质层，该栅介质层在漂移层上并且在第一源极欧姆触点和第二源极欧姆触点之间接触第一源极区和第二源极区；
在栅介质层上形成栅电极，其中该栅电极在Y方向上与第一源极欧姆触点和第二源极欧姆触点隔开；
形成中级(inter-level)电介质层，该中级电介质层在栅电极上和未覆盖栅电极的栅介质层的部分上；和
形成源极金属区，该源极金属区在中级电介质层上并且接触源极欧姆触点。
一种半导体器件，该半导体器件包括多个半导体原胞，其中该半导体原胞包括一个或多个有源原胞(active cells)和一个或多个接触原胞；
其中所述有源原胞中的每一个包括：
半导体原胞的中心部中第一导电型的半导体材料的JFET区；
不同于界定JFET区的第一导电型的第二导电型的半导体材料的阱区；
形成于阱区并界定JFET区的第一导电型的源极区，其中该源极区与JFET区隔开并具有的深度小于阱区的深度使得阱区的一部分保持低于该源极区；
JFET区、阱区和源极区上的栅介质层；
栅介质层上的栅电极；
栅电极上和未覆盖栅电极的第一栅介质层的周边部上的层间电介质；
其中接触原胞中的每一个包括：
第二导电型的半导体材料的第一层；
该第一层上第一导电型的半导体材料的第二重掺杂层；
形成于第一层和第二层中的第二导电型的重掺杂区；
源极欧姆触点，该源极欧姆触点在原胞的中心部并接触重掺杂区和第二层；
其中每个接触原胞的第二层与每个有源原胞的源极区电连通；
其中每个接触原胞的第一层与每个有源原胞的阱区电连通；和
其中每个有源半导体原胞的JFET区和阱区，以及接触原胞的第二层在第一导电型的半导体材料的漂移层上，该漂移层在第一导电型的基板层上。
本教导内容的这些和其它特征将在本文给出。
附图说明
本领域技术人员将理解，下文所描述的附图仅用于说明目的。附图不旨在以任何方式限制本教导内容的范围。
图1A为根据第一实施例的MOSFET器件的单位原胞的布局视图。
图1B为图1A的单位原胞沿切线A-A'的剖视图。
图1C为图1A的单位原胞沿切线B-B'的剖视图。
图1D为图1A的单位原胞沿切线C-C'的剖视图。
图1E为图1A的单位原胞沿切线D-D'的剖视图。
图2A为根据第二实施例的MOSFET器件的单位原胞的布局视图。
图2B为图2A的单位原胞沿切线E-E'的剖视图。
图3A为根据第三实施例的MOSFET器件的单位原胞的布局视图。
图3B为图3A的单位原胞沿切线F-F'的剖视图。
图4A为根据第四实施例的MOSFET器件的单位原胞的布局视图。
图4B为图4A的单位原胞沿切线G-G'的剖视图。
图5为根据第五实施例的MOSFET器件的单位原胞的布局视图。
图6为根据第六实施例的MOSFET器件的单位原胞的布局视图。
图7为根据第五实施例的MOSFET器件的布局视图。
图8为根据第六实施例的MOSFET器件的布局视图。
图9A-9E为示出制造MOSFET器件的方法的示意图。
图10A和10B为具有集成的肖特基二极管的MOSFET器件的单个原胞的示意图。
图11为示出在图1A所示器件的横向平面中从JFET区至硅化物触点的两个不同电流路径的示意图。
图12A为示出如图1A所示器件的硅化物触点的宽度和通道宽度的示意图，该器件在X和Y两个方向具有有源通道。
图12B为示出如图10A所示器件的硅化物触点的宽度和通道宽度的示意图，该器件仅在Y方向上具有有源通道。
具体实施方式
双扩散金属氧化物半导体场效应晶体管(DMOSFET)是一种常用的功率半导体开关。因为在碳化硅中存在极少的掺杂物扩散，所以离子植入是在SiC中形成掺杂区的主要方法。为此，SiC中的多个DMOSFET代表双离子植入的多个MOSFET。
“条带”几何结构通常用于DMOSFET器件，其中重掺杂P区、P型阱、n型源极区和源极触点沿着器件的单位原胞(unit cell)宽度或Y方向被布置为平行条带。在DMOSFET的断态期间，漏极终端以高压(例如，漏极-源极电压可为1200伏特)进行偏压，栅极和源极终端以对应于0伏特的地电位进行偏压。由P阱至N漂移区所形成的P-N结二极管的耗尽区来支持大反相电压。在DMOSFET的通态期间，施加大于阈值电压的栅极偏压导致电流从结构底部处的漏极终端流至结构顶部处的源极终端。
期望的是，DMOSFET开关具有最低的允许通态电阻以使传导功率损耗最小化。特定导通电阻为DMOSFET的一个关键性能度量。特定导通电阻为每单位有源区域的DMOSFET通态电阻的量度，并且通常以欧姆-cm2的单位表示。对于相同的有源区域(有源区域限定为原胞节距或原胞在X方向上的长度乘以在Y方向上单位原胞宽度)，相比于具有较高的特定导通电阻的DMOSFET，具有较低的特定导通电阻的DMOSFET将实现更低通态电阻(以欧姆表示单位)。
MOSFET的导通电阻为MOSFET中不同区域的电阻之和，其中电流流经该MOSFET底部处的漏极终端和顶部处的源极终端之间。电流从结构底部处的漏极垂直地流经漂移区进入P阱之间的区域(也称为JFET区)。在JFET区的表面处(即，半导体和电介质材料之间的界面)，电流从垂直方向改变成横向方向流动。在其中改变电流方向的JFET区处的半导体-电介质界面有时称为积聚区。在电流垂直地收集于具有条带几何结构的常规器件的相邻硅化物触点和最后的金属之前，电流从积聚区横向地流经JFET区两侧上的MOSFET通道和N+区。根据该描述，显而易见的是，表面处的DMOSFET电流主要在平行于MOSFET通道长度的X轴线方向上流动(通常>95％)。
DMOSFET的通态电阻的关键因素为MOSFET通道电阻、JFET区电阻、漂移区电阻和基板电阻。使每一个上述电阻分量最小化以得到目标反相阻断电压(例如，DMOSFET的反相阻断电压目标为1200V)。在优化的SiC DMOSFET中，由于不良反相层移动性，通道电阻通常为最显著的电阻分量。一种减小DMOSFET导通电阻的通道电阻分量的方法为增大单位面积的通道宽度；这可通过减小单位原胞的原胞节距来实现。
“条带”几何结构DMOSFET单位原胞的原胞节距由JFET区宽度、通道长度、多晶硅栅极重叠MOSFET通道间距、硅化物触点-多晶硅栅极间距、P+区和N+区的宽度来限定。JFET宽度和通道长度为器件设计参数，并通常在实现关键电气性能目标时被最小化。通过确保可制造性的工艺技术规则来确定其它参数的最小尺寸，诸如多晶硅栅极重叠通道间距、硅化物触点-多晶硅栅极间距、P+区和N+区的宽度。这些参数可视为“间接参数(overhead)”，因为它们不直接影响器件性能，但构成40-50％的原胞节距。这些“间接参数”参数导致较大原胞节距并由于增大的有源面积而增大DMOSFET的特定导通电阻。因此，需要这样的DMOSFET设计，使“间接参数”参数的影响最小化，并通过使给定有源面积的通道宽度最大化而进一步减小DMOSFET的特定导通电阻。
下文描述了不同布局和结构，其通过使工艺技术规则的影响最小化和使给定有源面积的DMOSFET通道宽度最大化，而实现更低的特定导通电阻DMOSFET。
图1A示出了MOSFET器件的第一实施例的布局视图。为解释差异并展示所提出DMOSFET结构相比于具有条带几何结构的DMOSFET结构的益处，在后续图中示出了沿着不同切线(诸如A-A'、B-B'等)的器件剖视图。图1B示出了沿着切线A-A'的所提出结构的DMOSFET剖视图。如图1B所示，DMOSFET电流从结构底部处的漏极触点垂直地流入JFET区，然后该电流在X方向上横向地流经积聚区域并流经MOSFET通道进入相邻N+区。不同于具有条带几何结构的DMOSFET，硅化物触点没有在此处垂直地收集电流。
流出MOSFET通道的电流横向地改变方向，并且沿着图1B的切线B-B'在Y方向(参考图1A中的X-Y轴线)流入N+区。如沿着切线B-B'(图1C)的器件剖视图所示，电流最终由硅化物触点和最后的金属收集。多晶硅栅极和硅化物触点之间的距离由工艺设计规则来限定。利用这种布局方法，原胞中的硅化物触点在X方向上得以消除，并且这在单位原胞上实现连续多晶硅栅极。这进而不需要设计规则上的多晶硅栅极至硅化物触点间隔和栅极重叠N+间隔，从而几乎消除了现有技术中DMOS结构存在的全部“间接参数”，并允许原胞节距在X方向上收缩40-50％。原胞节距的收缩，减小了有源面积并降低了DMOSFET的特定导通电阻。
电流在到达硅化物触点之前流经(沿着切线B-B')的N+区的电阻使总DMOSFET电阻增加了一些电阻。然而，该电阻比所实现减小的通道电阻分量要小。在Y方向上设计原胞节距以改善器件对电压瞬变的稳健性的重要设计考虑事项为额外N+电阻和额外P-阱电阻、主要器件剖视图中的消除P+区的结果。
图1D示出了在单一的端区处沿C-C'线的剖视图。该剖视图包括硅化物触点-N+区和P+区，这些区从N+区和P+区收集电流，但其不具有任何有源MOSFET通道。端区可视为所提出DMOSFET布局的“间接参数”。
如从图1A可见，N+区、P-阱区和JFET区在一个方向(Y方向)上延伸并且P+触点和源极触点以原胞节距在Y方向上所限定的间距在正交方向(X方向)上延伸。图1E示出了所述沿D-D'切线的剖视图。如图1E所示，多晶硅栅极在JFET区上运行并在P-阱区上封端以使多晶硅栅边缘处的电场最小化。硅化物触点和栅极边缘之间的距离由工艺设计规则来限定。端区(H2)的高度主要由工艺设计规则来限定。Y方向(H)上的原胞节距由有源区的高度(H1)和端区的高度(H2)来确定，该有源区包括MOSFET通道。
在典型1200V DMOSFET设计中，JFET宽度(W1)可为1μm至6μm，X方向的原胞节距(W)可为2μm至10μm，有源高度(H1)可为2μm至20μm，端区高度(H2)可为1μm至4μm，并且Y方向上的原胞节距(H)可为4μm至30μm。对于更高或更低电压设计，这些数值将进行相应地优化。
相比于现有技术DMOSFET，如图1A-1E所描述的所提出结构实现了每有源面积通道宽度的2倍增大。相比于具有条带几何结构的DMOSFET，这进而减小特定导通电阻的通道分量和总体DMOSFET特定导通电阻。
图2A描述了MOSFET器件的第二实施例。如图2A所示，添加P+条带，沿着邻近N+区的切线E-E'在Y方向上延伸。包括该P+区以使P-阱电阻最小化。尽管这样的添加将会增大X方向(W)上的原胞节距，但该设计将允许待用于Y方向上的有源部段的更大高度(H1)，从而使每个有源面积通道宽度的增大。图2B为所述器件沿E-E'切线的剖视图。
图3A描述了MOSFET器件的第三实施例。如图3A所示，通过添加在结构的顶部和底部处在X方向上延伸的N+区来实现Y方向上的附加MOSFET通道。在该实施例中，通过将图3B中的切线F-F'与图1A所描述实施例的切线D-D'相比来示出附加MOSFET通道的存在。附加MOSFET通道增大了端区的高度(H2)并增大了Y方向上的原胞节距(H)，但还增大每个有源面积通道宽度。
图4A描述了MOSFET器件的第四实施例。如图4A所示，通过添加P-阱条带和N+条带，在原胞的中部添加有源MOSFET通道区。附加MOSFET通道将增大通道宽度。如图4A所示，在原胞的中部区中没有硅化物触点。在图4A所描述的器件中，电流将在X方向上沿着N+条带(参照图4A中的切线G-G')行进，然后该电流将改变方向，以沿着Y方向流动以由硅化物触点和最后的金属收集。图4B为所述器件沿G-G'切线的剖视图。
图5描述了MOSFET器件的第五实施例。如图5所示，Y方向上的有源区可以用两个部段来部署。第一部段可为直线，并且将该直部段连接至无效部段的第二部段可成某个角度。直部段的长度和角度为设计参数。该布局可用于减小通道和硅化物触点之间的P-阱和N+区电阻。
图6描述了MOSFET器件的第六实施例。如图6所示，成角度的部段可转化成任何形状的曲线以使通道和硅化物触点之间的P-阱和N+区电阻进一步最小化。
图7描述了MOSFET器件的第七实施例。如图7所示，该理念可进一步延伸以形成六边形原胞结构。在这种情况下，通道和N+区部署于六边形原胞中并互连。如图7所示，存在两种类型的六边形原胞——有源原胞和接触原胞。有源原胞包括JFET区、有源MOSFET通道和N+区。接触原胞包括硅化物触点-N+区和P+区。电流垂直地流经有源六边形原胞中的JFET区，然后横向地流经MOSFET通道，然后流经互连N+区，直至其到达包括硅化物触点的原胞。电流由硅化物触点-N+/P+收集并传送至源极最后的金属。相比于现有技术布局，这种布局可增大每有源面积的通道宽度(也称为通道密度)3倍以上。如图7所示，每个六边形接触原胞被6个六边形有源原胞围绕。
图8描述了MOSFET器件的第八实施例。如图8所示，六边形有源原胞数量与接触原胞数量的比率大于图7所描述器件的比率。更少接触原胞的存在增大了每有源面积的通道宽度。该部件可根据使通道密度最大化的需求以及使N+和P-阱电阻最小化的需求进行优化。
图9A-9E为示出制造如图1A所示MOSFET器件的方法的示意图。所描述的剖视图沿着图1A的切线A-A'。
图9A示出了起始外延层叠堆。如图9A所示，起始外延层叠堆包括N型基板、基板上的N型缓冲层和缓冲层上的N型漂移层。尽管图9A所描述的器件包括N型缓冲层，但N型缓冲层为可选的，并且N型漂移层可直接地形成为接触N型基板。
图9B示出了P型阱和N+型源极区的形成。如图9B所示，p型阱区可通过以下方式形成：沉积植入物掩模材料(所示的氧化物)，在植入p型阱之后将植入物掩模材料图案化(例如，利用氧化物蚀刻)。还如图9B所示，间隔件(例如，氧化物)然后沉积于图案化P型阱植入物掩模材料附近。间隔件然后可被蚀刻并形成，并且N+型源极区然后可被植入p型阱区中。
图9C示出了重掺杂区或P+型区在器件的端部处的形成。如图9C所示，P+区可通过以下方式形成：沉积P+型植入物掩模材料(所示的氧化物)，将掩模材料图案化(例如，蚀刻氧化物掩模材料)，并将P型掺杂物通过开口植入掩模中。如图9C所示，P+型植入物沿着A-A'切线被阻断。在P+型植入物的沉积之后，可对该植入物进行退火(anneal)。
图9D示出了器件的中级电介质(ILD)和多晶硅栅极区的形成。首先，栅极可通过以下方式形成：在多晶硅沉积之后氧化，和将掩模材料在多晶硅上图案化。然后多晶硅可通过蚀刻来选择性地移除。多晶硅未沿着A-A'切线蚀刻，所以图9D中未示出选择性移除。然后将中级电介质沉积于多晶硅栅极上。然后，源极触点可通过以下方式形成：将掩模材料图案化和形成触点。然后，可形成背侧或漏极触点。金属抬离过程可用于触点形成。然后，可对触点进行退火。栅极触点也可在工艺的该阶段处形成。
图9E示出了最终金属沉积和最终金属图案化和蚀刻。如图9E所示，最终金属沉积于中级电介质上并在器件的端部处接触源极触点(图9E未示出)。
根据一些实施例，提供了一种包括集成的肖特基二极管的器件。在添加至功率MOSFET时，集成的肖特基二极管可减小反相传导损耗并减小器件的切换损耗。另外，肖特基二极管可防止MOSFET体二极管的导通，从而确保MOSFET传导性质和泄漏电流的长期稳定性。在SiC MOSFET中，集成的肖特基触点的存在也可防止基面差排的形成和伸展，该基面差排涉及器件性能降级，包括通态电阻和泄漏电流。
集成的肖特基用作反平行整流器以在半导体器件的反相传导期间提供低电压降。另外，通过将集成的肖特基触点提供于MOSFET原胞中，消除了外连肖特基整流器的需要，从而减小了复杂性和成本，并由于互连电感而消除了寄生效应。
图10A和10B示出了具有集成的肖特基二极管的MOSFET的单个原胞的示意图。尽管图10和10B描述了单个原胞，但MOSFET布局可包括以这种形式成形的多个重复原胞。图10A为包括集成的肖特基二极管的原胞设计的示意性俯视图布局。如图10A所描述，器件包括两个肖特基区，其中整流肖特基触点形成于MOSFET的金属层和漂移层之间。图10B为沿切线H-H所观察的具有集成的肖特基触点的MOSFET的示意性剖视图，如图10A所示。如从图10B可见，器件包括两个肖特基区，其中整流肖特基触点形成于最后的金属层和n型漂移区之间。
通过移除间接参数和具有小JFET宽度(例如，<3μm)，本文所描述的设计允许小原胞节距和高通道密度。根据一些实施例，小JFET宽度通过将植入物添加于JFET区中来实现，这增大了JFET区掺杂程度。在JFET宽度最小化时，将植入物添加至JFET区使JFET电阻的影响最小化。在无JFET植入物的情况下，JFET掺杂程度将与漂移层掺杂程度相同(例如，lx1015至2x1016cm-3)。通过利用JFET植入物，掺杂程度相比于漂移层可被增大至更高浓度。根据一些实施例，JFET植入物可具有5x1015至5x1016cm-3的掺杂浓度。
漂移层可具有1x1015至2x1016cm-3的掺杂浓度。阱区(例如P阱)可具有2x1016至2x1018cm-3的掺杂浓度。源极区(例如，N+区)和第一导电型的半导体材料的重掺杂层可具有lx1019至1x1020cm-3的掺杂浓度。第二导电型的重掺杂区(例如，P+区)可具有5x1018至1x1020cm-3的掺杂浓度。这些掺杂浓度范围仅为代表性的，并非旨在为限制性的。其它掺杂浓度可用于向给定最终用途应用提供具有期望特性的器件。第二导电型的重掺杂区相比于第一阱区和第二阱区可具有更高的掺杂浓度。源极区或N+区和第一导电型的半导体材料的重掺杂层相比于漂移层可具有更高的掺杂浓度。
根据一些实施例，描述了一种垂直DMOSFET器件，其中电流在器件的通道和器件的源极触点之间的横向或水平平面中在至少两个不同方向(例如X方向和Y方向)上流动。在垂直DMOSFET器件中，大部分的电流初始地从背侧漏极触点垂直流经漂移区进入JFET区域。电流然后改变方向以流经器件的横向平面中的通道区。根据一些实施例，至少50％的总器件电流在器件的横向平面中的至少两个不同方向上从JFET区流至源极硅化物触点。根据一些实施例，第二方向与第一方向形成至少50度的角度。
图11为示出如图1A所示器件中电流路径的示意图。初始地，电流从晶片的背侧垂直地流经漂移区进入JFET区(未示出)。如图11所示，然后，电流流动从JFET区至硅化物触点可采取多种途径。例如，在被源极硅化物触点收集之前，电流可在至少两个不同方向(即，第一方向和第二方向)上横向地流经通道至源极触点，如“电流路径1”所示。在被源极硅化物触点收集之前，器件中的电流也可横向地流经通道而不显著地改变方向，如“电流路径2”所示。
如图11所示，器件中的一些电流可从通道流至源极硅化物触点而不显著地改变方向(例如，“电流路径2”)。然而，根据本发明的这方面，器件中至少50％的总电流在该器件的横向平面中在第一方向和第二方向上从JFET区流至源极触点，其中第二方向相对于第一方向形成至少50度的角度。
根据一些实施例，描述了一种垂直DMOSFET器件，其中硅化物触点-n型区的宽度相对于通道宽度为较小的。根据一些实施例，触点-N+掺杂区的宽度小于50％的通道宽度。图12A示出了如图1A所示器件的硅化物触点的宽度和通道宽度的示意图，该器件在X和Y两个方向具有有源通道。在该实施例中，通道宽度为通道在X和Y两个方向上的总宽度(即，C1+C2+C3+C4)。关于图12A的器件，硅化物触点-源极宽度为接触区的总宽度，该接触区接触器件的n+区(即，S1+S2+S3+S4)。图12B为示出如图10A所描述器件的通道宽度的示意图，该器件仅在Y方向上具有有源通道。如图12B所示，通道宽度仅包括在y方向上的通道宽度之和(即，C1+C2)，因为在x方向上无有源通道。关于图12A的器件，图12B的器件的硅化物触点-源极宽度为接触区的总宽度，该接触区接触器件的n+区(即，S1+S2+S3+S4)。
根据一些实施例，描述了一种垂直DMOSFET器件，其中电流未由紧邻大部分通道的源极触点收集。相反，电流在到达源极触点之前在N+掺杂区中流动基本长度(例如，>2μm或>器件的最小特征尺寸)。如本文所用，器件的最小特征尺寸为器件的最小线宽度或线-线间距。
根据一些实施例，提供了一种垂直DMOSFET器件，其具有>600V的击穿电压，>0.3μm的最小特征尺寸和<6μm的原胞节距。根据一些实施例，提供了一种垂直DMOSFET器件，其具有>600V的击穿电压，>0.3μm的最小特征尺寸，并具有>350mm/mm2的通道密度。
虽然前述说明书以出于说明目的所提供的实例教导了本发明的原理，但是本领域的技术人员根据阅读本公开内容应当理解，可做出形式和细节上的各种改变而不脱离本发明的真实范围。

Claims (29)

1.一种半导体器件，包括至少一个半导体原胞，其中所述半导体原胞包括：
第一导电型的半导体基板层；
可选的，基板层上第一导电型的半导体材料的缓冲层；
缓冲层上或基板上的第一导电型的半导体材料的漂移层；
在漂移层中Y方向上延伸的不同于第一导电型的第二导电型的半导体材料的第一阱区；
在漂移层中Y方向上延伸的第二导电型的半导体材料的第二阱区，其中第二阱区在垂直于Y方向的X方向上与第一阱区隔开，并且其中第一阱区和第二阱区的端部一起连接，以在漂移层中形成界定JFET区的环形；
在第一阱区中在Y方向上延伸的第一导电型的半导体材料的第一源极区，其中第一源极区具有的深度小于第一阱区深度使得在第一源极区之下存在第一阱区的基部，并且其中第一源极区与JFET区隔开使得第一阱区的一部分保持于JFET区和第一源极区之间；
在第二阱区中在Y方向上延伸的第一导电型的半导体材料的第二源极区，其中第二源极区具有的深度小于第二阱区的深度使得在第二源极区之下存在第二阱区的基部，并且其中第二源极区与JFET区隔开使得第二阱区的一部分保持于JFET区和第二源极区之间；
在第一源极区和第二源极区之间在X方向上延伸的第二导电型的第一重掺杂区；
在第一源极区和第二源极区之间在X方向延伸并且在Y方向上与第一重掺杂区隔开的第二导电型的第二重掺杂区；
在X方向上延伸并且接触第一重掺杂区和与之相邻的第一源极区和第二源极区的第一源极欧姆触点；
在X方向上延伸并且接触第二重掺杂区和与之相邻的第一源极区和第二源极区的第二源极欧姆触点，其中第二源极欧姆触点在Y方向上与第一源极欧姆触点隔开；
在漂移层上并且在第一源极欧姆触点和第二源极欧姆触点之间接触第一源极区和第二源极区的栅介质层；
第一栅介质层上的栅电极，其中栅电极在Y方向上与第一源极欧姆触点和第二源极欧姆触点隔开；
在栅电极和在未覆盖栅电极的第一栅介质层的周边部上的层间电介质；和
与源极欧姆触点接触的源极金属区；
其中栅电极在X方向上在第一源极区和第二源极区上延伸。
2.根据权利要求1所述的半导体器件，其中所述栅介质和所述栅电极在所述X方向上至少延伸至所述第一源极区和所述第二源极区的外边缘。
3.根据权利要求1所述的半导体器件，其中所述半导体原胞在所述X方向上具有2至10μm的宽度。
4.根据权利要求1所述的半导体器件，其中所述半导体原胞在所述Y方向上具有2至30μm的长度。
5.根据权利要求1所述的半导体器件，其中所述JFET区和所述原胞的周边之间在所述Y方向上的距离为1至4μm。
6.根据权利要求1所述的半导体器件，其中所述JFET区在所述X方向上具有1至6μm的宽度。
7.根据权利要求1所述的半导体器件，其中所述JFET区在所述X方向上具有2至30μm的宽度。
8.根据权利要求1所述的半导体器件，其中所述JFET区、界定所述JFET区的环形的外周边和所述半导体原胞在形状上为矩形。
9.根据权利要求1所述的半导体器件，其中所述半导体原胞在形状上为矩形，并且界定所述JFET区的环形的外周边在形状上为在所述Y方向上具有最大尺寸的椭圆形。
10.根据权利要求1所述的半导体器件，其中所述半导体原胞在形状上为矩形，并且界定所述JFET区的环形的外周边和JFET区在形状上为六边形。
11.根据权利要求1所述的半导体器件，还包括：
在相邻于与所述JFET区相对的所述第一源极区的所述漂移层上，在所述Y方向上延伸的所述第二导电型的第三重掺杂区；和
在相邻于与所述JFET区相对的所述第二源极区的所述漂移层上，在所述Y方向上延伸的所述第二导电型的第四重掺杂区；
其中所述第一源极欧姆触点和所述第二源极欧姆触点各自的部分处在所述第三重掺杂区和所述第四重掺杂区上。
12.根据权利要求1所述的半导体器件，还包括：
在相邻于所述第一重掺杂区的阱区中在所述X方向上延伸的所述第一导电型的半导体材料的第三源极区，其中所述第三源极区与所述JFET区隔开，使得阱区的一部分保持于所述JFET区和所述第三源极区之间；
在相邻于所述第二重掺杂区的阱区中在所述X方向上延伸的所述第一导电型的半导体材料的第四源极区，其中所述第四源极区与所述JFET区隔开，使得阱区的一部分保持于所述JFET区和所述第四源极区之间。
13.根据权利要求12所述的半导体器件，还包括：
所述第二导电型的半导体材料的第三阱区，该第三阱区在所述器件的中间部的所述漂移层中在所述X方向上延伸并且连接所述第一阱区和所述第二阱区从而形成第一JFET区和第二JFET区；和
所述第一导电型的半导体材料的第五源极区，该第五源极区在所述第三阱区中在所述X方向延伸并且与所述第一JFET区和所述第二JFET区隔开。
14.一种制造半导体器件的方法，所述方法包括：
植入第一阱区和第二阱区，该第一阱区和第二阱区在第一导电型的半导体材料的漂移层中在Y方向上延伸，其中漂移层在基板上，其中第一阱区和第二阱区为不同于第一导电型的第二导电型，并且其中第一阱区和第二阱区在垂直于Y方向的X方向上彼此隔开并在端部连接在一起以形成界定第一导电型的半导体材料的JFET区的环形；
植入所述第一导电型的第一源极区和第二源极区，所述第一源极区和所述第二源极区分别在所述第一阱区和所述第二阱区中在所述Y方向上延伸，其中所述第一源极区和所述第二源极区植入的深度小于所述第一阱区和所述第二阱区的深度使得在所述第一源极区和所述第二源极区之下存在阱区的基部，并且其中所述第一源极区和所述第二源极区在所述X方向上与所述JFET区隔开；
植入漂移层中第二导电型的第一重掺杂区，该第一重掺杂区在第一源极区和第二源极区之间在X方向上延伸；
植入漂移层中第二导电型的第二重掺杂区，该第二重掺杂区在第一源极区和第二源极区之间在X方向上延伸并且在Y方向上与第一区隔开；
形成第一源极欧姆触点，该第一源极欧姆触点在X方向上延伸并且接触第一重掺杂区和与之相邻的第一源极区和第二源极区；
形成第二源极欧姆触点，该第二源极欧姆触点在X方向上延伸并且接触第二重掺杂区和与之相邻的第一源极区和第二源极区，其中第二源极欧姆触点在Y方向上与第一源极欧姆触点隔开；
形成栅介质层，该栅介质层在漂移层上并且在第一源极欧姆触点和第二源极欧姆触点之间接触第一源极区和第二源极区；
形成栅电极，所述栅电极在所述栅介质层上，所述栅电极包括第一栅介质层上的下表面、与所述下表面相对的上表面和侧壁，其中所述栅电极在所述Y方向上与所述第一源极欧姆触点和所述第二源极欧姆触点隔开；
形成中级电介质层，所述中级电介质层在所述栅电极上和未覆盖所述栅电极的所述第一栅介质层的部分上；和
形成源极金属区，该源极金属区在中级电介质层上并且接触源极欧姆触点。
15.根据权利要求14所述的方法，其中所述栅介质和所述栅电极在所述X方向上至少延伸至所述第一源极区和所述第二源极区的外边缘。
16.一种半导体器件，所述半导体器件包括多个半导体原胞，其中所述半导体原胞包括至少一个有源原胞和至少一个接触原胞；
其中所述有源原胞中的每一个包括：
所述半导体原胞的中心部中的第一导电型的半导体材料的JFET区；
界定所述JFET区的不同于所述第一导电型的第二导电型的半导体材料的阱区；
形成于阱区中并界定所述JFET区的所述第一导电型的源极区，其中所述源极区与所述JFET区隔开并具有的深度小于阱区的深度使得阱区的一部分保持低于所述源极区；
所述JFET区、阱区和所述源极区上的栅介质层；
所述栅介质层上的栅电极；
所述栅电极上和未覆盖所述栅电极的所述第一栅介质层的周边部上的层间电介质；
其中所述接触原胞中的每一个包括：
所述第二导电型的半导体材料的第一层；
所述第一层上所述第一导电型的半导体材料的第二重掺杂层；
形成于所述第一层和所述第二层中的所述第二导电型的重掺杂区；
所述原胞的中心部中并接触所述重掺杂区和所述第二层的源极欧姆触点；
其中每个所述接触原胞的所述第二层与每个所述有源原胞的所述源极区电连通；
其中每个接触原胞的第一层与每个有源原胞的阱区电连通；和
其中每个有源半导体原胞的JFET区和阱区和接触原胞的第二层在第一导电型的半导体材料的漂移层上，该漂移层处在第一导电型的基板层上。
17.根据权利要求16所述的半导体器件，还包括在所述漂移层和所述基板层之间的缓冲层。
18.根据权利要求16所述的半导体器件，其中所述原胞在形状上为六边形。
19.根据权利要求16所述的半导体器件，其中每个接触原胞围绕六个相邻有源原胞。
20.根据权利要求1所述的半导体器件，其中所述第一导电型为N型，并且其中所述第二导电型为P型。
21.根据权利要求1所述的半导体器件，其中所述器件包括多个所述半导体原胞。
22.根据权利要求1所述的半导体器件，其中所述器件为SiC半导体器件。
23.根据权利要求16所述的半导体器件，还包括金属层，所述金属层出在所述有源原胞的所述层间电介质层上，并接触所述接触原胞的所述源极欧姆触点。
24.一种垂直DMOSFET器件，所述垂直DMOSFET器件包括相邻于所述器件的通道区的N型区和硅化物触点-N型区，其中：
大于50％的电流在所述通道区域和所述硅化物触点之间的所述器件的横向平面中在至少第一方向和第二方向上流动，其中所述第一方向和所述第二方向之间的角度为至少50度；和/或
硅化物触点-N型区的宽度小于50％的所述通道的宽度。
25.根据权利要求1所述的半导体器件，其中所述源极金属区接触所述漂移层以形成集成的肖特基触点。
26.根据权利要求1所述的半导体器件，其中所述源极金属区接触相邻于所述第二导电型的所述第一重掺杂区和所述第二重掺杂区的所述漂移层以形成集成的肖特基触点。
27.根据权利要求16所述的半导体器件，其中所述第一导电型为N型，并且其中所述第二导电型为P型。
28.根据权利要求16所述的半导体器件，其中所述器件为SiC半导体器件。
29.根据权利要求24所述的半导体器件，其中所述通道电流在所述通道和所述硅化物触点之间流经所述N型区第一距离，并且其中所述第一距离大于2μm，或其中所述第一距离大于所述器件的最小特征尺寸。
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