CN102738238A - 功率半导体器件及其制作方法 - Google Patents

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Abstract

本发明提供了一种功率半导体器件及其制作方法，该器件具有低导通电阻和高击穿电压。该功率半导体器件包括：第一导电型的漏区；第一导电型的漂移区，形成在漏区上；第二导电型的第一基体区，形成在漂移区上表面下方；第二导电型的第二基体区，形成在漂移区上表面下方且第一基体区内；第二导电型的第三基体区，从第一基体区的下端向下突出形成；第一导电型的源区，形成在漂移区上表面下方且第一基体区内；栅绝缘层，形成在第一基体区的沟道区域上和第一基体区之间的漂移区上；栅极，形成在栅绝缘层上；源极，与源区电连接；以及漏极，与漏区电连接。该功率半导体器件通过最小化JFET电阻的增加而减小边缘电场，从而可以增大击穿电压且减小导通电阻。

Description

功率半导体器件及其制作方法
相关申请的交叉引用
本申请要求在2011年4月15日提交韩国知识产权局，韩国专利申请号为10-2011-0035212的权益，其全部内容通过引用结合在本申请中。
技术领域
本发明涉及一种功率半导体器件，尤其涉及一种具有低导通电阻和高击穿电压的功率半导体器件以及制作该半导体器件的方法。
背景技术
功率半导体器件，例如，用于功率器件的金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极型晶体管(IGBT)需要满足例如高击穿电压和低导通电阻之类的特性。
发明内容
本发明提供一种具有高击穿电压和低导通电阻的功率半导体器件。
本发明还提供一种制作具有高击穿电压和低导通电阻的功率半导体器件的方法。
根据本发明的一个方面，提供一种功率半导体器件，包括：第一导电型的漏区；第一导电型的漂移区，形成在所述漏区上；第二导电型的第一基体区，形成在所述漂移区的上表面下方；第二导电型的第二基体区，形成在所述漂移区的上表面下方且在所述第一基体区内，且形成为具有比所述第一基体区的深度浅的深度；第二导电型的第三基体区，通过从所述第一基体区的下端向下突出形成；第一导电型的源区，形成在所述漂移区的上表面下方且在所述第一基体区内，且形成为具有比所述第二基体区的深度浅的深度；栅绝缘层，形成在所述第一基体区的沟道区域上和所述第一基体区之间的漂移区上；栅极，形成在所述栅绝缘层上；源极，与所述源区电连接；以及漏极，与所述漏区电连接。
所述第一基体区可以具有低于所述第二基体区的掺杂浓度的第二导电型的掺杂浓度，且所述第三基体区可以具有低于所述第二基体区的掺杂浓度的第二导电型的掺杂浓度。
所述功率半导体器件可以为金属氧化物半导体场效应晶体管MOSFET。所述第一导电型可以为n型且所述第二导电型可以为p型，或者所述第一导电型可以为p型且所述第二导电型可以为n型。
所述第一基体区可以包括至少一个条带型区域，且还可以包括与所述第一基体区的两个端面连接的框架区域。所述栅绝缘层可以与所述第一基体区相同的方向形成条带型。所述第一基体区的边缘区域可以具有大于100μm的曲率半径。
所述第一基体区可以包括多边形的晶胞。
所述漏区可以具有高于所述漂移区的掺杂浓度的第一导电型的掺杂浓度，且所述源区可以具有高于所述漂移区的掺杂浓度的第一导电型的掺杂浓度。
与所述第一基体区之间的栅极叠置的漂移区的宽度可具有使从所述第一基体区延伸形成的耗尽区形成平面结结构的尺寸。
所述功率半导体器件还可以包括形成在所述漂移区的上表面下方、围绕所述第一基体区和所述第三基体区的第一导电型的附加漂移区，其中，所述附加漂移区具有高于所述漂移区的掺杂浓度的第一导电型的掺杂浓度。
所述第三基体区可以设置在彼此相邻的栅极之间。所述第三基体区可以具有比所述第一基体区的深度深的深度。
所述源区可以形成在与所述栅极的一部分和所述源极的一部分叠置的位置上。所述第一基体区可以形成在与所述栅极的一部分和所述源极叠置的位置上。
根据本发明点的另一方面，提供一种功率半导体器件。所述功率半导体器件包括：第二导电型的集电区；第一导电型的漂移区，形成在所述集电区上；第二导电型的第一基区，形成在所述漂移区的上表面下方；第二导电型的第二基区，形成在所述漂移区的上表面下方且在所述第一基区内，且形成得比所述第一基区的深度浅；第二导电型的第三基区，从所述第一基区的下端向下突出形成；第一导电型的发射区，形成在所述漂移区的上表面下方且在所述第一基区内，且形成为具有比所述第二基区的深度浅的深度；栅绝缘层，形成在所述第一基区的沟道区域上和所述第一基区之间的漂移区上；栅极，形成在所述栅绝缘层上；发射极，与所述发射区电连接；以及集电极，与所述集电区电连接。
所述第一基区可以具有低于所述第二基区的掺杂浓度的第二导电型的掺杂浓度，且所述第三基区可以具有低于所述第二基区的掺杂浓度的第二导电型的掺杂浓度。
所述功率半导体器件可以为绝缘栅双极型晶体管IGBT。
根据本发明的一个方面，提供一种制作功率半导体器件的方法。
该方法包括：形成第一导电型的漏区；在所述漏区上形成第一导电型的漂移区；在所述漂移区的上表面下方形成第二导电型的第一基体区；在所述漂移区的上表面下方且在所述第一基体区内形成第二导电型的第二基体区，所述第二基体区具有比所述第一基体区的深度浅的深度；形成从所述第一基体区的下端向下突出的第二导电型的第三基体区；在所述漂移区的上表面下方且在所述第一基体区内形成第一导电型的源区，所述源区具有比所述第二基体区的深度浅的深度；在所述第一基体区的沟道区域上和所述第一基体区之间的漂移区上形成栅绝缘层；在所述栅绝缘层上形成栅极；形成与所述源区电连接的源极；以及形成与所述漏区电连接的漏极。
所述第一基体区可以具有低于所述第二基体区的掺杂浓度的第二导电型的掺杂浓度，且所述第三基体区可以具有低于所述第一基体区的掺杂浓度的第二导电型的掺杂浓度。
可以在进行所述第三基体区的形成之后，进行所述第一基体区的形成，且可以在进行所述第一基体区的形成之后，进行所述第二基体区的形成。
根据本发明的所述功率半导体器件和制作该功率半导体器件的方法中，通过减小边缘电场同时最小化结型场效应晶体管(JFET)电阻的增加，增大了击穿电压且减小了导通电阻。
附图说明
从以下结合附图进行的详细描述中将更加清楚地理解本发明的示例性实施方式，其中：
图1为根据本发明的实施方式的功率半导体器件(例如金属氧化物半导体场效应晶体管MOSFET)的横断面视图；
图2为示出根据本发明的实施方式的图1的功率半导体器件的掺杂分布图的横断面视图；
图3为根据本发明的另一实施方式的功率半导体器件的部分布局图；
图4为示出根据本发明的另一实施方式的功率半导体器件的框架区域和基体区的布局图；
图5为根据本发明的另一实施方式的功率半导体器件的布局图；
图6为根据本发明的另一实施方式的功率半导体器件(例如MOSFET)的横断面视图；
图7为根据本发明的另一实施方式的功率半导体器件(例如MOSFET)的横断面视图；
图8为根据本发明的另一实施方式的功率半导体器件(例如绝缘栅双极型晶体管IGBT)的横断面视图；
图9示出根据本发明的实施方式的关于功率半导体器件的掺杂浓度的仿真结果；
图10示出根据本发明的实施方式的功率半导体器件中所产生的场效应的仿真结果；
图11为示出沿图10中的线A-A’的电场强度的曲线图；
图12为示出根据本发明的实施方式的功率半导体器件的击穿电压和电阻率Rsp之间的关系的测试结果的曲线图；
图13至16为根据说明制作根据本发明的实施方式的功率半导体器件的方法的横断面视图。
具体实施方式
将参照附图对本发明进行更全面的描述，附图中示出本发明的示例性实施方式。
然而，本发明可以以多种不同的形式体现，并且不应理解为局限于这里所提出的示例性实施方式。而是，提供这些实施方式从而使得公开全面且完整，并向本领域的技术人员充分表达本发明的范围。在图中，为了清晰，可以夸大层和区域的长度和尺寸。
应当明白，当提到元件或层在另一元件或层“上”时，元件或层可以直接在另一元件或层之上，或者有介入元件或层。相反，当提到元件直接在另一元件或层之上时，不包括有介入的现有的层的元件。图中的同一参考标号始终指示同一元件。这里所用的术语“和/或”包括一个或多个相关的所列项目的任一和全部组合。
应当明白，尽管这里可使用术语第一、第二、第三等描述各种元件，但这些元件不应被这些术语所限制。这些术语只是用于区分各元件。因此，第一元件可以被叫做第二元件且第二元件可以被叫做第一元件，只要不脱离本发明的教导。
如图所示，可以使用空间相对术语，例如“下方”或“低”等，以简化描述一元件或特征与另一元件或特征的关系的说明。应当明白，空间相对术语旨在包含使用或操作在的器件的不同方向，除了图中已描绘的方向。例如，如果将图中的器件翻转，则被描述为在其它元件或特征“下方”的元件将被定向为在所述其它元件或特征“上方”。因此，示例性术语“下方”可以同时包含上方和下方的方向。可以以其它方式定向该器件(旋转90度或位于其它方向)，并相应地解释所使用的空间相对说明。
这里使用术语的目的只是描述特定的实施方式，并不意图限制本发明。单数形式包括复数形式，上下文另有明确指示的除外。还应当明白，说明书中使用的术语“包括”列举存在的所述特征、整数、步骤、操作、元件、和/或部件时，但不排除一个或多个其它特征、整数、步骤、操作、元件、部件，和/或它们的组合的存在或增加。
第一导电型可以为n型且第二导电型可以为p型，且在下文中，为了方便说明，使用这些术语。然而，不能将本发明的技术精神限制限制于此，例如，第一导电型可以为p型且第二导电型可以为n型。
首先，将根据金属氧化物半导体场效应晶体管MOSFET中结的结构描述击穿电压的变化。通过下面等式1确定具有无限平面结构的结的理想击穿电压BVpp。
[等式1]
BVpp = 5.34 × 10 13 × Na - 3 4
其中，Na为漂移层的掺杂浓度。
因此，可以看出，具有平面结构耗尽区的结的理想击穿电压BVpp只由掺杂浓度确定。
另外，可以通过下面等式2确定穿透型击穿电压BVpt。
[等式2]
BVpt = 4010 × Na 1 8 × Wp - 0.5 × qNa Wp 2 ϵ s
其中，WP为漂移层的厚度，εs为介电常数。
因此，因为根据漂移层的浓度和厚度确定所述击穿电压BVpt，所以穿透型击穿电压BVpt可以根据结的结构的类型变化。
下面，描述具有球面型耗尽区的结的击穿电压BVsp。当向具有多边形结构的晶胞的功率MOSFET施加高电压时，延伸的耗尽区具有球面形状。因为电场集中在具有最小曲率半径的区域，所以击穿电压BVsp根据原材料的特性和结的深度变化。实际上通过下面等式3确定球面型结构的击穿电压BVsp。
[等式3]
BVsp = BVpp × { rj Wc 2 + 2.14 × rj Wc 6 7 - ( rj Wc 3 + 3 × rj Wc 13 7 ) 2 3 }
其中，rj为结的深度，Wc为决定性的耗尽深度。
因此，可以看出，球面型结构的击穿电压BVsp比所述理想击穿电压BVpp低很多。
下面描述具有圆柱型耗尽区的结的击穿电压。在晶胞具有线性结构的情况中，其上形成该晶胞的基体区也具有线性结构。此时，如果相邻基体区之间的距离很远，所述耗尽区扩大为圆柱形状。通过下面等式4确定圆柱型结构的击穿电压BVcyl。
[等式4]
BVcyl = BVpp × { 1 2 × ( rj Wc 2 + 2 × rj Wc 6 7 ) × Ln ( 1 + 2 × Wc rj 8 7 ) - rj Wc 6 7 }
参照等式1至等式4，可以看出，圆柱型结构的击穿电压BVcyl高于球面型结构的击穿电压BVsp，但低于所述理想击穿电压BVpp。这表示，当器件中的结具有球面型结构和圆柱型结构的耗尽区时，该器件的结相对于平面结构耗尽区可具有比理想击穿电压BVpp低很多的击穿电压。为了补偿由于结构原因而降低的击穿电压，需要增加漂移层的电阻率和厚度。然而，如果增加漂移层的电阻率和厚度，则会增大导通电阻。
图1为根据本发明的实施方式的功率半导体器件(例如MOSFET)的横断面视图。
参照图1，第一导电型的漂移区104可以形成在第一导电型的漏区102上，其中，所述漏区102可以为半导体衬底。所述漂移区104中的杂质浓度可以从上到下降低。所述漂移区104具有低于所述漏区102的浓度的第一导电型的浓度。
第二导电型的第一基体区106可以形成在所述漂移区104的上部的预定区域上。换言之，所述第一基体区106可以形成在所述漂移区104的上表面下方。所述第一基体区106可以形成在与栅极118的一部分和源极120叠置的位置上。
第二导电型的第二基体区107可以形成在所述漂移区104的上表面下方且在所述第一基体区106内。所述第一基体区106具有低于所述第二基体区107的掺杂浓度的掺杂浓度。所述第二基体区107具有比所述第一基体区106的深度浅的深度。换言之，所述第一基体区106的最低端比所述第二基体区107的最低端深。在本发明点中，“被形成得更深”表明，从其上形成所述栅极118的漂移区104的上表面到所述漏区102的距离在竖直向下方向上更远。
第二导电型的第三基体区109可以通过向下突出形成在所述第一基体区106的下端上。作为示例，所述第三基体区109可以从所述第一基体区106的中心部分向下突出；然而，本发明不限制于中心部分。所述第三基体区109具有低于所述第二基体区107的浓度的第二导电型的浓度。所述第三基体区109和所述第一基体区106可以具有相同的第二导电型的浓度。或者，所述第三基体区109可以具有高于或低于所述第一基体区106的浓度的第二导电型的浓度。
所述第三基体区109的深度可以比所述第一基体区106的深度深。换言之，所述第三基体区109的最低端可以形成在比所述第一基体区106的最低端深的位置。所述第三基体区109可以位于相邻的栅极118之间。在功率半导体器件中电场的最大值可根据所述第三基体区109的宽度w变化，下面将进行描述。
第一导电型的源区108可以形成在所述漂移区104的上表面下方且在所述第一基体区106内。所述源区108具有高于所述漂移区104的浓度的第一导电型的浓度。所述源区108的深度比所述第二基体区107的深度浅。换言之，所述第二基体区107的最低端形成在比所述源区108的最低端深的位置上。所述源区108可以形成在与所述栅极118的一部分和所述源极120的一部分叠置的位置上。
栅绝缘层116可以形成在所述第一基体区106的沟道区域114上和所述第一基体区106之间的漂移区104上。所述栅极118形成在所述栅绝缘层116上。
与所述源区108电连接的源极120和与所述漏区102电连接的漏极122被分别形成。所述源极120和所述漏极122分别设置在所述漂移区104的彼此正对的表面上。
第一导电型的高掺杂的漂移区112可以形成在所述第一基体区106之间的漂移区104的上表面下方，换言之，可以形成在所述栅极118下方的漂移区104中。所述高掺杂的漂移区112利用和所述漂移区104相同的第一导电型进行掺杂，且可掺杂高于所述漂移区104。所述高掺杂的漂移区112可具有比所述第一基体区106的深度浅的深度。另外，所述高掺杂的漂移区112可以具有比所述源区108深的深度。形成所述高掺杂的漂移区112以减少构成导通电阻的电阻部件的JFET电阻部件。
漂移区104的与所述第一基体区106之间的栅极118叠置的宽度a可以为使从所述第一基体区106延伸形成的耗尽区可以形成平面结结构的宽度。
为了防止由于所述第一基体区106的边缘上集中电场而导致降低击穿电压的现象，所述第一基体区106之间的宽度a越小越好。然而，如果与所述第一基体区106之间的栅极118叠置的漂移区104的宽度a小，则JFET区可以减小，结果，JFET电阻可以迅速增加。所述高掺杂的漂移区112可以在某种程度上缓解JFET电阻迅速增加的问题，但由于所述高掺杂的漂移区112的浅深度而有所限制。
在本发明中，由于所述第三基体区109从所述第一基体区106的下端突出，因此可同时防止JFET电阻的增加和在所述第一基体区106的边缘上集中电场的现象，而不减小所述漂移区104的宽度a。
图2为示出根据本发明的实施方式的图1的功率半导体器件的掺杂分布图的横断面视图。
在图1和图2中，相同的参考标号指示基本上相同的元件，因此，不再重复图1中所描述的元件的说明。
具有第二导电型的第三掺杂浓度的第三掺杂轮廓110形成在所述漂移区104中。第一掺杂轮廓形成在所述漂移区104中，所述第一掺杂轮廓具有与所述第一基体区106的边界相一致的边界且具有第二导电型的第一掺杂浓度。第二掺杂轮廓形成在所述漂移区104中，所述第二掺杂轮廓具有与所述第二基体区107的边界相一致的边界且具有第二导电型的第二掺杂浓度。因此，所述第三基体区109可以对应所述第三掺杂轮廓110的在第一基体区106下方的区域。
所述第三掺杂浓度低于第二导电型的第一掺杂浓度，且所述第二掺杂浓度高于第二导电型的第一掺杂浓度。
图3为根据本发明的另一实施方式的功率半导体器件的部分布局图。图4为示出根据本发明的另一实施方式的功率半导体器件的框架区域和基体区的布局图。沿图3的线A-A’的横断面视图可以对应图1的横断面视图。在图1，图3和图4中，相同的参考标号指示相同元件，因此，不再重复对其的说明。
整个单元被最外面的框架区域200所围绕，并且所述最外面的框架区域200的上部和下部在竖直方向上通过第一基体区106相互连接。换言之，所述第一基体区106的上部和所述最外面的框架区域200的上部相连，且所述第一基体区106的下部和所述最外面的框架区域200的下部相连。相邻的第一基体区106之间的宽度a可被形成得足够小以具有较小的值。所述最外面的框架区域200的边缘200c可以被形成为具有大于预定尺寸的曲率半径，例如，大于100μm以防止形成球面结结构。另外，所述第一基体区106的边缘可以具有大于100μm的曲率半径。
所述第一基体区106、所述栅绝缘层116和所述栅极118可以设置成条带型。所述栅极118的左侧和右侧被所述第一基体区106围绕，且所述栅极118的上侧和下侧以及最外面的栅极118的侧表面接触所述框架区域200。所述源极120通过与所述栅极118分隔预定距离而以条带型设置在相邻的栅极118之间。所述源区108较长地沿所述栅极118的侧表面形成，且形成用于使相邻的源区108彼此连接的附加源区108a形成为与跨越所述第一基体区106与源极120相连。
图5为根据本发明的另一实施方式的功率半导体器件的布局图。沿图5的线B-B’的横断面视图可以对应图1的横断面视图。在图1和图5中，相同的参考标号指示相同的元件，因此，不再重复对其的说明。
参照图5，描绘了具有多边形结构的晶胞的功率半导体器件。为了使所述功率半导体器件，例如，MOSFET，具有高击穿电压和低导通电阻的特性，以等距离d设置六边形晶胞。因为以多边形结构形成所述功率半导体器件，所以可增大单位面积的沟道密度。因此，可以达到降低导通电阻的效果。
图6为根据本发明的另一实施方式的功率半导体器件(例如MOSFET)的横断面视图。在图1，图2和图6中，相同的参考标号指示相同元件，因此，不再重复对其的说明。
参照图6，和图1中不同，所述高掺杂的漂移区112可以不仅形成在所述第一基体区106之间，而且比所述源区108、所述第一基体区106、所述第二基体区107和所述第三基体区109深。所述高掺杂的漂移区112可以具有和所述漂移区104相同的导电型，且掺杂浓度可以比所述漂移区104的掺杂浓度高。所述高掺杂的漂移区112为用于减少构成导通电阻的电阻部件的JFET电阻部件的区域。
在图1中，引入所述高掺杂的漂移区112以缓解由于JFET区减少而造成的JFET电阻的迅速增加。然而，由于所述高掺杂的漂移区112的浅深度而没有期望充分的效果。然而，如图6所示，当所述高掺杂的漂移区112形成得比所述源区108、所述第一基体区106、所述第二基体区107和所述第三基体区109深时，可以有效防止所述JFET电阻迅速增加的问题。
图7为根据本发明的另一实施方式的功率半导体器件(例如MOSFET)的横断面视图。在图1，图2和图7中，相同参考标号指示相同元件，因此，不再重复之前的说明。
参照图7，图1中所描绘的高掺杂的漂移区112不包括在图7的功率半导体器件中。因此，因为JFET电阻可以迅速增加，所以与所述第一基体区106之间的栅极118叠置的漂移区104的小宽度a可以作为负载以操作半导体。
因此，由于在所述第一基体区106的下端突出而形成的所述第三基体区109，所以可以同时防止JFET电阻增加和在所述第一基体区106的边缘上的电场的集中。
图8为根据本发明的另一实施方式的功率半导体器件(例如IGBT)的横断面视图。
参照图8，第一导电型的漂移区804可以形成在第二导电型的集电区802上，其中，所述集电区802可以为半导体衬底。所述漂移区804中的杂质浓度可以从上到下减少。所述漂移区804可以具有低于所述集电区802的浓度的第一导电型的浓度。
第二导电型的第一基区806可以形成在所述漂移区804的上部预定区域上。换言之，所述第一基区806形成在所述漂移区804的上表面下方。所述第一基区806可以形成在所述漂移区804与栅极818的一部分和发射极820叠置的区域中。
第二导电型的第二基区807可以形成在所述漂移区804的上表面下方且在所述第一基区806内。所述第一基区806可以具有低于所述第二基区807的掺杂浓度的掺杂浓度。所述第二基区807具有比所述第一基区806的深度浅的深度。换言之，所述第一基区806的最低端比所述第二基区807的最低端深。在本发明中，“被形成得更深”表明，从形成所述栅极818的漂移区804的上表面到所述集电区802的距离在竖直向下方向上更远。
第二导电型的第三基区809可以通过从所述第一基区806的下端向下突出形成。所述第三基区809可以具有低于所述第一基区806的浓度的第二导电型的浓度。而且，所述第三基区809可以具有比所述第二基区807的浓度低的第二导电型的浓度。所述第三基区809可以具有比所述第一基区806的深度深的深度。换言之，所述第三基区809的最低端比所述第一基区806的最低端深。所述第三基区809可以位于彼此相邻的栅极818之间。在该功率半导体器件中电场的最大值可根据所述第三基区809的宽度w变化。
第一导电型的发射区808可以形成在所述漂移区804的上表面下方且在所述第一基区806内。所述发射区808具有高于所述漂移区804的浓度的第一导电型的浓度。所述发射区808具有比所述第二基区807的深度浅的深度。换言之，所述第二基区807的最低端比所述发射区808的最低端深。所述发射区808可以形成在与所述栅极818的一部分和发射极820的一部分叠置的位置上。
栅绝缘层816可以形成在所述第一基区806的沟道区域814上和所述第一基区806之间的漂移区804上。栅极818可以形成在所述栅绝缘层816上。
与所述发射区808电连接的发射极820和与所述集电区802电连接的集电极822被分别形成。所述发射极820和所述集电极822分别形成在所述漂移区804的彼此正对的表面上。
为了防止由于所述第一基区806的边缘上的电场集中而导致的该功率半导体器件的击穿电压降低，所述第一基区806之间的宽度a越小越好。然而，当与所述第一基区806之间的栅极818叠置的漂移区804的宽度a较小时，可能会发生导通电阻迅速增加的问题。
在本发明中，由于所述第三基区809具有低于第二导电型的第一基区806的掺杂浓度的掺杂浓度，且从所述第一基区806的下端突出形成，因此可同时防止电阻的增加和所述第一基区806的边缘上集中电场的现象，而不减小所述漂移区804的宽度a。
图9示出关于根据本发明的实施方式的功率半导体器件的掺杂浓度的仿真结果。
参照图9，图像(a)至(d)示出测试结果。首先，图9(a)为不具有第三基体区109(参照图1)的功率半导体器件A的掺杂浓度的仿真结果。图9(b)为具有2μm的宽度w(参照图1)的第三基体区109(参照图1)的功率半导体器件B的掺杂浓度的仿真结果。图9(c)为具有3μm的宽度w(参照图1)的第三基体区109(参照图1)的功率半导体器件C的掺杂浓度的仿真结果。图9(d)为具有4μm的宽度w(参照图1)的第三基体区109(参照图1)的功率半导体器件D的掺杂浓度的仿真结果。
参照图9(b)至(d)，可以看出，从第二基体区107(参照图1)穿过所述第一基体区106(参照图1)到第三基体区109(参照图1)，逐渐降低第二导电型的掺杂浓度。
图10示出根据本发明的实施方式的功率半导体器件中所产生的场效应的仿真结果。图10(a)至(d)分别对应图9(a)至(d)的情况。图10中的线A-A’为对应于从所述漂移区104(参照图1)的上表面的2μm的深度的位置。
参照图10，在不具有所述第三基体区109(参照图1)的功率半导体器件A中，可以证实，电场E集中在所述第一基体区106(参照图1)的边缘区域。电场E的集中可以引起降低击穿电压的现象。
然而，在具有所述第三基体区109的功率半导体器件中，可以证实，缓解了在所述第一基体区106(参照图1)的边缘集中电场E的现象。因此，在功率半导体器件中，所述第三基体区109(参照图1)的存在可以防止击穿电压的降低。
图11为示出沿图10中的线A-A’的电场强度的曲线图。图11中线(a)至(d)分别对应图9(a)至(d)和图10(a)至(d)。
参照图11，可以证实，沿图10的线A-A’电场逐渐增大，且当示出在P-N结区域(例如，在图1的第一基体区106的边缘)的最大值后，电场逐渐减小。
在分别具有第三基体区109(参照图1)的功率半导体器件B、C和D中，在所述第一基体区106(参照图1)的边缘的电场强度小于在不具有第三基体区109(参照图1)的功率半导体器件A中的电场强度。另外，在具有3μm的宽度w(参照图1)的第三基体区109的功率半导体器件C中，在所述第一基体区106(参照图1)的边缘的电场强度小于在具有2μm的宽度w的第三基体区109(参照图1)的功率半导体器件B在的电场强度。另外，在具有4μm的宽度w(参照图1)的第三基体区109的功率半导体器件D中，在所述第一基体区106(参照图1)的边缘的电场强度小于在具有3μm的宽度w的第三基体区109(参照图1)的功率半导体器件C的电场强度。
换言之，可以证实，随着所述第三基体区109(参照图1)的宽度w增大，在所述第一基体区106(参照图1)的边缘的电场强度大幅度减小。
图12为示出根据本发明的实施方式的功率半导体器件的击穿电压和电阻率Rsp之间的关系的测试结果的曲线图。示例A至D分别对应图9(a)至(d)、图10(a)至(d)和图11中的线(a)至(d)。电阻率Rsp的值代表功率半导体器件的单位面积的导通电阻。
参照图12，可以看出，具有宽度w为2μm的第三基体区109(参照图1)的功率半导体器件B具有低于不具有第三基体区109(参照图1)的功率半导体器件A的电阻率Rsp的电阻率Rsp。另外，可以看出，随着所述第三基体区109(参照图1)的宽度w增大，所述电阻率Rsp的增幅减小，但击穿电压显著增大。
因此，根据本发明的技术精神，通过使用更高的掺杂浓度(低电阻率Rsp)和更小的漂移区厚度，可以实现低导通电阻，因此，可以实现具有高击穿电压的功率半导体器件。
图13至16为说明制作根据本发明的实施方式的功率半导体器件的方法的横断面视图。在图1、图2和图13至16中，相同的参考标号指示相同元件，因此，将不再重复参照图1和图2所描述的元件的说明。形成所述源极120、所述栅绝缘层116和所述栅极118的操作为本领域所熟知的，因此，省略这些说明。
参照图13，进行形成第一导电型的漏区102的操作和在所述漏区102上形成第一导电型的漂移区104的操作。接着，通过离子注入在所述漂移区104中形成具有第二导电型的第三掺杂浓度的第三掺杂轮廓110。
参照图14，通过离子注入，在所述漂移区104中形成第一掺杂轮廓，所述第一掺杂轮廓具有第一掺杂浓度且具有与所述第一基体区106的边界相一致的边界。
参照图15，通过离子注入，在所述漂移区104中形成第四掺杂轮廓，所述第四掺杂轮廓具有第一掺杂浓度且具有与所述源区108的边界相一致的边界。
参照图16，通过离子注入，在所述漂移区104中形成第二掺杂轮廓，所述第二掺杂轮廓具有第二掺杂浓度且具有与所述第二基体区107的边界相一致的边界。
在制作根据本发明的实施方式的功率半导体器件的方法中，可以按照所陈述的顺序依次进行图13至16所描述的操作。然而，制作根据本发明的实施方式的功率半导体器件的方法不限定为上面所描述的顺序。在改进的实施方式中，可以按任意顺序进行形成第一掺杂轮廓、第二掺杂轮廓和第三掺杂轮廓的操作。
尽管已经参照示例性实施方式具体地示出和描述了本发明，但应当明白，可以在形式和细节上进行各种改动而不脱离本发明的精神和范围。

Claims (28)

1.一种功率半导体器件，包括：
第一导电型的漏区；
第一导电型的漂移区，所述漂移区形成在所述漏区上；
第二导电型的第一基体区，所述第一基体区形成在所述漂移区的上表面下方；
第二导电型的第二基体区，所述第二基体区形成在所述漂移区的上表面下方且在所述第一基体区内，且形成为具有比所述第一基体区的深度浅的深度；
第二导电型的第三基体区，所述第三基体区通过从所述第一基体区的下端向下突出形成；
第一导电型的源区，所述源区形成在所述漂移区的上表面下方且在所述第一基体区内，且形成为具有比所述第二基体区的深度浅的深度；
栅绝缘层，所述栅绝缘层形成在所述第一基体区的沟道区域上和在所述第一基体区之间的漂移区上；
栅极，所述栅极形成在所述栅绝缘层上；
源极，所述源极与所述源区电连接；以及
漏极，所述漏极与所述漏区电连接。
2.如权利要求1所述的功率半导体器件，其中，所述功率半导体器件为金属氧化物半导体场效应晶体管MOSFET。
3.如权利要求1所述的功率半导体器件，其中，所述第一导电型为n型且所述第二导电型为p型。
4.如权利要求1所述的功率半导体器件，其中，所述第一导电型为p型且所述第二导电型为n型。
5.如权利要求1所述的功率半导体器件，其中，所述第一基体区包括至少一个条带型区域，且还包括与所述第一基体区的两个端面连接的框架区域。
6.如权利要求5所述的功率半导体器件，其中，所述栅绝缘层以与所述第一基体区相同的方向形成条带型。
7.如权利要求5所述的功率半导体器件，其中，所述第一基体区的边缘区域具有大于100μm的曲率半径。
8.如权利要求1所述的功率半导体器件，其中，所述第一基体区包括多边形的晶胞。
9.如权利要求1所述的功率半导体器件，其中，所述漏区具有高于所述漂移区的掺杂浓度的第一导电型的掺杂浓度。
10.如权利要求1所述的功率半导体器件，其中，所述源区具有高于所述漂移区的掺杂浓度的第一导电型的掺杂浓度。
11.如权利要求1所述的功率半导体器件，其中，与所述第一基体区之间的栅极叠置的漂移区的宽度具有使从所述第一基体区延伸形成的耗尽区形成平面结结构的尺寸。
12.如权利要求1所述的功率半导体器件，还包括形成在所述第一基体区之间的漂移区的上表面下方的附加漂移区，其中，所述附加漂移区具有高于所述漂移区的掺杂浓度的第一导电型的掺杂浓度。
13.如权利要求12所述的功率半导体器件，其中，所述附加漂移区具有比所述第一基体区的深度浅的深度。
14.如权利要求1所述的功率半导体器件，还包括形成在所述漂移区的上表面下方、围绕所述第一基体区和所述第三基体区的第一导电型的附加漂移区，其中，所述附加漂移区具有高于所述漂移区的掺杂浓度的第一导电型的掺杂浓度。
15.如权利要求1所述的功率半导体器件，其中，所述第三基体区设置在彼此相邻的栅极之间。
16.如权利要求1所述的功率半导体器件，其中，所述第三基体区具有比所述第一基体区的深度深的深度。
17.如权利要求1所述的功率半导体器件，其中，所述源区形成在其与所述栅极的一部分和所述源极的一部分叠置的位置上。
18.如权利要求1所述的功率半导体器件，其中，所述第一基体区形成在其与所述栅极的一部分和所述源极叠置的位置上。
19.如权利要求1所述的功率半导体器件，其中，所述第一基体区具有低于所述第二基体区的掺杂浓度的第二导电型的掺杂浓度，且所述第三基体区具有低于所述第二基体区的掺杂浓度的第二导电型的掺杂浓度。
20.如权利要求19所述的功率半导体器件，其中，所述第一基体区和所述第三基体区具有相同的第二导电型的掺杂浓度。
21.如权利要求19所述的功率半导体器件，其中，所述第一基体区具有高于所述第三基体区的掺杂浓度的第二导电型的掺杂浓度。
22.如权利要求19所述的功率半导体器件，其中，所述第一基体区具有低于所述第三基体区的掺杂浓度的第二导电型的掺杂浓度。
23.一种功率半导体器件，包括：
第二导电型的集电区；
第一导电型的漂移区，所述漂移区形成在所述集电区上；
第二导电型的第一基区，所述第一基区形成在所述漂移区的上表面下方；
第二导电型的第二基区，所述第二基区形成在所述漂移区的上表面下方且在所述第一基区内，且形成得比所述第一基区的深度浅；
第二导电型的第三基区，所述第三基区通过从所述第一基区的下端向下突出形成；
第一导电型的发射区，所述发射区形成在所述漂移区的上表面下方且在所述第一基区内，且形成为具有比所述第二基区的深度浅的深度；
栅绝缘层，所述栅绝缘层形成在所述第一基区的沟道区域上和在所述第一基区之间的漂移区上；
栅极，所述栅极形成在所述栅绝缘层上；
发射极，所述发射极与所述发射区电连接；以及
集电极，所述集电极与所述集电区电连接。
24.如权利要求23所述的功率半导体器件，其中，所述第一基区具有低于所述第二基区的掺杂浓度的第二导电型的掺杂浓度，且所述第三基区具有低于所述第二基区的掺杂浓度的第二导电型的掺杂浓度。
25.如权利要求23所述的功率半导体器件，其中，所述功率半导体器件为绝缘栅双极型晶体管IGBT。
26.一种制作功率半导体器件的方法，该方法包括：
形成第一导电型的漏区；
在所述漏区上形成第一导电型的漂移区；
在所述漂移区的上表面下方形成第二导电型的第一基体区；
在所述漂移区的上表面下方且在所述第一基体区内形成第二导电型的第二基体区，所述第二基体区具有比所述第一基体区的深度浅的深度；
形成从所述第一基体区的下端向下突出的第二导电型的第三基体区；
在所述漂移区的上表面下方且在所述第一基体区内形成第一导电型的源区，所述源区具有比所述第二基体区的深度浅的深度；
在所述第一基体区的沟道区域上和所述第一基体区之间的漂移区上形成栅绝缘层；
在所述栅绝缘层上形成栅极；
形成与所述源区电连接的源极；以及
形成与所述漏区电连接的漏极。
27.如权利要求26所述的方法，其中，所述第一基体区具有低于所述第二基体区的掺杂浓度的第二导电型的掺杂浓度，且所述第三基体区具有低于所述第二基体区的掺杂浓度的第二导电型的掺杂浓度。
28.如权利要求26所述的方法，其中，在进行所述第三基体区的形成之后，进行所述第一基体区的形成，且在进行所述第一基体区的形成之后，进行所述第二基体区的形成。
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