JP4435864B2 - 半導体素子 - Google Patents

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Description

本発明は、半導体素子および半導体ウェハに関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。特に、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。
ＳｉＣを用いたパワー素子のうち代表的なスイッチング素子はＭＯＳＦＥＴおよびＭＥＳＦＥＴである。このようなスイッチング素子では、ゲート電極に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とをスイッチングすることができる。また、ＳｉＣによれば、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。例えば特許文献１には、ＳｉＣを用いた縦型ＭＯＳＦＥＴの構造が提案されている。
ＭＯＳＦＥＴやＭＥＳＦＥＴなどのパワー素子は、一般に、ＳｉＣ基板などの半導体基板上に形成された半導体層を用いて形成され、多数のユニットセルから構成されている。ユニットセルは、例えば特許文献１および特許文献２に開示されているように、Ｘ方向およびそれに垂直なＹ方向に二次元的に配置されることが多い。これは、パワー素子の電流密度をできる限り大きくするためである。また、ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ＩＧＢＴ、ＪＦＥＴ等の、ゲート電極またはベース電極によってチャネルを制御して電流のＯＮ／ＯＦＦを制御するパワー素子では、ユニットセルのサイズはできる限り小さく抑えて、単位面積当たりのチャネル幅をできるだけ大きくすることが好ましい。これにより、全ユニットセルのチャネル幅の合計である実効チャネル幅を大きくできるので、パワー素子のオン抵抗を低減できる。
図面を参照しながら、縦型ＭＯＳＦＥＴを例に、ウェハ状の半導体基板とユニットセルとの関係を説明する。図１３（ａ）は半導体基板の模式的な平面図であり、図１３（ｂ）〜（ｄ）は、半導体基板の一部を示す模式的な拡大平面図である。
図１３（ａ）に示すように、半導体基板（以下、「半導体バルク基板」と称し、素子毎に切断された後の半導体基板と区別する）１００は、ショット領域１１０という繰り返し単位を有している。ショット領域１１０は、ステッパーの１ショット分に相当する領域であり、そのサイズは例えば１５ｍｍ×１５ｍｍである。各ショット領域１１０には、図１３（ｂ）に示すように、複数の半導体素子（ここでは縦型ＭＯＳＦＥＴ）１３０が効率的に配列されている。半導体素子１３０の大きさは例えば３．５ｍｍ×３．５ｍｍである。ここでは、１つのショット領域１１０に対し、ＸおよびＹ方向にそれぞれ４個ずつ配列された合計１６個の半導体素子１３０が形成されている。また、隣接する素子領域１３０の境界領域には、フォトリソ工程のマスク合わせに使用されるアライメントパターン１２０が形成されている。
図１３（ｃ）に示すように、各半導体素子１３０は、ソースパッド１Ｃおよびゲートパッド１Ｇを有している。各半導体素子１３０の周辺領域には、必要に応じてガードリング、ガードバンドおよびメサ構造など、半導体素子１３０の周辺における耐圧低下を抑制する終端構造が形成される（図示せず）。各半導体素子１３０は、図１３（ｄ）に示すように、多数のユニットセル５００から構成されている。ユニットセル５００は半導体素子１３０におけるソースパッド１Ｃの下に並列に配列される。図示しないが、各ユニットセル５００のソース電極はソースパッド１Ｃに、ゲート電極はゲートパッド１Ｇにそれぞれ電気的に接続されている。この例では、各ユニットセル５００の平面形状は正方形であるが、六角形等の別の形状を有する場合もある。また、この例では、ユニットセル５００はＹ方向に沿って配列されるとともに、Ｘ方向には１／２ピッチずつずらして配列されている。なお、ユニットセル５００は、マトリクス状に配列されていてもよい。
図１４は、１つのユニットセル５００を例示する模式的な上面図である。ユニットセル５００は、上述したように、ソースパッド（「上部配線電極」ともいう）１Ｃで覆われている。図示しないが、上部配線電極１Ｃの下方には、層間絶縁膜を介してソース電極が設けられている。ソース電極と上部配線電極１Ｃとは、層間絶縁膜に形成された開口部を介して電気的に接続されている。ソース電極は、半導体層（図示せず）に形成されたコンタクト領域１５およびその周囲に位置するソース領域（図示せず）と接する導電面１９ｓを有している。また、層間絶縁膜の下方にはチャネル層およびゲート電極も形成されている。チャネル層は、例えば図示する線１６ｅで規定される正方形状の開口部を有するようにパターニングされ、ゲート電極は、線１８ｅで規定される正方形状の開口部を有するようにパターニングされている。また、従来のユニットセル５００では、一般に、ソース電極の導電面１９ｓ、コンタクト領域１５、ゲート電極の開口部１８ｅ、チャネル層の開口部１６ｅおよびユニットセル５００の形状は何れも相似である。従って、図示する例では、ユニットセル５００は正方形の平面形状を有し、そのＸ方向およびＹ方向の長さをそれぞれｘｏｃ、ｙｏｃとするとｘｏｃ＝ｙｏｃである。なお、従来のユニットセル５００の断面形状については後で詳述する。
上述したように、実効チャネル幅を確保するためにはユニットセル５００のサイズを小さく抑えて集積度を高めることが好ましい。しかし、ユニットセル５００のサイズは無制限に小さくできるものではなく、半導体素子１３０を形成するための位置合わせ精度（「マスク合わせ精度」ともいう）および寸法ズレを考慮して決められる。
このうち「寸法ズレ」は、半導体素子１３０を形成する際に例えばフォトリソ工程で使用するフォトマスクにより規定された寸法（フォトマスク寸法）と、現像後のレジストマスクの寸法（レジスト寸法）とが異なる場合や、レジストマスクを用いたエッチングによって形成された構造体の寸法とフォトマスク寸法とが異なる場合等に生じる。このような寸法ズレは、フォトマスク寸法や露光条件などのプロセス条件を最適化することによって補正され得る。
よって、ユニットセル５００のサイズは、主に「位置合わせ精度」によって決定される。「位置合わせ精度」は、半導体素子１３０の形成に使用するプロセス設備（主にフォトリソ工程で使用する露光装置）に固有のものであり、設備ごとに異なる。一般的にＳｉＣに使用されるステッパーの位置合わせ精度Δは、例えば０．１〜０．２μｍ程度であり、±Δ以下の範囲で、位置合わせにズレ（以下、単に「合わせズレ」という）が生じ得る。ここでいう「合わせズレ」は、半導体基板の法線方向から見て、レジスト膜に対してフォトマスクの位置がずれることに起因して、エッチングやイオン注入によって形成される電極や不純物領域が設計された位置からずれることを指す。よって、合わせズレが生じた場合でも電極間のショートおよび電極接触不良等が生じることが起こらないように十分な余裕を持って半導体素子１３０の各寸法を設計する必要があり、その結果、ユニットセル５００のサイズが決定される。
フォトリソ工程で用いるステッパーなどの露光装置固有の位置合わせ精度は、理想的にはＸ方向およびＹ方向で等しい。そのため、従来は、ユニットセル５００における合わせズレがＸ方向およびＹ方向でほぼ同じ確率で発生することを前提とし、図１４からもわかるように、Ｘ方向およびＹ方向に沿ったマージン、すなわち構造体同士の長さの差の絶対値は互いに等しくなるように設計される。
ここで、半導体素子１３０を形成する際に、マスク合わせ（フォトマスクの位置決め）がどのようにして行われるかを説明する。
マスク合わせは、図１３（ｂ）に示すショット領域１１０ごとに、そのショット領域１１０に形成されたアライメントパターン１２０を利用して行われる。
図１５（ａ）および（ｂ）は、アライメントパターン１２０を例示する平面図および模式的断面図である。図示するように、半導体基板１１の上に形成された半導体層１２の表面には、アライメントパターン１２０が形成されている。この例では、アライメントパターン１２０は、マーカーとして機能する複数の凹部（以下、単に「マーカー」と呼ぶ）１２１を有している。半導体層１２のうちマーカー１２１が形成されていない部分とマーカー１２１との段差は例えば０．３μｍ程度である。また、半導体層１２の上に他の膜を形成するときには、他の膜に半導体層１２のマーカー１２１の形状を反映した凹部が形成されるので、その凹部をマーカーとして利用してフォトリソ工程を行う。
しかしながら、マーカー１２１が設けられた半導体層１２の上に、他の膜として半導体膜を成長させる場合に、その半導体膜の成長方法によっては、マーカーがぼやけてしまい、認識することが困難になるという問題がある。
図１６（ａ）および（ｂ）を参照しながら、半導体層１２として炭化珪素（ＳｉＣ）を用いた縦型ＭＯＳＦＥＴを作製するプロセスを例に、上記問題を詳しく説明する。
縦型ＭＯＳＦＥＴでは、チャネル移動度を向上させる目的で、半導体層（ここでは炭化珪素層）１２の上に、さらにエピタキシャル成長を行ってチャネル層を形成することがある。このような場合、図１６（ａ）および（ｂ）に示すように、マーカー１２１が設けられた半導体層１２の上に、さらに追加のエピタキシャル層１６’を成長させ、チャネル層を得る。追加のエピタキシャル層１６’を「追エピ層」と呼ぶことにする。追エピ層１６’には、マーカー１２１に対応して凹部１２２が形成され、その後の工程では、この凹部１２２がマーカーとして利用される。しかしながら、図示するように、凹部１２２の形状が、半導体層１２に設けられたマーカー１２１の形状と大きく異なってしまう可能性がある。
ＳｉＣを用いた縦型ＭＯＳＦＥＴでは、多くの場合、半導体基板１１としてオフカット基板が用いられる。オフカット基板は、基本となる結晶面（例えば（０００１）面）に対して所定の方向（オフカット方向）に数度傾けた基板である。オフカット基板上では、半導体層１２はステップフロー成長によって形成されるので、その表面にエピタキシャル成長させる追エピ層１６’もステップフロー成長によって形成される。そのため、追エピ層１６’はマーカー１２１に対して等方的に堆積されず、図１６（ｂ）に示すように、半導体層１２に形成されたマーカー１２１の形状は、ステップフロー成長によって崩されて、三日月形のクレーターのような凹部１２２が形成されることがある。なお、図１６（ｂ）に示す矢印Ｙは、半導体層１２および追エピ層１６’のステップフロー成長の方向であり、半導体基板１１のオフカット方向を、半導体基板１１の表面に平行な面に投影した方向（半導体基板１１の面内におけるオフカット方向）に相当する。また、矢印Ｘは、半導体基板１１の面内においてＹ方向と垂直な方向である。
三日月形の凹部１２２は、Ｙ方向に平行な線Ａ−Ａ’に対して略対称であるが、Ｘ方向に平行な線に対して対称ではない。追エピ層１６’を堆積した後に行うフォトリソグラフィー工程で、このような凹部１２２をマーカーとして用いると、特にＹ方向に沿ったマスク合わせが極めて困難になり、マスク合わせの精度が低下する。その結果、追エピ層１６’のパターニングを行ってチャネル層を形成する際、および、追エピ層１６’の堆積後に層間絶縁膜、ソース電極およびゲート電極等の構造体を形成する際に、Ｙ方向に上記位置合わせ精度Δを超える大きな合わせズレが生じるおそれがある。このような大きな合わせズレが生じると、電極間のショートや電極コンタクト不良、抵抗の増大などの素子特性の低下を引き起こす要因となる。
これに対し、特許文献３は、オフカット基板上に形成されたエピタキシャル層の｛０００１｝面にアライメントマークを形成し、次いで、追加のエピタキシャル層を成長させることによって、アライメントマークの変形を抑制することを提案している。また、特許文献４は、溝部を含むアライメントマークにおいて、溝部をカーボン膜で覆うことにより、溝部の形状崩れを抑制することを提案している。
さらに、本出願人による特許文献５は、エピタキシャル層に不純物濃度の差による下地パターンを形成し、この上に追加のエピタキシャル層を成長させることにより、追加のエピタキシャル層に表面粗さの差によるアライメントパターンを形成することを提案している。
特開２００７−１４１９４０号公報 特開平８−２９８３２０号公報 特開２００７−２８０９７８号公報 特開２００７−２８１１５７号公報 特開２００８−０５３３６３号公報
上述したように、特許文献３〜５には、追加のエピタキシャル層に認識性の高いアライメントパターンを形成し、追加のエピタキシャル層形成後のマスク合わせ精度を高める技術が提案されている。しかしながら、従来と同様のアライメントパターンを用いつつ、その認識性の低下が素子特性に与える影響を抑制する技術は提案されていない。
本発明は、上記事情に鑑みてなされたものであり、その目的は、オフカット半導体基板上に半導体層の積層構造を有する半導体素子において、半導体素子を作製する際に使用されるアライメントパターンの認識性が低下して合わせズレが生じた場合であっても、電極間のショートや電極コンタクト不良、オン抵抗の増大などの素子特性の低下を抑制することにある。
本発明の半導体素子は、結晶面を所定のオフカット方向に傾斜させた表面を有するオフカット半導体基板を用いて形成された複数のユニットセルを有する半導体素子であって、各ユニットセルは、前記オフカット半導体基板の前記表面上に形成された第１半導体層と、前記第１半導体層の表面に形成され、第１導電型を有する第１導電領域と、前記第１半導体層の前記表面において前記第１導電領域の周囲に形成され、前記第１導電型と異なる第２導電型を有する第２導電領域と、前記第１半導体層上に形成され、前記第１導電領域、および、前記第２導電領域の少なくとも一部を露出する開口部を有する第２半導体層と、前記第２半導体層の開口部に位置し、前記第１導電領域および第２導電領域に接触する導電面を有する第１導電体と、前記第２半導体層上に形成され、前記第２半導体層の前記開口部と対応する開口部を有する第２導電体とを備え、前記オフカット半導体基板の表面と平行な面において、前記オフカット方向に沿った前記第２半導体層と前記第２導電体との長さの差の絶対値ｔyは、前記オフカット方向に垂直な方向に沿った前記第２半導体層と前記第２導電体の長さの差の絶対値ｔxよりも大きく、前記オフカット方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の前記開口部の長さとの差の絶対値をｓy、前記オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の前記開口部の長さとの差の絶対値をｓxとすると、ｔy−ｔx＞ｓy−ｓxである。
本発明の他の半導体素子は、結晶面を所定のオフカット方向に傾斜させた表面を有するオフカット半導体基板を用いて形成された複数のユニットセルを有する半導体素子であって、各ユニットセルは、前記オフカット半導体基板の前記表面上に形成された第１半導体層と、前記第１半導体層の表面に形成され、第１導電型を有する第１導電領域と、前記第１半導体層の前記表面において前記第１導電領域の周囲に形成され、前記第１導電型と異なる第２導電型を有する第２導電領域と、前記第１半導体層上に形成され、前記第１導電領域、および、前記第２導電領域の少なくとも一部を露出する開口部を有する第２半導体層と、前記第２半導体層の開口部に位置し、前記第１導電領域および第２導電領域に接触する導電面を有する第１導電体と、前記第２半導体層上に形成され、前記第２半導体層の前記開口部と対応する開口部を有する第２導電体とを備え、前記オフカット半導体基板の表面と平行な面において、オフカット方向に沿った前記第１導電体の前記導電面と前記第１導電領域との長さの差の絶対値ｕyが、オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面と前記第１導電領域との長さの差の絶対値ｕxよりも大きく、前記オフカット方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の前記開口部の長さとの差の絶対値をｓy、前記オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の前記開口部の長さとの差の絶対値をｓxとすると、ｕy−ｕx＞ｓy−ｓxである。
ある好ましい実施形態において、前記ｓyおよび前記ｓxは略等しい。
ある好ましい実施形態において、前記オフカット半導体基板の表面と平行な面において、オフカット方向に沿った前記第１導電体の前記導電面と前記第１導電領域との長さの差の絶対値をｕy、オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面と前記第１導電領域との長さの差の絶対値をｕxとすると、ｔy−ｔx＞ｕy−ｕxである。
ある好ましい実施形態において、前記オフカット方向に沿った前記第１導電体の前記導電面の長さと前記第２導電体の前記開口部の長さとの差の絶対値をｖy、前記オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面の長さと前記第２導電体の前記開口部の長さとの差の絶対値をｖxとすると、ｕy−ｕx＞ｖy−ｖxである。
前記半導体素子はトランジスタ構造を有し、前記第２半導体層はチャネル層として機能してもよい。
前記第１半導体層および前記第２半導体層はエピタキシャル成長層であってもよい。
前記チャネル層と前記第２導電体との間に絶縁膜をさらに備えてもよい。
ある好ましい実施形態において、前記第１半導体層は第２導電型であり、前記各ユニットセルは、前記第１導電領域に電気的に接続され、かつ、前記第１半導体層の表面において前記第２導電領域を包囲する第１導電型のウェル領域をさらに備える。
前記オフカット半導体基板を挟んで前記第１半導体層の反対側に設けられ、前記オフカット半導体基板と電気的に接続されたドレイン電極と、前記第２導電体上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられた上部配線電極とをさらに備え、前記層間絶縁膜は前記第１導電体を露出する開口部を有しており、前記上部配線電極は、前記層間絶縁膜の開口部を介して前記第１導電体と電気的に接続されていてもよい。
前記第２半導体層は炭化珪素を含むことが好ましい。
前記第１半導体層は炭化珪素を含むことが好ましい。
本発明の半導体ウェハは、結晶面を所定のオフカット方向に傾斜させた半導体バルク基板と、前記半導体バルク基板上に形成された半導体層と、前記半導体層を用いて形成された複数の半導体素子と、前記半導体層のうち前記複数の半導体素子が形成されていない領域の少なくとも一部に設けられたアライメントパターンとを備え、前記複数の半導体素子のそれぞれは、上記の何れかの半導体素子である。
本発明のさらに他の半導体素子は、結晶面を所定のオフカット方向に傾斜させた表面を有するオフカット半導体基板と、前記オフカット半導体基板の前記表面上に形成された第１半導体層と、前記第１半導体層上に形成され、前記第１半導体層の表面の少なくとも一部を露出する開口部を有する第２半導体層と、前記第２半導体層の前記開口部に設けられ、前記第１半導体層の前記露出した表面に接する導電面を有する第１導電体と、前記第２半導体層上に形成され、前記第２半導体層の前記開口部と対応する開口部を有する第２導電体とを備え、前記オフカット半導体基板の表面と平行な面において、オフカット方向に沿った前記第２半導体層の開口部と前記第２導電体の開口部との長さの差の絶対値ｔyが、オフカット方向に垂直な方向に沿った前記第２半導体層の開口部と前記第２導電体の開口部の長さの差の絶対値ｔxよりも大きく、前記オフカット方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の開口部の長さとの差の絶対値をｓy、前記オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の開口部の長さとの差の絶対値をｓxとすると、ｔy−ｔx＞ｓy−ｓxである。
本発明のさらに他の半導体素子は、結晶面を所定のオフカット方向に傾斜させた表面を有するオフカット半導体基板と、前記オフカット半導体基板の前記表面上に形成された第１半導体層と、前記第１半導体層の表面に形成され、第１導電型を有する第１導電領域と、前記第１半導体層の前記表面において前記第１導電領域の周囲に形成され、前記第１導電型と異なる第２導電型を有する第２導電領域と、前記第１半導体層上に形成され、前記第１導電領域、および、前記第２導電領域の少なくとも一部を露出する開口部を有する第２半導体層と、前記第２半導体層の前記開口部に設けられ、前記第１導電領域および第２導電領域に接する導電面を有する第１導電体とを備え、前記オフカット半導体基板の表面と平行な面において、オフカット方向に沿った前記第１導電体の前記導電面と前記第１導電領域との長さの差の絶対値ｕyが、オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面と前記第１導電領域との長さの差の絶対値ｕxよりも大きく、前記オフカット方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の開口部の長さとの差の絶対値をｓy、前記オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の開口部の長さとの差の絶対値をｓxとすると、ｕy−ｕx＞ｓy−ｓxである。
ある好ましい実施形態において、前記ｓyおよび前記ｓxは略等しい。
本発明によると、オフカット半導体基板上に第１半導体層および第２半導体層を含む積層構造を有する半導体素子において、第２半導体層と第２導電体との間、または、第１導電体の導電面と第１導電領域との間のマージン（長さの差）をオフカット方向に大きくする。これにより、半導体素子を形成する際に、第２半導体層の形成に起因してアライメントパターンの認識性が低下して位置合わせズレが生じても、電極間のショート、電極コンタクト不良およびオン抵抗の増大などの素子特性の低下を抑制できる。従って、信頼性の高い半導体素子を提供できる。
また、本発明の半導体素子は、アライメントパターンの認識性の低下を防止するためのプロセスを追加することなく、従来と同様のプロセスを用いて作製できるので有利である。
さらに、本発明の半導体素子では、半導体素子における複数の構成要素を積層する際に、第２半導体層の形成に起因してアライメントパターンの変形が生じた後に形成される構成要素のみ、所定方向のマージンが大きくなるように設計されていることが好ましい。これにより、基板におけるユニットセルの充填密度を大幅に低下させることなく、アライメントパターンの変形による素子特性の低下を抑制できる。
（ａ）〜（ｃ）は、本発明による実施形態１の半導体素子を説明するための模式図であり、（ａ）は半導体素子における１つのユニットセルの平面図、（ｂ）はユニットセルのＩｂ−Ｉｂ’線に沿った断面図、および、（ｃ）はユニットセルのＩｃ−Ｉｃ’線に沿った断面図である。 （ａ）〜（ｄ）は、本発明による実施形態におけるオフカット半導体基板とユニットセルとの関係を説明するための図であり、（ａ）は半導体バルク基板の平面図、（ｂ）は１つのショット領域の平面図、（ｃ）は１つの半導体素子の平面図、（ｄ）は半導体素子の一部を示す拡大平面図である。 （ａ）は、従来のユニットセルの一例を示すＹ方向に沿った模式的な断面図であり、（ｂ）は、本発明による実施形態１のユニットセルの一例を示すＹ方向に沿った模式的な断面図である。 （ａ）は、従来のユニットセルの他の例を示すＹ方向に沿った模式的な断面図であり、（ｂ）は、本発明による実施形態１のユニットセルの他の例を示すＹ方向に沿った模式的な断面図である。 （ａ）および（ｂ）は、本発明による実施形態１の半導体素子の製造方法を説明するための模式的な工程断面図である。 （ａ）〜（ｃ）は、本発明による実施形態１の半導体素子の製造方法を説明するための模式的な工程断面図である。 （ａ）〜（ｃ）は、本発明による実施形態２の半導体素子を説明するための模式図であり、（ａ）は半導体素子における１つのユニットセルの平面図、（ｂ）はユニットセルのＶＩＩｂ−ＶＩＩｂ’線に沿った断面図、および、（ｃ）はユニットセルのＶＩＩｃ−ＶＩＩｃ’線に沿った断面図である。 （ａ）は、従来のユニットセルの一例を示すＹ方向に沿った模式的な断面図であり、（ｂ）は、本発明による実施形態２のユニットセルの一例を示すＹ方向に沿った模式的な断面図である。 （ａ）〜（ｃ）は、本発明による実施形態２の他の半導体素子を説明するための模式図であり、（ａ）は半導体素子における１つのユニットセルの平面図、（ｂ）はユニットセルのＩｂ−Ｉｂ’線に沿った断面図、および、（ｃ）はユニットセルのＩｃ−Ｉｃ’線に沿った断面図である。 （ａ）は、従来の八角形状のユニットセル、（ｂ）は、実施形態１に対応する構造を有する八角形状のユニットセル、（ｃ）は、実施形態２に対応する構造を有する八角形状のユニットセルをそれぞれ例示する模式的な平面図である。 （ａ）および（ｂ）は、従来の六角形状のユニットセル、（ｃ）および（ｄ）は、実施形態１に対応する構造を有する六角形状のユニットセル、（ｅ）および（ｆ）は実施形態２に対応する構造を有する六角形状のユニットセルをそれぞれ例示する模式的な平面図である。 （ａ）および（ｂ）は、本発明による実施形態２におけるユニットセルの他の例を示す模式的な平面図である。 （ａ）〜（ｄ）は、従来のオフカット半導体基板とユニットセルとの関係を説明するための図であり、（ａ）は半導体バルク基板の平面図、（ｂ）は１つのショット領域の平面図、（ｃ）は１つの半導体素子の平面図、（ｄ）は半導体素子の一部を示す拡大平面図である。 従来の１つのユニットセル５００を例示する模式的な上面図である。 （ａ）および（ｂ）は、それぞれ、アライメントパターンの模式的な平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、追加のエピタキシャル層を成長させた後のアライメントパターンの変形を示す模式的な平面図および断面図である。
（実施形態１）
以下、図１および図２を参照しながら、本発明による半導体素子の第１の実施形態を説明する。本実施形態の半導体素子は、オフカット半導体基板を用いて形成された縦型ＭＯＳＦＥＴであり、典型的には二次元的に配列された多数のユニットセルから構成されている。
図１（ａ）〜（ｃ）は、本実施形態の半導体素子におけるユニットセルを説明するための模式図であり、図１（ａ）は本実施形態の半導体素子における１つのユニットセルを示す平面図、図１（ｂ）はユニットセルのＩｂ−Ｉｂ’線に沿った断面図、および、図１（ｂ）はユニットセルのＩｃ−Ｉｃ’線に沿った断面図である。また、図２（ａ）〜（ｄ）は、本実施形態におけるウェハ状の半導体基板（半導体バルク基板）とユニットセルとの関係を説明するための模式図であり、図２（ａ）は半導体バルク基板の平面図、図２（ｂ）は１つのショット領域の平面図、図２（ｃ）は１つの半導体素子の平面図、図２（ｄ）は半導体素子の一部を示す拡大平面図である。なお、図１に示すＩｂ−Ｉｂ’線およびＩｃ−Ｉｃ’線は、それぞれ、図２（ａ）に示す半導体バルク基板１００のＸ方向およびＹ方向に平行である。簡単のため、図１３（ａ）〜（ｄ）と同様の構成要素には同じ参照符号を付し、説明を省略する。
図２（ａ）に示す半導体バルク基板１００は、基板面方位を基本結晶面（例えば（０００１）面）からオフカット方向に数度傾けた表面（オフカット面）を有する半導体基板である。「オフカット方向」とは、基板面方位を基本結晶面に対して傾けた方向を指し、例えば＜１１−２０＞方向である。図示しないが、半導体バルク基板１００のオフカット面は、基本結晶面からなる複数のテラスを含むステップ構造を有している。オフカット面では、各テラスは一方向（Ｘ方向）に延び、その垂直方向（Ｙ方向）に沿って段差（ステップ）が形成されている。ここでいう「Ｙ方向」は、半導体バルク基板１００の面内におけるオフカット方向であり、「Ｘ方向」は、半導体バルク基板１００の面内におけるＹ方向と垂直な方向である。
半導体バルク基板１００における各ショット領域１１０には、例えば１６個の半導体素子３０が形成される（図２（ｂ））。各ショット領域１１０のうち半導体素子３０が形成される領域以外の領域には、マスク合わせのためのアライメントパターン１２０が形成されている。また、図２（ｃ）および（ｄ）に示すように、半導体素子３０はＸおよびＹ方向に配列された多数のユニットセル１０から構成されている。なお、図１３を参照しながら前述したように、ユニットセル１０の平面形状および配列状態は図示する例に限定されない。
図１（ａ）〜（ｃ）に示すように、ユニットセル１０は、オフカット半導体基板（以下、単に「半導体基板」という）１１に形成された半導体層（ここでは炭化珪素層）１２と、半導体層１２に電気的に接続されたソース電極１９と、ソース電極１９に電気的に接続された上部配線電極１Ｃと、半導体層１２の少なくとも一部を覆うゲート電極１８と、半導体基板１１の裏面に電気的に接続されたドレイン電極２３および裏面配線電極２４とを備える。半導体層１２とゲート電極１８との間には、チャネル層１６およびゲート絶縁膜１７がこの順で形成されている。また、ゲート電極１８と上部配線電極１Ｃとは層間絶縁膜２１によって電気的に分離されている。半導体層１２は、必要に応じて、半導体基板１１側にバッファー層１２ｂを含んでいる。
半導体層１２には、ユニットセル１０を規定するｐ型のウェル領域１３が形成されており、ｐ型ウェル領域１３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１４と、ｐ型ウェル領域１３に電気的に接続され、ｐ型ウェル領域１３よりも高い濃度でｐ型不純物を含むｐ+型コンタクト領域１５とが形成されている。ｎ型ソース領域１４は、半導体層１２の表面において、ｐ+型コンタクト領域１５の周囲に位置している。半導体層１２のうちｐ型ウェル領域１３が形成されていない部分はｎ型ドリフト領域となる。
チャネル層１６は、例えば４Ｈ−ＳｉＣからなるｎ型のエピタキシャル成長層であり、ｎ型ソース領域１４と半導体層１２とを接続するように設けられている。チャネル層１６およびゲート電極１８は、それぞれ、半導体層１２のｎ型ソース領域１４の一部およびｐ+型コンタクト領域１５を露出する開口部１６ｅ、１８ｅを有している。
ソース電極１９は、チャネル層１６およびゲート電極１８の開口部１６ｅ、１８ｅに設けられ、ｎ型ソース領域１４とｐ+型コンタクト領域１５との両方に対してオーミック接触を形成する導電面１９ｓを有している。本実施形態では、ソース電極１９は、層間絶縁膜２１に形成された開口部内に形成されている。
ここで、図１（ｂ）に示すように、
ｘｃ：ユニットセル１０のＸ方向の長さ、
ｘｇ：ゲート電極１８のＸ方向の長さ
ｘｐ：半導体層１２の表面におけるｐ型ウェル領域１３のＸ方向の長さ、
ｘｊ：半導体層１２の表面におけるｐ型ウェル領域１３が形成されていない領域のＸ方向の長さ（＝ｘｃ−ｘｐ）、
ｘｎ：半導体層１２の表面におけるｎ型ソース領域１４のＸ方向の長さ、
ｘｐｐ：半導体層１２の表面におけるｐ+型コンタクト領域１５のＸ方向の長さ、
ｘｅ：半導体層１２の表面におけるチャネル層１６のＸ方向の長さ、
ｘｗ：ソース電極１９の導電面１９ｓのＸ方向の長さ
とする。なお、ソース電極１９が層間絶縁膜２１の上まで延伸した構造を有する場合でも、上記ｘｗは、ソース電極１９のうちソース領域およびコンタクト領域と接する面（導電面）１９ｓのＸ方向の長さとなる。
上記のゲート電極１８の長さｘｇは、ユニットセル１０の両端のそれぞれから、ゲート電極１８の開口部１８ｅまでの距離を足し合わせた長さである。チャネル層１６の長さｘｅは、ユニットセル１０の両端のそれぞれから、チャネル層１６の開口部１６ｅまでの距離を足し合わせた長さである。また、ソース電極１９の導電面１９ｓの長さｘｗは、本実施形態のように、層間絶縁膜２１の開口部内にソース電極１９を形成する場合には、層間絶縁膜２１の開口部のＸ方向の長さと等しくなる。なお、図示しないが、ソース電極１９を形成した後、層間絶縁膜２１の堆積および開口部の形成を行う場合もあり、その場合には、層間絶縁膜２１の開口部のＸ方向の長さは、ソース電極１９の導電面１９ｓのＸ方向の長さｘｗよりも小さくなるように設計される。
さらに、ゲート電極１８とチャネル層１６のＸ方向における長さの差の絶対値をｔxで表す。
ｔx＝｜ｘｅ−ｘｇ｜
なお、上記ｔxは、チャネル層１６の開口部１６ｅのＸ方向の長さとゲート電極１８の開口部１８ｅのＸ方向の長さとの差の絶対値と同じである。
また、チャネル層１６の開口部１６ｅのＸ方向の長さ（＝ｘｃ−ｘｅ）とソース電極１９の導電面１９ｓのＸ方向の長さｘｗとの差の絶対値をｓx、導電面１９ｓのＸ方向の長さｘｗとコンタクト領域１５のｘ方向の長さｘｐｐとの差の絶対値をｕxとする。
ｓx＝｜（ｘｃ−ｘｅ）−ｘｗ｜
ｕx＝｜ｘｗ−ｘｐｐ｜
同様に、図１（ｃ）に示すように、
ｙｃ：ユニットセル１０のＹ方向の長さ、
ｙｇ：ゲート電極１８のＹ方向の長さ
ｙｐ：半導体層１２の表面におけるｐ型ウェル領域１３のＹ方向の長さ、
ｙｊ：半導体層１２の表面におけるｐ型ウェル領域１３が形成されていない領域のＹ方向の長さ（＝ｙｃ−ｙｐ）、
ｙｎ：半導体層１２の表面におけるｎ型ソース領域１４のＹ方向の長さ、
ｙｐｐ：半導体層１２の表面におけるｐ+型コンタクト領域１５のＹ方向の長さ、
ｙｅ：半導体層１２の表面におけるチャネル層１６のＹ方向の長さ、
ｙｗ：ソース電極１９の導電面１９ｓのＹ方向の長さ
とする。
さらに、ゲート電極１８とチャネル層１６のＹ方向における長さの差の絶対値をｔyで表す。
ｔy＝｜ｙｅ−ｙｇ｜
上記ｔyは、チャネル層１６の開口部１６ｅのＹ方向の長さとゲート電極１８の開口部１８ｅのＹ方向の長さとの差の絶対値と同じである。
また、チャネル層１６の開口部１６ｅのＹ方向の長さ（＝ｙｃ−ｙｅ）とソース電極１９の導電面１９ｓのＹ方向の長さｙｗとの差の絶対値をｓy、導電面１９ｓのＹ方向の長さｙｗとコンタクト領域１５のｙ方向の長さｙｐｐとの差の絶対値をｕyとする。
ｓy＝｜（ｙｃ−ｙｅ）−ｙｗ｜
ｕy＝｜ｙｗ−ｙｐｐ｜
図１（ａ）〜（ｃ）に示す図は、設計通りに形成されたユニットセル１０を示しており、ゲート電極１８などの各構成要素はユニットセル１０の中心に配置されている。しかしながら、実際には、上述した合わせズレに起因して、半導体層１２の上に形成された構成要素の一部または全部が、半導体層１２に対してＸ方向および／またはＹ方向にずれる場合がある。例えば、図示するユニットセル１０の両端のそれぞれからのゲート電極１８のＸ方向の長さは互いに等しく、ｘｇ／２であるが、これらの長さが互いに等しくならない場合もある。そのような場合であっても、ユニットセル１０におけるゲート電極１８のＸ方向の長さｘｇ（ゲート電極１８の合計長さ）は設計値と一致する。上記長さｘｅ、ｘｊ、ｙｇ、ｙｅ、ｙｊ、ｔx、ｓx、ｕx、ｔy、ｓyおよびｕyについても同様である。なお、ここでいうユニットセル１０の両端（すなわちユニットセル１０の周縁）は、ウェル領域１３（ウェル領域１３を有さない素子の場合はソース領域１４）に基づいて規定されるものとする。
本実施形態におけるユニットセル１０は、上述したＸおよびＹ方向のそれぞれの長さが次の関係を満足するように設計されている。式中のΔｍは０よりも大きい（Δｍ＞０）。
ｙｃ＝ｘｃ＋Δｍ
ｙｐ＝ｘｐ＋Δｍ
ｙｊ＝ｘｊ
ｙｎ＝ｘｎ＋Δｍ
ｙｐｐ＝ｘｐｐ
ｙｅ＝ｘｅ＋Δｍ
ｙｇ＝ｘｇ
ｙｗ＝ｘｗ
よって、ゲート電極１８とチャネル層１６のＹ方向における長さの差の絶対値はｔyはｔx＋Δｍとなる。
ｔy＝ｔx＋Δｍ＞ｔx
このように、本実施形態の半導体素子３０では、ゲート電極１８とチャネル層１６との間のＹ方向のマージンは、Ｘ方向のマージンよりも大きくなっているので、以下のような利点を有する。
半導体素子３０の製造プロセスにおいて、前述のように、チャネル層１６をステップフロー成長によって形成する際に、半導体層１２に形成されたアライメントパターンが非対称な形状に変形するおそれがある。そのため、チャネル層１６、およびそれ以降に形成されるゲート絶縁膜１７、ゲート電極１８、層間絶縁膜２１、ソース電極１９、上部配線電極１Ｃ、上部配線電極１Ｇ上の一部を覆うパッシベーション膜（図示せず）は、半導体層１２に対して１方向（ここではＹ方向）にずれやすくなる。この結果、チャネル層１６に対するゲート電極１８の相対的な位置がＹ方向に大きくずれる可能性がある。「大きくずれる」とは、ズレ量が露光装置の位置合わせ精度よりも十分大きくなるようにずれることをいう。本実施形態によると、そのようなズレが生じた場合であっても、ゲート電極１８の幅とチャネル層１６の幅との差（マージン）がＸ方向よりもＹ方向で大きくなるように設計されているので、半導体素子３０の素子特性の低下を抑制し、信頼性を高めることができる。
半導体素子３０と図１３および図１４を参照しながら前述した従来の半導体素子１３０とを比較して詳しく説明する。
従来の半導体素子１３０におけるユニットセル５００では、チャネル層およびゲート電極の開口部１６ｅ、１８ｅの平面形状は何れも正方形であるので、Ｘ方向およびＹ方向におけるゲート電極の幅とチャネル層の幅との差は互いに等しい。このようなユニットセル５００では、アライメントパターンの平面形状の変形によりチャネル層またはゲート電極の何れか一方がＹ方向に大きくずれて、素子特性が大幅に低下したり、トランジスタとして動作しなくなる可能性がある。
図３（ａ）は、従来のユニットセル５００のＹ方向に沿った模式的な断面図であり、チャネル層のみがＹ方向に大きくずれた場合の構成を例示している。簡単のため、図１（ａ）〜（ｃ）と同様の構成要素には同じ参照符号を付し、説明を省略する。
図３（ａ）に示す例では、チャネル層１６がＹ方向に沿ってずれており、そのズレ量Δｙは、Ｙ方向におけるチャネル層１６の長さとゲート電極１８の長さとの差の絶対値ｍyの１／２よりも大きい（｜ｘｅ−ｘｇ｜／２＝｜ｙｅ−ｙｇ｜／２＜Δｙ）。一方、ゲート電極１８は略設計通りに形成されている。そのため、チャネル層１６に対してゲート電極１８が相対的にずれ、右側のゲート電極１８の端部はチャネル層１６上に位置せずにチャネル層１６からはみだしてしまう。このとき、ゲート電極１８の端部はチャネル層１６の端部の側面にも回り込むので、ゲート電極１８とチャネル層１６との間でショートしやすくなり、素子特性が大幅に低下する。
これに対し、本実施形態におけるユニットセル１０では、図３（ｂ）に示すように、チャネル層１６のみがＹ方向にΔｙ（Δｙ＞｜ｘｅ−ｘｇ｜／２）だけずれても、ΔｙがＹ方向におけるチャネル層１６の長さｙｅとゲート電極１８の長さｙｇとの差の絶対値ｍyの１／２よりも小さければ（Δｙ＜｜ｙｅ−ｙｇ｜／２＝｜ｘｅ−ｘｇ｜／２＋Δｍ／２）、ゲート電極１８の端部１８ｇがチャネル層１６からはみだすことはなく、ゲート電極１８の端部１８ｅはチャネル層１６上に位置する。よって、合わせズレに起因してゲート電極１８とチャネル層１６との間でショートが起こることを防止でき、半導体素子の信頼性を高めることができる。
アライメントパターンの平面形状の変形により、ゲート電極１８のみがＹ方向に大きくずれた場合も同様である。
図４（ａ）および図４（ｂ）は、それぞれ、従来のユニットセル５００および本実施形態におけるユニットセル１０の他の例を示すＹ方向に沿った模式的な断面図であり、ゲート電極１８のみがＹ方向に大きくずれた場合の構成を示している。簡単のため、図１（ａ）〜（ｃ）と同様の構成要素には同じ参照符号を付し、説明を省略する。
図４（ａ）に示す例では、ゲート電極１８がＹ方向にずれており、そのズレ量Δｙは、Ｙ方向におけるチャネル層１６の長さとゲート電極１８の長さとの差の絶対値ｍyの１／２よりも大きい（｜ｘｅ−ｘｇ｜／２＝｜ｙｅ−ｙｇ｜／２＜Δｙ）。一方、チャネル層１６は略設計通りに形成されている。そのため、チャネル層１６に対してゲート電極１８が相対的にずれ、ゲート電極１８の端部１８ｅの一方はチャネル層１６上に位置せずにチャネル層１６からはみだしてしまう。このとき、ゲート電極１８の端部はチャネル層１６の端部の側面にも回り込むので、ゲート電極１８とチャネル層１６との間でショートしやすくなり、素子特性が大幅に低下する。
これに対し、本実施形態におけるユニットセル１０では、図４（ｂ）に示すように、ゲート電極１８がＹ方向にΔｙ（Δｙ＞｜ｘｅ−ｘｇ｜／２）だけずれても、ΔｙがＹ方向におけるチャネル層１６の長さｙｅとゲート電極１８の長さｙｇとの差の絶対値ｍyの１／２よりも小さければ（Δｙ＜｜ｙｅ−ｙｇ｜／２＝｜ｘｅ−ｘｇ｜／２＋Δｍ／２）、ゲート電極１８の端部１８ｇがチャネル層１６からはみだすことはなく、ゲート電極１８の端部１８ｅはチャネル層１６上に位置する。よって、合わせズレに起因してゲート電極１８とチャネル層１６との間でショートが起こることを防止でき、半導体素子の信頼性を高めることができる。
上記Δｍ（＝｜ｙｅ−ｙｇ｜―｜ｘｅ−ｙｇ｜）は、アライメントパターンの変形によるＹ方向におけるズレ量Δｙの最大値Δｙmaxを考慮して適宜選択される。具体的には、Δｍは次式を満足するように決定される。
Δｙmax＜｜ｘｅ−ｘｇ｜／２＋Δｍ／２
Δｙmaxは、チャネル層１６の厚さやオフ角（基本結晶面に対するオフカット面の傾斜角）などによって変わる。例えばオフ角度が４〜８度、チャネル層１６の厚さが１４ｎｍ以上１４０ｎｍ以下のとき、Δｙmaxは例えば０．２μｍ以上１．０μｍ以下である。また、このときのΔｍは例えば０．２μｍ以上１．８μｍ以下の範囲内で適宜選択される。
さらに、本実施形態の半導体素子３０では、ゲート電極１８とチャネル層１６との間のＹ方向のマージンはＸ方向のマージンよりも大きいが、他の構成要素間、例えばチャネル層１６とソース電極１９との間や、ソース電極１９とコンタクト領域との間のＸ方向およびＹ方向のマージンは互いに等しい（ｓx＝ｓy、ｕx＝ｕy）。
このように、アライメントパターンの変形による合わせズレが生じ易いゲート電極１８とチャネル層１６との間のＹ方向のマージンのみ選択的に拡大されており、他の構成要素間のＸおよびＹ方向のマージンが等しくなるように設計されていると、全構成要素間でＹ方向のマージンをＸ方向のマージンよりも大きくする場合と比べて、ユニットセルのサイズの増大を大幅に抑えることができる。前述したように、ユニットセルのサイズが小さいほど、単位面積当たりのチャネル幅が大きくなり、全ユニットセルのチャネル幅の合計である実効チャネル幅を大きくできる。このため、半導体素子のオン抵抗を抑えて、より大きなオン電流を流すことが可能になる。
ここで、ユニットセルのサイズをより具体的に説明する。比較のため、全構成要素間において、Ｘ方向およびＹ方向のマージンが等しくなるように設計されたユニットセル（Δｍ＝０）のサイズを、例えば１０μｍ×１０μｍ（以下、「基準サイズ」と称する。）とする。本実施形態において、ゲート電極１８とチャネル層１６との間のＹ方向のマージンをＸ方向のマージンよりも例えば０．５μｍ（Δｍ＝０．５μｍ）だけ拡大する場合、ユニットセル１０のサイズは１０μｍ×１０．５μｍとなり、上記基準サイズよりも大きくなる。しかしながら、基準サイズのユニットセルとの面積の差は５％であり、実効チャネル幅を大きく減少させるほどではない。これに対し、全構成要素間でＹ方向（オフカット方向）のマージンが大きくなるように半導体素子を設計すると、ユニットセルのサイズは上記基準サイズよりも大幅に増大する。例えば、チャネル層とゲート電極との間のみでなく、コンタクト領域と導電面との間、および導電面とチャネル層との間においてもＹ方向のマージンを０．５μｍ（Δｍ＝０．５μｍ）だけ拡大すると、ユニットセルのサイズは１０μｍ×１１．５μｍとなる。このユニットセルと基準サイズのユニットセルとの面積の差は１５％とかなり大きく、この結果、実効チャネル幅が大幅に減少すると考えられる。
従って、本実施形態によると、ユニットセルのサイズの増大を抑えてオン電流を確保しつつ、半導体素子の信頼性を従来よりも向上できる。
なお、図１に示す例では、ｓx＝ｓy、ｕx＝ｕyとなるように設計されているが、本発明の半導体素子の構成はこれに限定されない。少なくともゲート電極１８とチャネル層１６との間のY方向のマージンとＸ方向のマージンとの差（ｔy−ｔx＞０）が、チャネル層１６とソース電極１９との間のＹ方向のマージンとX方向のマージンとの差（ｓy−ｓx）よりも大きければ、すなわち下記式（１）および（２）を満足していれば、本願発明による上記効果を得ることができる。
ｔy−ｔx＞０ （１）
ｔy−ｔx＞ｓy−ｓx （２）
従って、式（１）および（２）を満足している限り、ｓx＞ｓyであってもよいし、ｓx＜ｓyであってもよい。同様に、ｕx＞ｕyであってもよいし、ｕx＜ｕyであってもよい。
さらに、下記式（３）を満足していれば、ユニットセル１０のサイズの増大をより効果的に抑制できるので好ましい。
ｔy−ｔx＞ｕy−ｕx （３）
ユニットセルのサイズをより小さく抑えるためには、図１に示すように、ｓx＝ｓyおよびｕx＝ｕyであることが好ましい。同様に、図示しないが、ユニットセル１０の幅とゲート電極１８の開口部１８ｅの幅との間のＸ方向およびＹ方向におけるマージンも互いに等しいことが好ましい。
ゲート電極１８とチャネル層１６との間のＸ方向のマージンｔxおよびｓx、ｓy、ｕx、ｕyなどのマージンは、半導体素子の製造に使用する装置の加工精度に応じて適宜選択される。一方、ゲート電極１８とチャネル層１６との間のＹ方向のマージンｔyは、上記Ｘ方向のマージンｔxに、アライメントマークの変形を補償し得る長さ（Δｍ）を加えた値となる。
図示しないが、ソース電極１９の導電面１９ｓの端面と、チャネル層１６の開口部の端面とが接していてもよい（ｓx＝０、ｓy＝０）。その場合には、特に、式（１）および（２）に加えて、式（３）を満足することが好ましい。
次に、本実施形態の半導体素子３０を製造する方法を説明する。本実施形態の半導体素子３０は、図２（ａ）に示す半導体バルク基板１００の上に、ショット領域１１０ごとに形成される。図５および図６は、本実施形態の半導体素子３０の製造方法を説明するための工程断面図であり、ショット領域１１０における、半導体素子３０が形成される領域（素子領域）のうち１つのユニットセル１０が形成される領域Ｚ１０と、アライメントパターン１２０が形成される領域Ｚ１２０とを示している。領域Ｚ１２０は、例えばショット領域１１０内の隣接する素子領域の間に設けられる。
まず、図５（ａ）に示すように、半導体基板１１の上に炭化珪素をエピタキシャル成長させることにより半導体層１２を形成し、次いで、半導体層１２の表面に、段差によるアライメントパターン１２０を形成する。アライメントパターン１２０は、複数の凹部（マーカー）４１を含んでいる。
半導体基板１１として、例えば＜１１−２０＞方向に８度オフカットしたｎ型の４Ｈ−ＳｉＣ（０００１）基板を用いる。基板の不純物濃度は例えば１ｘ１０19ｃｍ-3である。半導体層１２は例えば４Ｈ−ＳｉＣからなる炭化珪素エピタキシャル層である。
半導体層１２は、半導体基板１１のＳｉ面（（０００１）面）の上に炭化珪素（４Ｈ−ＳｉＣ）をエピタキシャル成長させて得られる。半導体層１２の導電型はｎ型である。ここでは、まず、高い濃度（例えば１ｘ１０18ｃｍ-3）でｎ型の不純物を含むバッファー層（厚さ：例えば１μｍ）１２ｂを堆積し、続いて、ドリフト層となる低濃度（例えば５ｘ１０15ｃｍ-3）のエピタキシャル層（厚さ：約１２μｍ）を堆積することにより、半導体層１２を得る。
アライメントパターン１２０のマーカー４１は、ドライエッチングを用いて、半導体層１２の表面の一部を除去することによって形成できる。エッチングガスとしては、例えばＣＦ4とＯ2との混合ガスを用いる。アライメントパターン１２０の段差（マーカー４１の深さ）は、例えば０．３μｍ程度である。
続いて、図５（ｂ）に示すように、半導体層１２にｐ型ウェル領域１３、ｎ型ソース領域１４およびｐ+コンタクト領域１５を形成する。具体的には、半導体層１２の上にＳｉＯ2を用いてマスク層を形成し、このマスク層を利用して、半導体層１２のうちｐ型ウェル領域を形成しようとする領域にｐ型ドーパント（例えばＡｌ）を注入する。同様にして、ｎ型ソース領域を形成しようとする領域にｎ型ドーパント（例えば窒素）、ｐ+型コンタクト領域を形成しようとする領域にｐ型ドーパント（例えばＡｌ）を注入する。これらの不純物注入プロセスでは、それぞれ、マーカー４１を利用してマスク合わせを行う。この後、例えば約１７００度の温度で、不純物を活性化するための熱処理を行う。
本実施形態では、ｐ型ウェル領域１３およびｐ+コンタクト領域１５を形成するためのｐ型ドーパントとしてＡｌを用いるが、代わりにＢ（ボロン）を用いてもよい。また、ｎ型ソース領域１４を形成するためのｎ型ドーパントとして窒素を用いるが、代わりにＰ（リン）を用いてもよい。ｐ型ウェル領域１３、ｎ型ソース領域１４、ｐ+型コンタクト領域の不純物濃度は、それぞれ、２×１０18ｃｍ-3、１×１０19ｃｍ-3、および５×１０19ｃｍ-3である。また、ｐ型ウェル領域１３、ｎ型ソース領域１４、ｐ+型コンタクト領域の厚さ（深さ）は、それぞれ、０．４μｍ、０．２μｍ、および０．２５μｍである。なお、これらの領域１３、１４および１５の不純物濃度や厚さは、所望の素子特性に応じて適宜選択されるため、上記濃度や厚さに限定されない。
この後、図６（ａ）に示すように、半導体層１２の上にエピタキシャル成長により半導体層（追エピ層）１６’を形成する。本実施形態では、半導体層１６’として、平均不純物濃度が約１×１０17ｃｍ-3、厚さが約０．１μｍの４Ｈ−ＳｉＣ層を形成する。なお、半導体層１６’の不純物濃度や厚さは、要求されるトランジスタ特性に応じて適宜選択されるので、上記濃度や厚さに限定されない。また、半導体層１６’は、不純物を多く含むドープ層と、不純物濃度がより低い低ドープ層（またはアンドープ層）との積層構造を有していても良い。このとき、半導体層１６’のうちアライメントパターン１２０の上に位置する部分には、アライメントパターン１２０のマーカー４１の形状を反映した凹部４３が形成される。各凹部４３の平面形状は、図１６を参照しながら前述したように非対称な形状となる。
次いで、図６（ｂ）に示すように、半導体層１６’のエッチングを行い、領域Ｚ１０にチャネル層１６を形成する。領域Ｚ１２０の半導体層１６’および凹部４３はそのまま残してもよいし、ドライエッチングにより除去してもよい。ドライエッチングでは、基板に対して縦方向に指向性が強い条件が選択される。このとき領域Ｚ１２０上の半導体層１６’上にあった凹部４３の表面形状を反映したマーカーが形成される。半導体層１６’のエッチングの際には、フォトリソ工程によるマスク形成が必要である。マスクの位置合わせのために、マーカーとして凹部４３を用いると、マスクが設計位置からＹ方向に大きくずれた位置に形成される可能性がある。このような場合には、半導体層１２に対してチャネル層１６が大きくずれてしまう。なお、図示しないが、このエッチング工程において、半導体層１６’のうち領域Ｚ１０および領域１２０に位置する領域以外の領域に追加のアライメントパターン（第２のアライメントパターン）を形成してもよい。
この後、公知の工程によりゲート絶縁膜１７、ゲート電極１８、ソース電極１９、層間絶縁膜２１、ドレイン電極２３などを形成することにより、図６（ｃ）に示すような縦型ＭＯＳＦＥＴのユニットセル１０を得る。具体的な工程を以下に説明する。
ここでは、ゲート絶縁膜１７は、チャネル層１６の熱酸化を行うことによってチャネル層１６の上面に形成される。もちろん、チャネル層１６の側面およびドライエッチングにより形成されたチャネル層１６の開口部にも形成される。代わりに、チャネル層１６の上に絶縁膜を堆積することにより形成してもよく、その場合には、図１（ｂ）および（ｃ）に示すように、ゲート絶縁膜１７はチャネル層１６の上面および側面を覆うように形成される。
また、ゲート電極１８は、ゲート絶縁膜１７の上にポリシリコンまたは金属材料からなる導電膜を形成し、この導電膜をパターニングすることによって形成される。ゲート電極１８のパターニングの際にもマスク合わせが必要となる。マスク合わせには凹部４３を利用してもよいし、チャネル層１６のパターニングの際に形成した第２のアライメントパターンを利用してもよい。
この後、ゲート電極１８を覆う層間絶縁膜２１を形成する。層間絶縁膜２１には、パターニングにより開口部を設ける。層間絶縁膜２１のパターニング工程においても、マスク合わせのために、凹部４３を利用してもよいし、上述した第２のアライメントパターンを利用してもよい。あるいは、ゲート電極１８のパターニング時に追加のアライメントパターン（第３のアライメントパターン）を形成しておき、この第３のアライメントパターンを利用することもできる。
続いて、層間絶縁膜２１の開口部にソース電極１９を形成する。ソース電極１９は、金属からなる膜（例えばＮｉやＴｉ）を形成した後、パターニングを行い、次いで１０００度前後の熱処理を行うことによって形成される。あるいは、サリサイドプロセス等を用いてソース電極１９を形成してもよい。ソース電極１９の形成後、ソース電極１９と接するように例えばＡｌ膜（厚さ：約３μｍ）を堆積し、必要なパターンを形成することにより、上部配線電極１Ｃを得る。
一方、半導体基板１１の裏面には、ドレイン電極２３および裏面配線電極２４を形成する。ドレイン電極２３は、例えばＴｉ膜またはＮｉ膜（厚さ：約２００ｎｍ）を堆積した後、１０００℃前後の温度で熱処理を行うことによって形成される。裏面配線電極２４は、例えばＴｉ膜（厚さ：０．３μｍ）、Ｎｉ膜（厚さ：１．０μｍ）およびＡｇ膜（厚さ：１．０μｍ）をこの順に積層することによって形成される。
図示しないが、上部配線電極１Ｃの上に例えばＳｉＮ（厚さ：約１μｍ）を堆積した後、パターニングを行って、半導体素子３０の周辺にパッシベーション膜を形成してもよい。必要に応じて、パッシベーション膜の上にさらにポリイミド等の保護膜を形成してもよい。このようにして、ユニットセル１０を有する縦型ＭＯＳＦＥＴが完成する。
本実施形態における各構成要素のＸおよびＹ方向の長さの一例を以下に示す。この例ではΔｍ＝０．５μｍとする。
ｘｃ＝１０．０μｍ
ｘｊ＝３．０μｍ
ｘｐ＝７．０μｍ
ｘｎ＝６．０μｍ
ｘｐｐ＝２．０μｍ
ｘｅ＝３．０５μｍ
ｘｇ＝２．６μｍ
ｘｗ＝３．０μｍ
ｙｃ＝１０．５μｍ
ｙｐ＝７．５μｍ
ｙｊ＝３．０μｍ
ｙｎ＝６．５μｍ
ｙｐｐ＝２．０μｍ
ｙｅ＝３．５５μｍ
ｙｇ＝２．６μｍ
ｙｗ＝３．０μｍ
なお、本実施形態における各構成要素のサイズは上記例に限定されず、適宜選択される。また、半導体素子３０の製造方法も上記の方法に限定されない。
（実施形態２）
以下、図面を参照しながら、本発明による半導体素子の第２の実施形態を説明する。
図７（ａ）〜（ｃ）は、本実施形態の半導体素子を説明するための模式図であり、図７（ａ）は本実施形態の半導体素子における１つのユニットセルを示す平面図、図７（ｂ）はユニットセルのＶＩＩｂ−ＶＩＩｂ’線に沿った断面図、および、図７（ｃ）はユニットセルのＶＩＩｃ−ＶＩＩｃ’線に沿った断面図である。本実施形態におけるユニットセルと半導体バルク基板との関係は、図２を参照しながら前述した関係と同様である。ＶＩＩｂ−ＶＩＩｂ’線およびＶＩＩｃ−ＶＩＩｃ’線は、それぞれ、図２（ａ）に示す半導体バルク基板１００のＸ方向およびＹ方向に平行である。
本実施形態におけるユニットセル２０は、図１（ａ）〜（ｃ）に示すユニットセル１０と同様であるが、ソース電極１９の導電面１９ｓのＹ方向の長さｙｗがＸ方向の長さｘｗよりも大きく（ｘｗ＜ｙｗ）、チャネル層１６のＸおよびＹ方向の長さが互いに等しい（ｘｅ＝ｙｅ）点で異なっている。簡単のため、図１（ａ）〜（ｃ）と同様の構成要素には同じ参照符号を付して説明を省略する。
本実施形態におけるユニットセル２０は、各構成要素のＸおよびＹ方向のそれぞれの長さが次の関係を満足するように設計されている。なお、式中のΔｍは０よりも大きい（Δｍ＞０）。
ｙｃ＝ｘｃ＋Δｍ
ｙｐ＝ｘｐ＋Δｍ
ｙｊ＝ｘｊ
ｙｎ＝ｘｎ＋Δｍ
ｙｐｐ＝ｘｐｐ
ｙｅ＝ｘｅ
ｙｇ＝ｘｇ
ｙｗ＝ｘｗ＋Δｍ
また、前述したように、導電面１９ｓのＸ方向の長さｘｗとコンタクト領域１５のＸ方向の長さｘｐｐとの差の絶対値をｕx、導電面１９ｓのＹ方向の長さｙｗとコンタクト領域１５のＹ方向の長さｙｐｐとの差の絶対値をｕyとすると、
ｕy＝ｕx＋Δｍ＞ｕx
である。
このように、本実施形態におけるユニットセル２０では、ソース電極１９の導電面１９ｓとコンタクト領域１５との間のＹ方向のマージンｕyは、Ｘ方向のマージンｕxよりも大きくなっている。
本実施形態においても、チャネル層１６となる半導体層をエピタキシャル成長によって形成する際に、半導体層１２に形成されたマーカーが非対称な形状に変形するおそれがある。その結果、チャネル層１６、およびそれ以降に形成されるゲート絶縁膜１７、ゲート電極１８、ソース電極１９、層間絶縁膜２１、上部配線電極１Ｃ、上部配線電極上の一部を覆うパッシベーション膜（図示せず）が、半導体層１２に形成された不純物領域１３、１４、１５対してＹ方向に大きくずれやすくなる。しかしながら、そのようなズレが生じた場合であっても、ソース電極１９の導電面１９ｓとコンタクト領域１５との間のＹ方向のマージンがＸ方向のマージンよりも大きくなるように設計されているので、ソース電極１９を半導体層１２のソース領域１４とより確実に接触させることができ、これらの接触不良によるオン抵抗の増大を抑制して信頼性を高めることができる。
上記の本実施形態による効果を、従来の半導体素子と比較して詳しく説明する。
図８（ａ）は、図１３および図１４を参照しながら前述した従来のユニットセル５００を例示するＹ方向に沿った模式的な断面図であり、アライメントパターンの平面形状の変形により、チャネル層１６、ゲート絶縁膜１７、ゲート電極１８、ソース電極１９、層間絶縁膜２１および上部配線電極１Ｃなどを含む半導体層１２上に形成された構造体が何れもＹ方向に大きくずれた場合の構成を示している。簡単のため、図１（ａ）〜（ｃ）と同様の構成要素には同じ参照符号を付し、説明を省略する。
図示する例では、半導体層１２上に形成された構造体が何れもＹ方向にΔｙだけずれている。ズレ量Δｙは、Ｙ方向におけるソース電極１９の導電面１９ｓの長さとコンタクト領域１５の長さとの差の１／２よりも大きい（｜ｘｗ−ｘｐｐ｜／２＝｜ｙｗ−ｙｐｐ｜／２＜Δｙ）。従って、半導体層１２に形成されたソース領域１４に対してソース電極１９の位置がずれ、ソース電極１９の一端はソース領域１４と接続されなくなる。この結果、ソース領域１４のうち図面の左側に位置する部分には電流が流れにくくなり、半導体素子１３０のオン抵抗を増大させる要因となる。
これに対し、本実施形態におけるユニットセル２０では、図８（ｂ）に示すように、ソース電極１９が半導体層１２のソース領域１４に対してＹ方向にΔｙ（Δｙ＞｜ｘｗ−ｘｐｐ｜／２）だけずれても、ΔｙがＹ方向におけるソース電極１９の導電面１９ｓの長さとコンタクト領域１５の長さとの差の１／２よりも小さければ（Δｙ＜｜ｙｗ−ｙｐｐ｜／２＝｜ｘｗ−ｘｐｐ｜／２＋Δｍ／２）、ソース領域１９の全周縁部がソース領域１４と繋がる。よって、合わせズレに起因してソース電極１９とソース領域１４との間で接触抵抗が増大することを抑制できる。
さらに、本実施形態では、ソース電極１９の導電面１９ｓとコンタクト領域１５との間のＹ方向のマージンはＸ方向のマージンよりも大きいが、他の構成要素間、例えばチャネル層１６とソース電極１９との間のＹ方向およびＸ方向のマージンは互いに等しい（ｓx＝ｓy）。また、ゲート電極１８の開口部１８ｅのＸ方向の長さ（＝ｘｃ−ｘｇ）とソース電極１９の導電面１９ｓのＸ方向の長さｘｗとの差の絶対値をｖx、ゲート電極１８の開口部１８ｅのＹ方向の長さ（＝ｙｃ−ｙｇ）とソース電極１９の導電面１９ｓのＹ方向の長さｙｗとの差の絶対値をｖyとすると、ｖx＝ｖyである。
このように、アライメントパターンの変形による合わせズレが生じ易いソース電極１９とコンタクト領域１５との間のＹ方向のマージンのみ選択的に拡大されており、他の構成要素間のＹ方向およびＸ方向のマージンは互いに等しくなるように設計されている。従って、全構成要素間でＹ方向のマージンをＸ方向のマージンよりも大きくする場合と比べて、ユニットセルのサイズを小さく抑えることができる。この結果、実効チャネル幅の減少を抑制してオン電流を確保しつつ、半導体素子の信頼性を従来よりも向上できる。
なお、図７に示す例では、ｓx＝ｓy、ｖx＝ｖyとなるように設計されているが、本発明の半導体素子の構成はこれに限定されない。少なくとも下記式（４）および（５）を満足していれば、本願発明による上記効果を得ることができる。
ｕy−ｕx＞０ （４）
ｕy−ｕx＞ｓy−ｓx （５）
従って、式（４）および（５）を満足している限り、ｓx＞ｓyであってもよいし、ｓx＜ｓyであってもよい。同様に、ｖx＞ｖyであってもよいし、ｖx＜ｖyであってもよい。
さらに、下記式（６）を満足していれば、ユニットセル１０のサイズの増大をより効果的に抑制できるので好ましい。
ｕy−ｕx＞ｖy−ｖx （６）
ユニットセルのサイズをより小さく抑えるためには、図７に示すように、ｓx＝ｓyおよびｖx＝ｖyであることが好ましい。同様に、図示しないが、ユニットセル１０の幅とゲート電極１８の開口部１８ｅの幅との間のＸ方向およびＹ方向におけるマージンも互いに等しいことが好ましい。
なお、ソース電極１９の導電面１９ｓの端面と、チャネル層１６の開口部の端面とが接していてもよい（ｓx＝０、ｓy＝０）。その場合には、特に、式（４）および（５）に加えて、式（６）を満足することが好ましい。
本実施形態でも、前述の実施形態１と同様に、上記Δｍ（＝｜ｙｗ−ｙｐｐ｜―｜ｘｗ−ｘｐｐ｜）は、アライメントパターンの変形によるＹ方向におけるズレ量Δｙの最大値Δｙmaxを考慮して適宜選択される。具体的には、Δｍは次式を満足するように決定され
る。
Δｙmax＜｜ｘｗ−ｘｐｐ｜／２＋Δｍ／２
オフカット半導体基板１１のオフ角度によって変わるが、例えばオフ角度が４〜８度、チャネル層１６の厚さが１４ｎｍ以上１４０ｎｍ以下のとき、Δｙmaxは例えば０．２μｍ以上１．０μｍ以下である。このとき、Δｍは例えば０．２μｍ以上１．８μｍ以下の範囲内で選択される。
本実施形態における各構成要素のＸおよびＹ方向の長さの一例を以下に示す。この例ではΔｍ＝０．５μｍとする。
ｘｃ＝１０．０μｍ
ｘｊ＝３．０μｍ
ｘｐ＝７．０μｍ
ｘｎ＝６．０μｍ
ｘｐｐ＝２．０μｍ
ｘｅ＝３．０５μｍ
ｘｇ＝２．６μｍ
ｘｗ＝３．０μｍ
ｙｃ＝１０．５μｍ
ｙｐ＝７．５μｍ
ｙｊ＝３．０μｍ
ｙｎ＝６．５μｍ
ｙｐｐ＝２．０μｍ
ｙｅ＝３．０５μｍ
ｙｇ＝２．６μｍ
ｙｗ＝３．５μｍ
本実施形態におけるユニットセルの構成は、図７に示すユニットセル２０の構成に限定されない。ユニットセル２０では、ソース電極１９の導電面１９ｓのＹ方向の長さｙｗがＸ方向の長さｘｗよりも大きいが（ｙｗ＞ｘｗ）、これらの長さを等しくし、代わりに、ｐ+型コンタクト領域１５のＹ方向の長さｙｐｐがＸ方向の長さｘｐｐよりも小さくなるように設計されていてもよく、これにより、上記と同様の効果が得られる。このような半導体素子の構成を以下に説明する。
図９（ａ）〜（ｃ）は、本実施形態の他の半導体素子を説明するための模式図であり、図９（ａ）は半導体素子における１つのユニットセルを示す平面図、図９（ｂ）はユニットセルのＩＸｂ−ＩＸｂ’線に沿った断面図、および、図９（ｃ）はユニットセルのＩＸｃ−ＩＸｃ’線に沿った断面図である。なお、ＩＸｂ−ＩＸｂ’線およびＩＸｃ−ＩＸｃ’線は、それぞれ、半導体バルク基板１００（図２（ａ））のＸ方向およびＹ方向に平行である。
半導体素子２０’における各構成要素のＸおよびＹ方向のそれぞれの長さは、次式
ｙｃ＝ｘｃ
ｙｐ＝ｘｐ
ｙｊ＝ｘｊ
ｙｎ＝ｘｎ
ｙｐｐ＝ｘｐｐ−Δｍ
ｙｅ＝ｘｅ
ｙｇ＝ｘｇ
ｙｗ＝ｘｗ
を満足するように設計されている。なお、式中のΔｍは０よりも大きい（Δｍ＞０）。
従って、図７に示すユニットセル２０と同様に、
ｕy＝ｕx＋Δｍ＞ｕx
となる。
ユニットセル２０’によると、Ｙ方向の合わせズレΔｙが｜ｘｗ−ｘｐｐ｜／２よりも大きい場合であっても、Δｙ＜｜ｘｗ−ｘｐｐ｜／２＋Δｍ／２となるようにΔｍを決めることによって、ソース電極１９の全周縁部分をより確実にソース領域１４に繋げることが可能になる。従って、従来の縦型ＭＯＳＦＥＴと比べてオン抵抗の低下を抑制できる。
なお、本出願人による国際公開第２００７／１３５９４０号パンフレットには、楕円形の平面形状を有するコンタクト領域が例示されているが、オフカット半導体基板のオフカット方向に対する楕円形の配置（オフカット方向と楕円形の長軸または短軸との配置関係）について何ら言及されておらず、本実施形態のようにオフカット方向に沿った合わせズレによるオン抵抗の増大を低減するものではない。
本実施形態の半導体素子は、図５および図６を参照しながら前述した方法と同様の方法で作製できる。
上述した実施形態１および２では、各ユニットセル１０、２０、２０’の平面形状は何れも四角形であるが、八角形および六角形などに代表される多角形であってもよい。この場合は、図１０および図１１に例示するように、ユニットセルの重心を通り、かつ、互いに垂直な２本の中心線のうち一方がＸ方向、他方がＹ方向と平行になるように、ユニットセルを半導体基板上に配列する。
図１０（ａ）〜（ｃ）は、八角形の平面形状を有するユニットセルの模式的な平面図であり、図１０（ａ）は、ＸおよびＹ方向に等方的な構造を有するように設計された従来のユニットセル、図１０（ｂ）は、実施形態１に対応する構造を有するユニットセル、図１０（ｃ）は実施形態２に対応する構造を有するユニットセルをそれぞれ例示している。簡単のため、図１（ａ）および図７（ａ）と同様の構成要素には同じ参照符号を付し、説明を省略する。
また、図１１（ａ）〜（ｆ）は、六角形の平面形状を有するユニットセルの模式的な平面図であり、図１１（ａ）および（ｂ）は、ＸおよびＹ方向に等方的な構造を有するように設計された従来のユニットセル、図１１（ｃ）および（ｄ）は、実施形態１に対応する構造を有するユニットセル、図１１（ｅ）および（ｆ）は実施形態２に対応する構造を有するユニットセルをそれぞれ例示している。簡単のため、図１（ａ）および図７（ａ）と同様の構成要素には同じ参照符号を付し、説明を省略する。
図１１（ａ）および（ｂ）からわかるように、六角形状のユニットセルでは、八角形状のユニットセルとは異なり、ユニットセルやユニットセルと相似の形状を有する構成要素のＸおよびＹ方向の長さは互いに等しくならない。
例えば図１１（ａ）に示す従来の六角形状のユニットセルは、六角形の対角線の１つがＸ方向と平行になるように配置されており、ユニットセルの長さｘｃ、ｙｃおよびソース電極１９の導電面１９ｓの長さｘｗ、ｙｗは、次式を満足するように設計されている。
√３ｘｃ／２＝ｙｃ
√３ｘｗ／２＝ｙｗ
また、図１１（ｂ）に示す従来のユニットセルは、六角形の対角線の１つがＹ方向と平行になるように配置されており、
√３ｙｃ／２＝ｘｃ
√３ｙｗ／２＝ｘｗ
を満足するように設計されている。
これに対し、本発明による実施形態１と同様の構造を実現するためには、例えば図１１（ｃ）に示すように、ユニットセルは、次式
√３ｘｃ／２＜ｙｃ
√３ｘｗ／２＝ｙｗ
ｘｅ＜ｙｅ
ｘｇ＝ｙｇ
を満足するように設計される。あるいは、図１１（ｄ）に示すように、図１１（ｃ）に示すユニットセルのＸ軸およびＹ軸を入れ替えて、次式
√３ｙｃ／２＞ｘｃ
√３ｙｗ／２＝ｘｗ
ｘｅ＜ｙｅ
ｘｇ＝ｙｇ
を満足するように設計される。
さらに、本発明による実施形態２と同様の構造を実現するためには、図１１（ｅ）に示すように、ユニットセルは、次式
√３ｘｃ／２＜ｙｃ
√３ｘｗ／２＜ｙｗ
√３ｘｐｐ／２＝ｙｐｐ
を満足するように設計される。あるいは、図１１（ｆ）に示すように、図１１（ｃ）に示すユニットセルのＸ軸およびＹ軸を入れ替えて、次式
√３ｙｃ／２＞ｘｃ
√３ｙｗ／２＞ｘｗ
√３ｙｐｐ／２＝ｘｐｐ
を満足するように設計される。
なお、上述した例では、何れも、コンタクト領域１５、ソース電極１９の導電面１９ｓ、チャネル層１６の開口部１６ｅおよびゲート電極の開口部１８ｅの平面形状における対応する辺が互いに平行であるが、これらの平面形状のうち少なくとも２つの対応する辺が角度をなすように設計されていてもよい。例えば図１２（ａ）および（ｂ）に示すように、コンタクト領域１５が菱形であり、その各辺が、例えばソース電極１９の導電面１９ｓの対応する辺に対して角度をなすように設計されていてもよい。このような場合、コンタクト領域１５のＸおよびＹ方向の長さｘｐｐ、ｙｐｐは、それぞれ、ＸおよびＹ方向における最大長さ（ここでは、菱形の対角線）となる。図示する例でも、ソース電極１９の導電面１９ｓとコンタクト領域１５とのＹ方向における長さの差（ｙｗ−ｙｐｐ）がＸ方向における長さの差（ｘｗ−ｘｐｐ）よりも大きくなるように設計されているので、上記の実施形態２と同様の効果が得られる。
また、例えばｙ方向に長い形状（長方形状など）のユニットセルを設計する際に、ユニットセルにおける全構成要素の輪郭が互いに相似形となるように設計しても、実施の形態１と同様の効果を得ることができる。ただし、そのように設計すると、ユニットセルのサイズが大幅に増大してしまうので実用的でない。
本発明の実施の形態１および２では、チャネル層１６とソース電極１９および／または配線電極１Ｃの間に、層間絶縁膜２１または／およびゲート絶縁膜１７が介在した構成となっているが、チャネル層１６がＸ方向およびＹ方向に延伸されてソース電極１９や配線電極１Ｃと接する構成であってもよい（ｓx＝０、ｓy＝０）。
本発明の実施形態は縦型ＭＯＳＦＥＴであるが、本発明はゲート絶縁膜１７を有さないＭＥＳＦＥＴにも適用できる。
半導体基板１１として使用する炭化珪素基板のポリタイプは４Ｈ−ＳｉＣに限定されず、他のポリタイプであってもよい。半導体基板１１はＳｉ基板であってもよく、その場合、半導体基板１１上に半導体層１２として３Ｃ−ＳｉＣ層を形成することもできる。
本発明によると、半導体層の積層構造を有する半導体素子において、アライメントパターンの認識性が低下し、一方向に大きく位置合わせズレが生じ場合でも、電極間のショート、電極コンタクト不良、オン抵抗の増大などの素子特性の低下を抑制できる。従って、信頼性の高い半導体素子を提供できる。
本発明は、特にＳｉＣを用いた縦型ＭＯＳＦＥＴ、ＭＥＳＦＥＴなどのパワー素子に好適に適用できる。
１０、２０、２０’、５００ ユニットセル
１１ 半導体基板
１２ 半導体層
１３ ｐ型ウェル領域
１４ ｎ型ソース領域
１５ ｐ+型コンタクト領域
１６ ｎ型チャネル層
１６ｅ チャネル層の開口部
１６’ 半導体層（追エピ層）
１７ ゲート絶縁膜
１８ ゲート電極
１８ｅ ゲート電極の開口部
１９ ソース電極
１９ｓ ソース電極の導電面
２１ 層間絶縁膜
２３ ドレイン電極
２４ 裏面電極
３０ 半導体素子
１Ｃ ソースパッド（上部配線電極）
１Ｇ ゲートパッド

Claims (16)

  1. 結晶面を所定のオフカット方向に傾斜させた表面を有するオフカット半導体基板を用いて形成された複数のユニットセルを有する半導体素子であって、
    各ユニットセルは、
    前記オフカット半導体基板の前記表面上に形成された第１半導体層と、
    前記第１半導体層の表面に形成され、第１導電型を有する第１導電領域と、
    前記第１半導体層の前記表面において前記第１導電領域の周囲に形成され、前記第１導電型と異なる第２導電型を有する第２導電領域と、
    前記第１半導体層上に形成され、前記第１導電領域、および、前記第２導電領域の少なくとも一部を露出する開口部を有する第２半導体層と、
    前記第２半導体層の開口部に位置し、前記第１導電領域および第２導電領域に接触する導電面を有する第１導電体と、
    前記第２半導体層上に形成され、前記第２半導体層の前記開口部と対応する開口部を有する第２導電体と
    を備え、
    前記オフカット半導体基板の表面と平行な面において、
    前記オフカット方向に沿った前記第２半導体層と前記第２導電体との長さの差の絶対値ｔyは、前記オフカット方向に垂直な方向に沿った前記第２半導体層と前記第２導電体の長さの差の絶対値ｔxよりも大きく、
    前記オフカット方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の前記開口部の長さとの差の絶対値をｓy、前記オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の前記開口部の長さとの差の絶対値をｓxとすると、ｔy−ｔx＞ｓy−ｓxである半導体素子。
  2. 結晶面を所定のオフカット方向に傾斜させた表面を有するオフカット半導体基板を用いて形成された複数のユニットセルを有する半導体素子であって、
    各ユニットセルは、
    前記オフカット半導体基板の前記表面上に形成された第１半導体層と、
    前記第１半導体層の表面に形成され、第１導電型を有する第１導電領域と、
    前記第１半導体層の前記表面において前記第１導電領域の周囲に形成され、前記第１導電型と異なる第２導電型を有する第２導電領域と、
    前記第１半導体層上に形成され、前記第１導電領域、および、前記第２導電領域の少なくとも一部を露出する開口部を有する第２半導体層と、
    前記第２半導体層の開口部に位置し、前記第１導電領域および第２導電領域に接触する導電面を有する第１導電体と、
    前記第２半導体層上に形成され、前記第２半導体層の前記開口部と対応する開口部を有する第２導電体と
    を備え、
    前記オフカット半導体基板の表面と平行な面において、オフカット方向に沿った前記第１導電体の前記導電面と前記第１導電領域との長さの差の絶対値ｕyが、オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面と前記第１導電領域との長さの差の絶対値ｕxよりも大きく、
    前記オフカット方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の前記開口部の長さとの差の絶対値をｓy、前記オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の前記開口部の長さとの差の絶対値をｓxとすると、ｕy−ｕx＞ｓy−ｓxである半導体素子。
  3. 前記ｓyおよび前記ｓxは略等しい請求項１または２に記載の半導体素子。
  4. 前記オフカット半導体基板の表面と平行な面において、オフカット方向に沿った前記第１導電体の前記導電面と前記第１導電領域との長さの差の絶対値をｕy、オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面と前記第１導電領域との長さの差の絶対値をｕxとすると、ｔy−ｔx＞ｕy−ｕxである請求項１に記載の半導体素子。
  5. 前記オフカット方向に沿った前記第１導電体の前記導電面の長さと前記第２導電体の前記開口部の長さとの差の絶対値をｖy、前記オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面の長さと前記第２導電体の前記開口部の長さとの差の絶対値をｖxとすると、ｕy−ｕx＞ｖy−ｖxである請求項２に記載の半導体素子。
  6. 前記半導体素子はトランジスタ構造を有し、前記第２半導体層はチャネル層として機能する請求項１から５のいずれかに記載の半導体素子。
  7. 前記第１半導体層および前記第２半導体層はエピタキシャル成長層である請求項１から６のいずれかに記載の半導体素子。
  8. 前記チャネル層と前記第２導電体との間に絶縁膜をさらに備える請求項１から７のいずれかに記載の半導体素子。
  9. 前記第１半導体層は第２導電型であり、
    前記各ユニットセルは、前記第１導電領域に電気的に接続され、かつ、前記第１半導体層の表面において前記第２導電領域を包囲する第１導電型のウェル領域をさらに備える請求項８に記載の半導体素子。
  10. 前記オフカット半導体基板を挟んで前記第１半導体層の反対側に設けられ、前記オフカット半導体基板と電気的に接続されたドレイン電極と、
    前記第２導電体上に設けられた層間絶縁膜と、
    前記層間絶縁膜上に設けられた上部配線電極と
    をさらに備え、
    前記層間絶縁膜は前記第１導電体を露出する開口部を有しており、
    前記上部配線電極は、前記層間絶縁膜の開口部を介して前記第１導電体と電気的に接続されている請求項９に記載の半導体素子。
  11. 前記第２半導体層は炭化珪素を含む請求項１から１０のいずれかに記載の半導体素子。
  12. 前記第１半導体層は炭化珪素を含む請求項１から１１のいずれかに記載の半導体素子。
  13. 結晶面を所定のオフカット方向に傾斜させた半導体バルク基板と、
    前記半導体バルク基板上に形成された半導体層と、
    前記半導体層を用いて形成された複数の半導体素子と、
    前記半導体層のうち前記複数の半導体素子が形成されていない領域の少なくとも一部に設けられたアライメントパターンと
    を備え、
    前記複数の半導体素子のそれぞれは、請求項１から１２のいずれかに記載の半導体素子である半導体ウェハ。
  14. 結晶面を所定のオフカット方向に傾斜させた表面を有するオフカット半導体基板と、
    前記オフカット半導体基板の前記表面上に形成された第１半導体層と、
    前記第１半導体層上に形成され、前記第１半導体層の表面の少なくとも一部を露出する開口部を有する第２半導体層と、
    前記第２半導体層の前記開口部に設けられ、前記第１半導体層の前記露出した表面に接する導電面を有する第１導電体と
    前記第２半導体層上に形成され、前記第２半導体層の前記開口部と対応する開口部を有する第２導電体と、
    を備え、
    前記オフカット半導体基板の表面と平行な面において、オフカット方向に沿った前記第２半導体層の開口部と前記第２導電体の開口部との長さの差の絶対値ｔyが、オフカット方向に垂直な方向に沿った前記第２半導体層の開口部と前記第２導電体の開口部の長さの差の絶対値ｔxよりも大きく、
    前記オフカット方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の開口部の長さとの差の絶対値をｓy、前記オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の開口部の長さとの差の絶対値をｓxとすると、ｔy−ｔx＞ｓy−ｓxである半導体素子。
  15. 結晶面を所定のオフカット方向に傾斜させた表面を有するオフカット半導体基板と、
    前記オフカット半導体基板の前記表面上に形成された第１半導体層と、
    前記第１半導体層の表面に形成され、第１導電型を有する第１導電領域と、
    前記第１半導体層の前記表面において前記第１導電領域の周囲に形成され、前記第１導電型と異なる第２導電型を有する第２導電領域と、
    前記第１半導体層上に形成され、前記第１導電領域、および、前記第２導電領域の少なくとも一部を露出する開口部を有する第２半導体層と、
    前記第２半導体層の前記開口部に設けられ、前記第１導電領域および第２導電領域に接する導電面を有する第１導電体と
    を備え、
    前記オフカット半導体基板の表面と平行な面において、オフカット方向に沿った前記第１導電体の前記導電面と前記第１導電領域との長さの差の絶対値ｕyが、オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面と前記第１導電領域との長さの差の絶対値ｕxよりも大きく、
    前記オフカット方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の開口部の長さとの差の絶対値をｓy、前記オフカット方向に垂直な方向に沿った前記第１導電体の前記導電面の長さと前記第２半導体層の開口部の長さとの差の絶対値をｓxとすると、ｕy−ｕx＞ｓy−ｓxである半導体素子。
  16. 前記ｓyおよび前記ｓxは略等しい請求項１４または１５に記載の半導体素子。
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