CN108461537A - 一种沟槽栅电荷存储型igbt及其制作方法 - Google Patents
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Abstract
一种沟槽栅电荷存储型IGBT，属于半导体功率器件技术领域。通过加宽传统沟槽栅结构并采用侧墙栅电极结构形成位于基区下方的台面(mesa)结构，以及引入屏蔽电荷存储层电场的屏蔽沟槽结构，增大了载流子注入增强效应，改善了正向导通压降Vceon和关断损耗Eoff之间的折中；缓解了沟槽底部尖角处的电场集中效应，有效提高了器件的击穿电压；降低了器件的栅电容尤其是密勒电容CGC以及栅电荷QG，提高了器件的开关速度、降低了器件的开关损耗和对栅驱动电路能力的要求；避免了N型电荷存储层掺杂浓度和厚度对器件耐压的限制；降低了饱和电流密度，改善了器件的短路安全工作区(SCSOA)；并且有效抑制了器件导通时的EMI效应。此外，本发明提供的制作方法与传统沟槽栅电荷存储型IGBT制作方法兼容。
Description
技术领域
本发明属于功率半导体器件技术领域，特别涉及一种沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)。
背景技术
绝缘栅双极型晶体管(IGBT)是在功率MOSFET、BJT和SCR/GTO等的研究基础上提出的，20世纪70年代末80年代初，通过在功率MOSFET结构的背面衬底引入PN结而发明并实现量产的。器件导通时背面PN结引入的电导调制效应使IGBT成为了由MOS场效应晶体管和双极结型晶体管(BJT)相复合的新型电力电子器件，也可以等效为双极结型晶体管(BJT)驱动的MOSFET结构。IGBT结合了MOSFET和BJT二者的特点：不仅具有功率MOSFET的输入阻抗高、控制功率小、易于驱动、开关频率高的优点，而且具有BJT的导通电流大、导通损耗小、稳定性好的优点。因其优越的器件性能和可靠性，IGBT已成为中高功率电力电子领域的主流功率开关器件，被广泛应用于交通、通信、家用电器及航空航天等各个领域。
从IGBT发明以来，人们一直致力于朝着低损耗，开关速度快，高可靠性和低噪声的方向改善IGBT的性能，经过三十几年的发展，业界已相继推出数代IGBT产品。尽管各生产厂商在产品代数划分上迥异，但最新一代产品的结构基本相同：沟槽栅+场阻断/轻穿通/软穿通(FS/LPT/SPT)结构+薄片加工技术+发射极载流子浓度增强技术。最初的非穿通(NPT)型IGBT结构具有对称的正/反向阻断特性，但是其低掺杂的厚漂移区导致器件导通压降很大，使得器件的导通特性较差。后来，发展了在集电区和漂移区之间引入掺杂浓度较高的场阻止(FS)层，在保证同等耐压条件下减薄了漂移区的厚度，从而改善了IGBT器件的导通特性。但是较高掺杂浓度的FS层的缺点在于会降低器件的反向阻断电压，限制了器件在交流应用领域的范围。之后，随着沟槽技术的发展和成熟，行业采用沟槽(Trench)栅IGBT结构代替平面栅IGBT结构，从而消除了平面栅IGBT结构的JFET区电阻，进而获得更好的导通特性和更高的MOS沟道密度，使得器件的特性获得显著提高。进一步，人们采取了不同措施来改善漂移区的载流子浓度分布，从而改善正向导通压降(Vceon)和关断损耗(Eoff)之间的折中关系。现代IGBT主要采用两种方法来改善正向导通压降和关断损耗之间的折衷关系：其一为正面注入增强(IE)效应和背面场阻止(FS)技术。考虑到短路的要求，人们开发了具有宽沟槽或浮空P型体区的IGBT结构。然而，一方面，宽沟道IGBT具有大的弥勒电容(CGC)和栅电荷(QG)值。较低小的CGC对于加快开关过程、降低开关损耗以及防止在高dV/dt瞬态下栅的误开启非常重要；QG决定了栅极驱动电路所需的驱动能力，降低QG对于减小栅极驱动电路的尺寸和成本以及栅极驱动损耗是至关重要的。而宽沟道IGBT有悖于上述性能要求。另一方面，具有浮空P型体区的IGBT虽可以提供相对较低的CGC，但是具有非常差的导通EMI噪声可控性。为了抑制EMI噪声，开发了具有独立的浮空P型体区或微P型体区的IGBT结构，但这是以增加导通损耗Eon或更高的CGC为代价。其余提供低CGC的IGBT结构还可以是在N沟道IGBT结构的P型基区下方引入较高掺杂浓度和较大厚度的载流子存储(CS)层，这种结构被称为沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)。除了提供低CGC，N沟道CSTBT结构中的N型电荷存储层还可以在P型基区下方引入了空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求将大大增加此处电子浓度，以此改善了整个N型漂移区的载流子浓度分布，增强了N型漂移区的电导调制效应，使IGBT获得了更低的正向导通压降以及更优的正向导通压降与关断损耗的折中关系。并且，随着N型电荷存储层的掺杂浓度和厚度越大，CSTBT的电导调制效应改善越大，器件的正向导通特性也就越好。但是，随着N型电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿电压显著降低，这限制了N型电荷存储层的掺杂浓度和厚度；同时为了避免阈值电压变化，电荷存储层的掺杂分布也必须得到很好的控制。如图1所示为传统FS CSTBT器件结构，为了有效屏蔽N型电荷存储层的不利影响，获得更高的器件耐压，主要采用如下两种方式：
(1)深的沟槽栅深度，通常使沟槽栅的深度大于N型电荷存储层的结深；
(2)小的元胞宽度，即提高MOS结构沟道密度使沟槽栅间距尽可能小；
方式(1)实施的同时会增加栅极-发射极电容和栅极-集电极电容，而IGBT的开关过程本质上就是对栅极电容进行充/放电的过程，故此，栅极电容的增加会使得充/放电时间增长，进而造成开关速度降低。因而，深的沟槽栅深度将会降低器件开关速度、增大器件开关损耗，影响到器件导通压降和开关损耗的折中特性；而方式(2)的实施一方面将增大器件的栅极电容，导致器件开关速度降低、开关损耗增大，影响器件导通压降与开关损耗的折中特性，另一方面大的沟道密度还将增加器件的饱和电流密度，使器件短路安全工作区(SCSOA)变差。另外，沟槽栅结构中的栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压，因此要求整个栅氧化层的厚度均较小，然而MOS电容大小与氧化层的厚度成反比，这就使得传统CSTBT器件中的栅极电容显著增加，同时沟槽底部的电场集中效应会降低器件的击穿电压，造成器件的可靠性较差。
发明内容
鉴于上文所述，本发明的目的在于：针对现有技术存在的不足，提供一种沟槽栅电荷存储型IGBT及其制作方法，通过加宽传统沟槽栅结构并采用侧墙栅电极结构形成位于基区下方的台面(mesa)结构，以及引入屏蔽电荷存储层电场的屏蔽沟槽结构，从而在避免电荷存储层掺杂浓度和厚度对器件耐压性能的限制的同时，达到了提高器件击穿电压、改善器件正向导通压降Vceon与关断损耗Eoff之间的折中关系，提高器件的开关性能，改善器件短路安全工作区；此外，本发明提出的制备方法与传统沟槽栅电荷存储型IGBT的制作方法兼容。
为了实现上述目的，本发明提供如下技术方案：
一方面，本发明提供一种沟槽栅电荷存储型IGBT，其四分之一元胞结构包括：自下而上依次层叠设置的集电极金属14、第一导电类型半导体集电区13、第二导电类型半导体漂移区9和发射极金属1；所述第二导电类型半导体漂移区9顶层分别具有第二导电类型半导体电荷存储层6、第一导电类型半导体基区5、第一导电类型半导体发射区4和第二导电类型半导体发射区3；所述第一导电类型半导体基区5位于第二导电类型半导体电荷存储层6的顶层；第一导电类型半导体发射区4和第二导电类型半导体发射区3相互独立且并列位于第一导电类型半导体基区5的顶层，其特征在于：所述第二导电类型半导体漂移区9的顶层还具有沟槽栅结构和屏蔽沟槽结构；所述沟槽栅结构包括侧墙栅电极71及其周侧的栅介质层72，所述侧墙栅电极71向下穿过第二导电类型半导体发射区3和第一导电类型半导体基区5进入第二导电类型半导体电荷存储层6中，即侧墙栅电极71沿器件垂直方向延伸的深度小于第二导电类型半导体电荷存储层6的结深，侧墙栅电极71与第二导电类型半导体发射区3、第一导电类型半导体基区5和第二导电类型半导体电荷存储层6之间通过栅介质层72相连，所述沟槽栅结构沿第二导电类型半导体电荷存储层6顶层延伸的宽度大于第一导电类型半导体发射区4和第二导电类型半导体发射区3二者在第一导电类型半导体基区5顶层延伸的宽度，侧墙栅电极71的表面具有隔离介质层2；所述屏蔽沟槽结构包括屏蔽电极81及其周侧的屏蔽电极介质层82，所述屏蔽沟槽结构与所述沟槽栅结构沿器件顶层延伸的方向不一致，所述屏蔽电极81向下穿过第二导电类型半导体发射区3、第一导电类型半导体发射区4、第一导电类型半导体基区5和第二导电类型半导体电荷存储层6进入第二导电类型半导体漂移区9中，即屏蔽电极81沿器件垂直方向延伸的深度大于第二导电类型半导体电荷存储层6的结深，屏蔽电极81与第二导电类型半导体发射区3、第一导电类型半导体发射区4、第一导电类型半导体基区5、第二导电类型半导体电荷存储层6和第二导电类型半导体漂移区9之间通过屏蔽电极介质层82相连，屏蔽电极81与侧墙栅电极71通过栅介质层72或者屏蔽电极介质层82相连；隔离介质层2、屏蔽沟槽结构、第二导电类型半导体发射区3和第一导电类型半导体发射区4的上表面与发射极金属1相连，屏蔽电极81与发射极金属1等电位。
进一步地，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，则侧墙栅电极71沿x轴或z轴自器件一端延伸至另一端，屏蔽电极81沿z轴或者x轴自器件一端延伸至侧墙栅电极71周侧的栅介质层72，侧墙栅电极71与屏蔽电极81的延伸方向不一致。
进一步地，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，则屏蔽电极81沿x轴或z轴自器件一端延伸至另一端，侧墙栅电极71沿z轴或者x轴自器件一端延伸至屏蔽电极81周侧的屏蔽电极介质层82，屏蔽电极81与侧墙栅电极81的延伸方向不一致。
进一步地，与侧墙栅电极71通过屏蔽电极介质层82相连的屏蔽电极81的形状与沟槽栅结构的形状相近，使得屏蔽电极81表面与侧墙栅电极71表面的隔离介质层2的表面齐平。
进一步地，为提供更多负电荷屏蔽电荷存储层的电场，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，为了增强屏蔽沟槽结构对第二导电类型半导体电荷存储层的电场屏蔽作用、减小正向导通时发射极对漂移区过剩少数载流子的抽取面积、同时减小栅极电容，改善漂移区的载流子浓度分布，优选地，屏蔽电极81沿z轴方向的宽度大于侧墙栅电极71沿x轴方向的宽度。
进一步地，所述屏蔽电极介质层82的厚度大于所述栅介质层72的厚度。
进一步地，所述屏蔽沟槽结构下方还具有第一导电类型半导体层10；作为优选方式，第一导电类型半导体层10横向延伸至第二导电类型半导体电荷存储层6下方的第二导电类型半导体漂移区9中。
进一步地，第一导电类型半导体集电区13和第二导电类型半导体漂移区9之间还具有第二导电类型半导体场阻层12，形成FS IGBT结构。
更进一步地，当器件为FS IGBT结构，器件背部还具有贯穿第一导电类型半导体集电区13和第二导电类型半导体场阻止层12进入第二导电类型半导体漂移区9中的沟槽集电极结构。
具体地，所述沟槽集电极结构包括沟槽集电极111及其周侧的沟槽集电极介质层112，所述沟槽集电极111与金属集电极14等电位，所述沟槽集电极111通过沟槽集电极介质层112与第一导电类型半导体集电区13、第二导电类型半导体场阻止层12和第二导电类型半导体漂移区9相连；作为优选方式，沟槽集电极介质层112的厚度大于栅介质层72的厚度。
进一步地，器件所用半导体材料为Si、SiC、GaAs和GaN中任意一种或者多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
进一步地，沟槽内的栅电极为多晶硅、SiC、GaAs和GaN中任意一种或者多种，各部分可采用同种材料或者不同种材料相组合。
上述所有技术方案中，第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
另一方面，本发明提供一种沟槽栅电荷存储型IGBT的制作方法，其特征在于，包括如下步骤：
步骤一：制作第二导电类型半导体漂移区9；
步骤二：通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在第二导电类型半导体漂移区9的正面制作第二导电类型半导体电荷存储层6及位于第二导电类型半导体电荷存储层6顶层的第一导电类型半导体基区5；
步骤三：通过光刻、刻蚀、热氧化、淀积工艺，在第二导电类型半导体电荷存储层6上刻蚀形成第一沟槽，所述第一沟槽的深度大于第二导电类型半导体电荷存储层6的结深且沿器件顶层横向方向延伸；在第一沟槽内壁形成屏蔽电极介质层82，然后在沟槽内淀积屏蔽电极材料形成屏蔽电极81，所述屏蔽电极81及其周侧的屏蔽电极介质层82形成屏蔽沟槽结构；
步骤四：在第一导电类型半导体基区5、屏蔽电极81和屏蔽电极介质层82上表面形成低应力氮化物层；
步骤五：通过光刻、刻蚀、热氧化、淀积工艺，在第二导电类型半导体电荷存储层6上刻蚀形成第二沟槽，所述第二沟槽的深度小于第二导电类型半导体电荷存储层6的结深且沿器件顶层纵向方向延伸，所述第二沟槽与所述第一沟槽互不相通；在第二沟槽内壁形成栅介质层72，然后在第二沟槽内淀积栅电极材料，并通过各向异性多晶硅回蚀工艺形成侧墙栅电极71，所述侧墙栅电极71与周侧的栅介质层72形成沟槽栅结构；
步骤六：通过热氧化工艺，在侧墙栅电极71表面形成隔离介质层2；
步骤七：剥离表面覆盖的低应力氮化物层，通过光刻、刻蚀、离子注入和高温退火工艺，在第一导电类型半导体基区5的顶层制作相互独立且并列设置的第一导电类型半导体发射区4和第二导电类型半导体发射区3，所述第二导电类型半导体发射区3一侧沿器件顶层横向方向通过栅介质层72与侧墙栅电极71相连，其另一侧沿器件顶层纵向方向通过屏蔽电极介质层82与屏蔽电极81相连，所述第一导电类型半导体发射区4一侧沿器件顶层纵向方向通过屏蔽电极介质层82与屏蔽电极81相连；
步骤八：表面淀积金属，通过光刻、刻蚀工艺在隔离介质层2、第二导电类型半导体发射区3、第一导电类型半导体发射区4、屏蔽电极81和屏蔽电极介质层82上形成发射极金属1；
步骤九：翻转半导体器件，减薄半导体的厚度，通过离子注入和高温退火工艺，在第二导电类型半导体漂移区9的背面注入第一导电类型杂质形成第一导电类型半导体集电区13；
步骤十：背面淀积金属，在第一导电类型半导体集电区13上形成集电极金属14；至此制得沟槽栅电荷存储型IGBT器件。
进一步地，形成屏蔽沟槽结构的步骤与形成第一导电类型半导体基区5及第二导电类型半导体电荷存储层6的步骤的顺序不分先后，二者可以互换，即本发明也可以先形成屏蔽沟槽结构再形成第一导电类型半导体基区5及第二导电类型半导体电荷存储层6。
进一步地，形成低应力氮化物层的步骤与形成第二导电类型半导体发射区3及第一导电类型半导体发射区4的步骤的顺序不分先后，二者可以互换，即本发明也可以先形成第二导电类型半导体发射区3及第一导电类型半导体发射区4再形成低应力氮化物层进而形成沟槽栅结构。
进一步地，通过改变挖槽方式，使得沟槽栅结构沿器件顶层从器件一端延伸至器件另一端且阻断屏蔽沟槽结构沿器件顶层的延伸或者屏蔽沟槽结构沿器件顶层从器件一端延伸至器件另一端且阻断沟槽栅结构沿器件顶层的延伸。
进一步地，器件所用半导体材料为Si、SiC、GaAs和GaN中任意一种或者多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
进一步地，沟槽内的栅电极为多晶硅、SiC、GaAs和GaN中任意一种或者多种，各部分可采用同种材料或者不同种材料相组合。
上述所有技术方案中，第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
运用本发明提出的器件结构提高了器件的综合性能，改善了器件的可靠性，下面详细阐述本发明器件设计的原理：
本发明通过引入Fin-body结构并采用宽的沟槽栅结构，进而在基区下方形成台面(mesa)结构，宽的栅极沟槽和窄台面结构能够起到很好的载流子注入增强作用，从而改善漂移区的载流子浓度分布，改善正向导通压降Vceon和关断损耗Eoff之间的折中，同时采用侧墙栅电极结构，一方面能够保证足够小的栅极电容来维持良好的开关性能，同时也使得栅极与集电极的重叠面积大幅度减小，显著降低了密勒电容CGC和栅电荷QG，从而降低了导通损耗Eon和对栅驱动电路能力的要求，另一方面，侧墙栅电极的存在，使得宽的栅极沟槽内能够淀积金属形成场板(FP)结构，场板结构的引入能够降低峰值电场，缓解栅极沟槽底部尖角处的电场集中效应，进而有效提高器件的击穿电压，改善器件的可靠性，同时，场板(FP)结构的存在还能有效抑制器件导通时的EMI效应；本发明还引入了另一深沟槽结构(即屏蔽沟槽结构)来屏蔽电荷存储层的电场，屏蔽沟槽结构的槽深大于电荷存储层且沟槽内部的电极与发射极等电位，屏蔽沟槽结构对基区下方重掺杂的电荷存储层具有有效的电荷补偿作用，进而屏蔽了电荷存储层的电场，避免了电荷存储层掺杂浓度和厚度对器件耐压的限制；同时，该屏蔽沟槽结构的存在降低了器件的整体栅极电容，从而提高了器件的开关速度，降低了开关损耗和对栅驱动电路能力的要求，进一步改善了器件正向导通压降Vceon与关断损耗Eoff之间的折中；进一步的屏蔽沟槽结构的存在减小了正向导通时发射极对漂移区过剩少数载流子的抽取面积、在减小栅极电容的同时，改善了漂移区的载流子浓度分布，进一步改善器件正向导通压降Vceon与关断损耗Eoff之间的折中关系；本发明通过合理设计屏蔽沟槽结构与阻断沟槽栅结构之间的位置关系，使得屏蔽沟槽结构阻断沟槽栅结构，从而达到减小MOS结构的沟道密度，降低器件的饱和电流密度，改善器件的短路安全工作区(SCSOA)的目的。
本发明的有益效果是：
本发明增大了载流子注入增强效应，改善了漂移区载流子浓度分布，改善了正向导通压降Vceon和关断损耗Eoff之间的折中；降低了峰值电场，缓解了沟槽底部尖角处的电场集中效应，有效提高了器件的击穿电压；降低了器件的栅电容尤其是密勒电容CGC以及栅电荷QG，提高了器件的开关速度、降低了器件的开关损耗和对栅驱动电路能力的要求；屏蔽了N型电荷存储层的电场，避免了N型电荷存储层掺杂浓度和厚度对器件耐压的限制；减小了MOS结构的沟道密度，降低了饱和电流密度，改善了器件的短路安全工作区(SCSOA)；有效抑制了器件导通时的EMI效应。此外，本发明提供的制作方法不需要增加额外的工艺步骤，与传统沟槽栅电荷存储型IGBT制作方法兼容。
附图说明
图1是传统沟槽栅电荷存储型IGBT器件的四分之一元胞结构示意图；
图2是传统沟槽栅电荷存储型IGBT器件在制作正面结构时形成隔离介质层和发射极金属之前的结构示意图；
图3是传统沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿AB线的剖面示意图；
图4是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构示意图；
图5是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件在制作正面结构时形成发射极金属之前的结构示意图；
图6是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿AB线的剖面示意图；
图7是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿CD线的剖面示意图；
图8是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构示意图；
图9是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件在制作正面结构时形成发射极金属之前的结构示意图；
图10是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿AB线的剖面示意图；
图11是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿CD线的剖面示意图；
图12是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构示意图；
图13是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件在制作正面结构时形成发射极金属之前的结构示意图；
图14是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿AB线的剖面示意图；
图15是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿CD线的剖面示意图；
图16是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构示意图；
图17是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件在制作正面结构时形成发射极金属之前的结构示意图；
图18是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿AB线的剖面示意图；
图19是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿CD线的剖面示意图；
图20是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成屏蔽沟槽结构的沟槽后的四分之一元胞结构示意图；
图21是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成屏蔽电极介质层后的四分之一元胞结构示意图；
图22是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成屏蔽电极和低应力氮化物(Nitride)层后的四分之一元胞结构示意图；
图23是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成沟槽栅结构的沟槽后的四分之一元胞结构示意图；
图24是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成栅介质层后的四分之一元胞结构示意图；
图25是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成栅电极后的四分之一元胞结构示意图；
图26是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成侧墙栅电极后的四分之一元胞结构示意图；
图27是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成隔离介质层后的四分之一元胞结构示意图；
图28是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成N+发射区及P+发射区后的四分之一元胞结构示意图；
图29是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成发射极金属电极后的四分之一元胞结构示意图；
图30是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件完成全部工序后的四分之一元胞结构示意图；
图31是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成沟槽栅结构的沟槽后的四分之一元胞结构示意图；
图32是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成栅介质层后的四分之一元胞结构示意图；
图33是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成栅电极后的四分之一元胞结构示意图；
图34是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成侧墙栅电极后的四分之一元胞结构示意图；
图35是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成隔离介质层后的四分之一元胞结构示意图；
图36是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成N+发射区及P+发射区后的四分之一元胞结构示意图；
图37是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成发射极金属电极后的四分之一元胞结构示意图；
图38是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成沟槽栅结构的沟槽后的四分之一元胞结构示意图；
图39是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成栅介质层后的四分之一元胞结构示意图；
图40是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成栅电极后的四分之一元胞结构示意图；
图41是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成侧墙栅电极后的四分之一元胞结构示意图；
图42是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件在制作正面结构时形成隔离介质层后的四分之一元胞结构示意图；
图43是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成屏蔽沟槽结构的沟槽后的四分之一元胞结构示意图；
图44是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成P型层后的四分之一元胞结构示意图；
图45是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成屏蔽沟槽结构的隔离介质层后的四分之一元胞结构示意图；
图46是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成屏蔽沟槽电极后的四分之一元胞结构示意图；
图47是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成N+发射区及P+发射区后的四分之一元胞结构示意图；
图48是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成形成发射极金属电极后的四分之一元胞结构示意图；
图49是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成沟槽集电极结构的沟槽后的四分之一元胞结构示意图；
图50是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成沟槽集电极介质层后的四分之一元胞结构示意图；
图51是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件形成沟槽集电极电极后的四分之一元胞结构示意图；
图52是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件完成全部工序后的四分之一元胞结构示意图。
图中：1为发射极金属，2为隔离介质层，3为N+发射区，4为P+发射区，5为P型基区，6为N型电荷存储层，71为栅电极，72为栅介质层，81为屏蔽电极，82为屏蔽电极介质层，9为N型漂移区，10为P型层，111为沟槽集电极电极，112为沟槽集电极介质层，12为N型场阻止层，13为P型集电区，14为集电极金属。
具体实施方式
下面结合说明书附图和具体实施例对本发明的原理和特性进行详细的阐述：
在附图中相同的标号表示相同或者相似的组件或者元素。本发明提供的沟槽栅电荷存储型IGBT器件可以是N沟道器件，也可以是P沟道器件，下面以N沟道器件为例进行说明，所属领域技术人员在公开N沟道器件的基础上能够清楚P沟道器件的结构及工作原理。
实施例1：
本发明提供一种沟槽栅电荷存储型IGBT，其四分之一元胞如图4所示，沿AB线和A'B'线的剖面如图6和图7所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图4；
所述四分之一元胞包括：自下而上依次层叠设置的集电极金属14、P型集电区13、N型场阻止层12、N型漂移区9和发射极金属1；所述N型漂移区9顶层分别具有N型电荷存储层6、P型基区5、P+发射区4和N+发射区3；所述P型基区5位于N型电荷存储层6的顶层；P+发射区4和N+发射区3相互独立且并列位于P型基区5的顶层，其特征在于：所述N型漂移区9的顶层还具有沟槽栅结构和屏蔽沟槽结构；所述屏蔽沟槽结构包括屏蔽电极81及其周侧的屏蔽电极介质层82，所述屏蔽电极81沿x轴方向延伸，从器件一端延伸至另一端，屏蔽电极81向下穿过N+发射区3、P+发射区4、P型基区5和N型电荷存储层6进入N型漂移区9中，即屏蔽电极81沿y轴方向延伸的深度大于N型电荷存储层6的结深，屏蔽电极81与N+发射区3、P+发射区4、P型基区5、N型电荷存储层6和N型漂移区9之间通过屏蔽电极介质层82相连，屏蔽电极81与侧墙栅电极71通过栅介质层72或者屏蔽电极介质层82相连；所述沟槽栅结构与所述屏蔽沟槽结构沿器件顶层的延伸方向不一致，所述沟槽栅结构包括侧墙栅电极71及其周侧的栅介质层72，所述侧墙栅电极71沿z轴方向延伸，从器件一端延伸至屏蔽电极介质层82，侧墙栅电极71向下穿过N+发射区3和P型基区5进入N型电荷存储层6中，即侧墙栅电极71沿y轴方向延伸的深度小于N型电荷存储层6的结深，侧墙栅电极71与N+发射区3、P型基区5和N型电荷存储层6之间通过栅介质层72相连，并且沟槽栅结构沿x轴方向的宽度大于P+发射区4和N+发射区3沿x轴方向延伸的宽度；侧墙栅电极71的表面具有隔离介质层2；隔离介质层2、屏蔽沟槽结构、N+发射区3和P+发射区4的上表面与发射极金属1相连，屏蔽电极81与发射极金属1等电位。
本实施例中，P+发射区4沿x轴方向的尺寸为1～5μm，沿y轴方向的尺寸即结深为0.1～0.3μm；所述P型基区5沿x轴方向的尺寸为2～10μm，沿y轴的尺寸即结深为0.3～1μm；所述N型电荷存储层6沿y轴的尺寸即结深为0.5～1μm；所述沟槽栅结构的槽深为0.6～1.8μm；所述屏蔽沟槽结构沿y轴的尺寸即槽深为4～8μm。
实施例2：
本发明提供一种沟槽栅电荷存储型IGBT，其四分之一元胞如图8所示，沿AB线和A'B'线的剖面如图10和图11所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图8；
与实施例1相比，本实施的不同之处在于：在屏蔽沟槽结构的底部引入P型层10，P型层10与屏蔽电极81通过屏蔽电极介质层82连接，除此之外其余结构均与实施例1相同，本实施例中，P型层10的结深为0.5～1μm。作为优选实施方式，所述P型层10向两侧横向延伸至N型电荷存储层6下方的N型漂移区9中，以此来屏蔽N型电荷存储层6中负电荷的影响，并且进一步降低了栅极电容，同时也有助于改善了沟槽底部电场集中，提高了器件的击穿电压和可靠性。
实施例3：
本发明提供一种沟槽栅电荷存储型IGBT，其四分之一元胞如图12所示，沿AB线和A'B'线的剖面如图14和图15所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图12；
与实施例2相比，本实施的不同之处在于：侧墙栅电极71沿z轴自器件一端延伸至另一端，即屏蔽沟槽结构上半部分被沟槽栅结构沿z轴方向截断，除此之外其余结构均与实施例2相同。
本实施例的侧墙栅电极71可以从器件两侧引出，减小了栅极连线，从而降低了寄生效应。
实施例4：
本发明提供一种沟槽栅电荷存储型IGBT，其四分之一元胞如图16所示，沿AB线和A'B'线的剖面如图18和图19所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图16；
本实施例除了使得沟槽栅结构沿z轴方向的延伸深度减小并在器件背部引入贯穿N型场阻止层12和P型集电区13的沟槽集电极结构之外，其余结构均与实施例3相同。
本实施例与实施例3在工艺步骤上交换了沟槽栅结构和屏蔽沟槽结构的制作顺序，本实施例采用先制作沟槽栅结构，然后制作屏蔽沟槽结构沿x轴方向截断沟槽栅结构，并通过刻蚀工艺使得屏蔽沟槽结构的形状与沟槽栅结构的形状相近，使得屏蔽电极81表面与侧墙栅电极71表面的隔离介质层2的表面齐平；此外，引入的沟槽集电极结构包括沟槽集电极111及其周侧的沟槽集电极介质层112，所述沟槽集电极111与金属集电极14等电位，所述沟槽集电极111通过沟槽集电极介质层112与P型集电区13、N型场阻止层12和N型漂移区9相隔离。作为优选实施方式，沟槽集电极介质层112的厚度大于栅介质层72的厚度，这样使得器件在反向阻断状态下的反向电压不仅由P型集电区13和N型场阻止层12形成的反偏PN结来承受，同时与沟槽集电极结构接触的N型场阻止层12表面会形成耗尽层也可以承受部分反向电压，沟槽亦能承受部分反向电压，从而可以大大提高器件的反向击穿电压，提高器件的可靠性，解决了传统结构由于FS层的存在致使器件的反向击穿电压比正向击穿电压低，在交流应用时器件耐压下降的问题。
实施例5：
本实施例以1200V电压等级的沟槽栅电荷存储型IGBT为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
一种沟槽栅电荷存储型IGBT的制作方法，其特征在于，包括如下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N型漂移区9，所选硅片的厚度为300～600μm，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层6，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2；再在N型电荷存储层6上方通过离子注入P型杂质并退火处理制得P型基区5，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100～1150℃，退火时间为10～30分钟，在P型基区5顶层通过离子注入P型杂质并退火处理制得P+体接触区4，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，退火时间为20～30分钟；
步骤3：在硅片表面淀积厚度为700～1000nm的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区9上刻蚀形成第一沟槽，如附图20所示，第一沟槽从器件右端延伸至器件左端，且第一沟槽的深度大于N型电荷存储层6的结深；
步骤4：于1050℃～1150℃的O2气氛下，在所述第一沟槽内壁形成介质层作为屏蔽电极介质层82，如附图21所示；而后于750℃～950℃下，在所述第一沟槽内淀积电极材料形成屏蔽电极81，本实施例采用多晶硅材料作为屏蔽电极材料，第一沟槽内的屏蔽电极81及其周侧的屏蔽电极介质层82形成屏蔽沟槽结构；
步骤5：在P型基区5、屏蔽电极81和屏蔽电极介质层82上表面覆盖一层低应力氮化物(Nitride)，如附图22所示；
步骤6：在硅片表面淀积厚度为700～1000nm的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区9上刻蚀形成第二沟槽，如附图23所示，第二沟槽从器件的前端延伸至屏蔽电极介质层82，第二沟槽与第一沟槽空间上相互垂直且互不连通，二者通过屏蔽电极介质层82相连；所述第二沟槽的深度小于N型电荷存储层6的结深；
步骤7：于1050℃～1150℃的O2气氛下，在所述第二沟槽内壁形成介质层作为栅介质层72，如附图24所示；而后于750℃～950℃下，在所述第二沟槽内淀积电极材料作为栅电极71，本实施例采用多晶硅材料作为栅电极材料，如附图25所示；通过各向异性多晶硅回蚀工艺形成侧墙栅电极71，如附图26所示，侧墙栅电极71及其周侧的栅介质层72形成沟槽栅结构；
步骤8：在器件表面淀积介质层，并采用光刻、刻蚀工艺，在侧面栅电极71表面形成隔离介质层2，如附图27所示；
步骤9：通过H3PO4湿法腐蚀剥离表面覆盖的低应力氮化物(Nitride)层；通过光刻、离子注入工艺，在P型基区5顶层分别注入N型杂质和P型杂质，离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟，制得相互接触且并列设置的N+发射区3和P+发射区4；如附图28所示，所述N+发射区3右侧沿器件顶层横向方向与栅介质层72相连，背面侧沿器件顶层纵向方向与屏蔽电极介质层82相连；所述P+发射区4的背面侧沿器件纵向方向与屏蔽电极介质层82相连；
步骤10：在器件表面淀积金属，并采用光刻、刻蚀工艺，在隔离介质层2、N+发射区3、P+发射区4和屏蔽电极81和屏蔽电极介质层82上表面形成发射极金属1，如附图29所示；
步骤11：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层12，N型场阻止层12的厚度为15～30微米，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200～1250℃，时间为300～600分钟；在N型场阻止层12背面注入P型杂质形成P型集电区13，注入能量为40～60keV，注入剂量为1012～1013个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；背面淀积金属形成集电极金属14，如附图30所示至此完成器件的制备。
进一步地，可以交换步骤2和步骤3的顺序，即先形成屏蔽沟槽结构的步骤后再形成第一导电类型半导体基区(5)及第二导电类型半导体电荷存储层(6)。
进一步地，可以将步骤9放在步骤5之前，即离子注入形成N+发射区3和P+发射区4后再覆盖低应力氮化物(Nitride)，然后形成沟槽栅结构。
进一步地，在步骤2中增加P型离子注入工艺，在屏蔽沟槽结构底部形成P型层10，所述P型层10向两侧横向延伸至N型电荷存储层6下方的N-漂移区9中即可形成实施例2所述结构。
进一步地，如附图31～37所示，可以通过改变挖槽方式使得沟槽栅结构沿器件顶层从器件一端延伸至器件另一端阻断屏蔽沟槽结构沿器件顶层的延伸，即屏蔽沟槽结构上半部分被沟槽栅结构沿z轴方向截断，此时屏蔽沟槽结构和沟槽栅结构通过栅介质层72隔离，即可形成实施例3所述结构。
进一步地，如附图38～48所示，通过调整制作沟槽栅结构和制作屏蔽沟槽结构的工艺顺序，先制作沟槽栅结构然后制作阻断沟槽栅结构的屏蔽沟槽结构，并通过刻蚀工艺使得屏蔽沟槽结构的形状与沟槽栅结构的形状相近；此外，如附图49～52所示，步骤11中增加刻蚀、氧化和淀积工艺，在器件背面形成贯穿N型场阻止层12和P型集电区13的沟槽集电极结构，并使得沟槽集电极电极111与集电极金属14等电位，沟槽集电极介质层112的厚度大于栅介质层72的厚度，即可形成实施4所述结构。
进一步地，本发明步骤11中N型场阻止层12的制备可在制备器件的正面结构之前进行制备；或可直接选用具有N型场阻止层12和N型漂移区9的双层外延材料作为工艺起始的硅片材料。
进一步地，本发明工艺步骤11中N型场阻止层12的制备亦可省略。
进一步地，器件所用半导体材料为Si、SiC、GaAs和GaN中任意一种或者多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
进一步地，沟槽内的栅电极为多晶硅、SiC、GaAs和GaN中任意一种或者多种，各部分可采用同种材料或者不同种材料相组合。
以上为本发明的优选实施例，通过上述说明内容，本领域技术人员能够在不偏离本发明技术思想的范围内，进行多种多样的变更以及修改。因此本发明的技术性范围并不局限于说明书的内容，凡依本发明申请专利范围所作的均等变化与修饰，皆应属于本发明的涵盖范围。
Claims (10)
1.一种沟槽栅电荷存储型IGBT，其四分之一元胞结构包括：自下而上依次层叠设置的集电极金属(14)、第一导电类型半导体集电区(13)、第二导电类型半导体漂移区(9)和发射极金属(1)；所述第二导电类型半导体漂移区(9)顶层分别具有第二导电类型半导体电荷存储层(6)、第一导电类型半导体基区(5)、第一导电类型半导体发射区(4)和第二导电类型半导体发射区(3)；所述第一导电类型半导体基区(5)位于第二导电类型半导体电荷存储层(6)的顶层；第一导电类型半导体发射区(4)和第二导电类型半导体发射区(3)相互独立且并列位于第一导电类型半导体基区(5)的顶层，其特征在于：所述第一导电类型半导体漂移区(9)的顶层还具有沟槽栅结构和屏蔽沟槽结构；所述沟槽栅结构包括侧墙栅电极(71)及其周侧的栅介质层(72)，所述侧墙栅电极(71)向下穿过第二导电类型半导体发射区(3)和第一导电类型半导体基区(5)进入第二导电类型半导体电荷存储层(6)中，即侧墙栅电极(71)沿器件垂直方向延伸的深度小于第二导电类型半导体电荷存储层(6)的结深，侧墙栅电极(71)与第二导电类型半导体发射区(3)、第一导电类型半导体基区(5)和第二导电类型半导体电荷存储层(6)之间通过栅介质层(72)相连，所述沟槽栅结构沿第二导电类型半导体电荷存储层(6)顶层延伸的宽度大于第一导电类型半导体发射区(4)和第二导电类型半导体发射区(3)二者在第一导电类型半导体基区(5)顶层延伸的宽度，侧墙栅电极(71)的表面具有隔离介质层(2)；所述屏蔽沟槽结构包括屏蔽电极(81)及其周侧的屏蔽电极介质层(82)，所述屏蔽沟槽结构与所述沟槽栅结构沿器件顶层延伸的方向不一致，所述屏蔽电极(81)向下穿过第二导电类型半导体发射区(3)、第一导电类型半导体发射区(4)、第一导电类型半导体基区(5)和第二导电类型半导体电荷存储层(6)进入第二导电类型半导体漂移区(9)中，即屏蔽电极(81)沿器件垂直方向延伸的深度大于第二导电类型半导体电荷存储层(6)的结深，屏蔽电极(81)与第二导电类型半导体发射区(3)、第一导电类型半导体发射区(4)、第一导电类型半导体基区(5)、第二导电类型半导体电荷存储层(6)和第二导电类型半导体漂移区(9)之间通过屏蔽电极介质层(82)相连，屏蔽电极(81)与侧墙栅电极(71)通过栅介质层(72)或者屏蔽电极介质层(82)相连；隔离介质层(2)、屏蔽沟槽结构、第二导电类型半导体发射区(3)和第一导电类型半导体发射区(4)的上表面与发射极金属(1)相连，屏蔽电极(81)与发射极金属(1)等电位。
2.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，则侧墙栅电极(71)沿x轴或z轴自器件一端延伸至另一端，屏蔽电极(81)沿z轴或者x轴自器件一端延伸至侧墙栅电极(71)侧面的栅介质层(72)，侧墙栅电极(71)与屏蔽电极(81)的延伸方向不一致。
3.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，则屏蔽电极(81)沿x轴或z轴自器件一端延伸至另一端，侧墙栅电极(71)沿z轴或者x轴自器件一端延伸至屏蔽电极(81)侧面的屏蔽电极介质层(82)，屏蔽电极(81)与侧墙栅电极(71)的延伸方向不一致。
4.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，屏蔽电极(81)沿z轴方向的宽度大于栅电极(71)沿x轴方向的宽度。
5.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：所述屏蔽沟槽结构下方还具有第一导电类型半导体层(10)，第一导电类型半导体层(10)横向延伸至第二导电类型半导体电荷存储层(6)下方的第二导电类型半导体漂移区(9)中。
6.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：第一导电类型半导体集电区(13)和第二导电类型半导体漂移区(9)之间还具有第二导电类型半导体场阻层(12)。
7.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：器件背部还具有贯穿第一导电类型半导体集电区(13)和第二导电类型半导体场阻止层(12)进入第二导电类型半导体漂移区(9)中的沟槽集电极结构。
8.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
9.根据权利要求1所述的一种沟槽栅电荷存储型IGBT的制作方法，其特征在于：其特征在于，包括如下步骤：
步骤一：制作第二导电类型半导体漂移区(9)；
步骤二：通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在第二导电类型半导体漂移区(9)的正面制作第二导电类型半导体电荷存储层(6)及位于第二导电类型半导体电荷存储层(6)顶层的第一导电类型半导体基区(5)；
步骤三：通过光刻、刻蚀、热氧化、淀积工艺，在第二导电类型半导体电荷存储层(6)上刻蚀形成第一沟槽，所述第一沟槽的深度大于第二导电类型半导体电荷存储层(6)的结深且沿器件顶层横向方向延伸；在第一沟槽内壁形成屏蔽电极介质层(82)，然后在沟槽内淀积屏蔽电极材料形成屏蔽电极(81)，所述屏蔽电极(81)及其周侧的屏蔽电极介质层(82)形成屏蔽沟槽结构；
步骤四：在第一导电类型半导体基区(5)、屏蔽电极(81)和屏蔽电极介质层(82)上表面形成低应力氮化物层；
步骤五：通过光刻、刻蚀、热氧化、淀积工艺，在第二导电类型半导体电荷存储层(6)上刻蚀形成第二沟槽，所述第二沟槽的深度小于第二导电类型半导体电荷存储层(6)的结深且沿器件顶层纵向方向延伸，所述第二沟槽与所述第一沟槽互不相通；在第二沟槽内壁形成栅介质层(72)，然后在第二沟槽内淀积栅电极材料，并通过各向异性多晶硅回蚀工艺形成侧墙栅电极(71)，所述侧墙栅电极(71)与周侧的栅介质层(72)形成沟槽栅结构；
步骤六：通过热氧化工艺，在侧墙栅电极(71)表面形成隔离介质层(2)；
步骤七：剥离表面覆盖的低应力氮化物层，通过光刻、刻蚀、离子注入和高温退火工艺，在第一导电类型半导体基区(5)的顶层制作相互独立且并列设置的第一导电类型半导体发射区(4)和第二导电类型半导体发射区(3)，所述第二导电类型半导体发射区(3)一侧沿器件顶层横向方向通过栅介质层(72)与侧墙栅电极(71)相连，其另一侧沿器件顶层纵向方向通过屏蔽电极介质层(82)与屏蔽电极(81)相连，所述第一导电类型半导体发射区(4)一侧沿器件顶层纵向方向通过屏蔽电极介质层(82)与屏蔽电极(81)相连；
步骤八：表面淀积金属，通过光刻、刻蚀工艺在隔离介质层(2)、第二导电类型半导体发射区(3)、第一导电类型半导体发射区(4)、屏蔽电极(81)和屏蔽电极介质层(82)上形成发射极金属(1)；
步骤九：翻转半导体器件，减薄半导体的厚度，通过离子注入和高温退火工艺，在第二导电类型半导体漂移区(9)的背面注入第一导电类型杂质形成第一导电类型半导体集电区(13)；
步骤十：背面淀积金属，在第一导电类型半导体集电区(13)上形成集电极金属(14)；至此制得沟槽栅电荷存储型IGBT器件。
10.根据权利要求1所述的一种沟槽栅电荷存储型IGBT的制作方法，其特征在于：第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
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