CN108597454A - 一种移位寄存器及其驱动方法、扫描驱动电路和显示装置 - Google Patents

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Abstract

本发明实施例提供一种移位寄存器及其驱动方法、扫描驱动电路和显示装置，涉及显示技术领域。该移位寄存器的第一节点控制模块根据输入信号和第二时钟信号，控制第一节点的电平；第二节点控制模块根据输入信号、第一时钟信号、第二时钟信号、低电平信号和高电平信号，控制第二节点的电平，其中，第三节点的电平控制第一时钟信号写入第四节点，第一时钟信号控制第四节点的电平写入第二节点，且在第四节点变为低电平时，拉低第三节点的低电平；输出控制模块用于根据第一节点的电平、第二节点的电平和第二时钟信号，使输出端输出高电平或者低电平。本发明的技术方案能够为第二节点提供较低的低电平，有助于维持移位寄存器的正常输出。

Description

一种移位寄存器及其驱动方法、扫描驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、扫描驱动电路和显示装置。
背景技术
随着平面显示器技术的蓬勃发展，有机发光显示装置(Organic Light EmittingDisplay，简称OLED)由于其具有自发光、高亮度、广视角、快速反应等优良特性，应用越来越广泛。
为驱动有机发光显示装置中的有机发光器件发光，有机发光显示面板包括扫描驱动电路，如图1和图2所示，图1为现有技术提供的移位寄存器的电路结构图，图2为现有技术提供的移位寄存器的工作时序仿真图，发明人发现，在阶段P3利用低电平信号端VGL提供的低电平信号为节点N2写入的低电平不够低，容易导致节点N2的电平无法使晶体管T9导通的情况出现，使得移位寄存器的输出有误。
发明内容
本发明实施例提供一种移位寄存器及其驱动方法、扫描驱动电路和显示装置，可以为第二节点提供较低的低电平，有助于维持移位寄存器的正常输出。
第一方面，本发明实施例提供一种移位寄存器，所述移位寄存器包括第一节点控制模块、第二节点控制模块和输出控制模块，其中，
所述第一节点控制模块电连接输入信号端、第二时钟信号端和第一节点，所述第一节点控制模块用于根据输入信号和第二时钟信号，控制所述第一节点的电平；
第二节点控制模块电连接所述输入信号端、第一时钟信号端、所述第二时钟信号端、低电平信号端、高电平信号端和所述第二节点，所述第二节点控制模块用于根据所述输入信号、第一时钟信号、所述第二时钟信号、低电平信号和高电平信号，控制所述第二节点的电平；其中，第三节点的电平控制第一时钟信号写入第四节点，第一时钟信号控制第四节点的电平写入第二节点，且在所述第四节点变为低电平时，拉低所述第三节点的低电平；
输出控制模块电连接所述第一节点、所述第二节点、所述高电平信号端、所述第二时钟信号端和输出端，所述输出控制模块用于根据所述第一节点的电平、所述第二节点的电平和所述第二时钟信号，使所述输出端输出高电平或者低电平。
可选地，所述第二节点控制模块包括第一晶体管、第二晶体管、第三晶体管和第一电容，其中，
所述第一晶体管的控制端电连接所述第二时钟信号端，第一端电连接所述低电平信号端，第二端电连接所述第三节点；
所述第二晶体管的控制端电连接所述第三节点，第一端电连接所述第一时钟信号端，第二端电连接所述第四节点；
所述第三晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述第四节点，第二端电连接所述第二节点；
所述第一电容的第一端电连接所述第三节点，第二端电连接所述第四节点。
可选地，所述第二节点控制模块还包括第四晶体管、第五晶体管和第二电容，其中，
所述第四晶体管的控制端电连接所述输入信号端，第一端电连接所述第三节点，第二端电连接所述第四节点；
所述第五晶体管的控制端电连接所述输入信号端，第一端电连接所述高电平信号端，第二端电连接所述第四节点；
所述第二电容的第一端电连接所述高电平信号端，第二端电连接所述第二节点。
可选地，所述第一节点控制模块还电连接所述第一时钟信号端，所述第一节点控制模块具体用于根据所述第一时钟信号控制所述输入信号写入第五节点，且根据所述第一时钟信号控制所述第五节点的电平写入所述第一节点。
可选地，所述第一节点控制模块包括第六晶体管和第七晶体管，其中，
所述第六晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述输入信号端，第二端电连接所述第五节点；
所述第七晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述第五节点，第二端电连接所述第一节点。
可选地，所述第一节点控制模块还电连接所述第一时钟信号端，所述第一节点控制模块具体用于根据所述第一时钟信号控制所述输入信号写入第五节点，且根据所述第一时钟信号和所述第二时钟信号控制所述第五节点的电平写入所述第一节点。
可选地，所述第一节点控制模块包括第六晶体管、第七晶体管和第八晶体管，其中，
所述第六晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述输入信号端，第二端电连接所述第五节点；
所述第七晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述第五节点，第二端电连接所述第一节点；
所述第八晶体管的控制端电连接所述第二时钟信号端，第一端电连接所述第五节点，第二端电连接所述第一节点。
可选地，所述第一节点控制模块还电连接所述低电平信号端、所述第二节点和所述高电平信号端，所述第一节点控制模块具体用于根据所述输入信号控制所述低电平信号写入所述第一节点，并根据所述第二节点的电平控制所述高电平信号写入所述第一节点。
可选地，所述第一节点控制模块包括第九晶体管和第十晶体管，其中，
所述第九晶体管的控制端电连接所述输入信号端，第一端电连接所述低电平信号端，第二端电连接所述第一节点；
所述第十晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述第一节点。
可选地，所述第一节点控制模块还包括第三电容，所述第三电容的第一端电连接所述输出端，第二端电连接所述第一节点。
可选地，所述输出控制模块包括第十一晶体管和第十二晶体管，其中，
所述第十一晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述输出端；
所述第十二晶体管的控制端电连接所述第一节点，第一端电连接所述第二时钟信号端，第二端电连接所述输出端。
第二方面，本发明实施例提供一种扫描驱动电路，所述扫描驱动电路包括：第一信号线、第二信号线和级联的多级移位寄存器，每级所述移位寄存器为以上任一项所述的移位寄存器；其中，
各奇数级移位寄存器的第一时钟信号端、以及各偶数级移位寄存器的第二时钟信号端均电连接至所述第一信号线；
各奇数级移位寄存器的第二时钟信号端、以及各偶数级移位寄存器的第一时钟信号端均电连接所述第二信号线。
可选地，第n级所述移位寄存器的输入信号端电连接第n-1级所述移位寄存器的扫描信号输出端，n的取值范围为2、3、4、…、N，其中N为所述扫描驱动电路中所述移位寄存器的数量。
第三方面，本发明实施例提供一种显示装置，所述显示装置包括以上所述的扫描驱动电路。
第四方面，本发明实施例提供一种移位寄存器的驱动方法，适用于以上任一项所述的移位寄存器，所述移位寄存器的驱动方法包括：
第一阶段，所述输入信号端提供的输入信号为低电平，所述第一时钟信号端提供的第一时钟信号为低电平，所述第二时钟信号端提供的第二时钟信号为高电平，所述第一节点控制模块为所述第一节点提供低电平，所述第二节点控制模块为所述第二节点提供高电平，为所述第三节点提供高电平，且为所述第四节点提供高电平，所述输出控制模块使所述输出端输出高电平；
第二阶段，所述输入信号端提供的输入信号为高电平，所述第一时钟信号端提供的第一时钟信号为高电平，所述第二时钟信号端提供的第二时钟信号为低电平，所述第一节点控制模块维持所述第一节点在所述第一阶段的低电平，所述第二节点控制模块维持所述第二节点在所述第一阶段的高电平，为所述第三节点提供低电平，且为所述第四节点提供高电平，所述输出控制模块使所述输出端输出低电平；
第三阶段，所述输入信号端提供的输入信号为高电平，所述第一时钟信号端提供的第一时钟信号为低电平，所述第二时钟信号端提供的第二时钟信号为高电平，所述第一节点控制模块为所述第一节点提供高电平，所述第二节点控制模块为所述第二节点提供低电平，为所述第四节点提供低电平，且拉低所述第三节点在所述第二阶段的低电平，所述输出控制模块使所述输出端输出高电平；
第四阶段，所述输入信号端提供的输入信号为高电平，所述第一时钟信号端提供的第一时钟信号为高电平，所述第二时钟信号端提供的第二时钟信号为低电平，所述第一节点控制模块维持所述第一节点在所述第三阶段的高电平，所述第二节点控制模块维持所述第二节点在所述第三阶段的低电平，为所述第三节点提供低电平，且为所述第四节点提供高电平，所述输出控制模块使所述输出端输出高电平。
可选地，所述第一时钟信号的低电平和所述第二时钟信号的低电平，均与所述低电平信号的低电平相同；且，所述第一时钟信号的高电平和所述第二时钟信号的高电平，均与所述高电平信号的高电平相同。
本发明实施例提供一种移位寄存器及其驱动方法、扫描驱动电路和显示装置，该移位寄存器包括第一节点控制模块、第二节点控制模块和输出控制模块；第一节点控制模块用于根据输入信号和第二时钟信号，控制第一节点的电平；第二节点控制模块用于根据输入信号、第一时钟信号、第二时钟信号、低电平信号和高电平信号，控制第二节点的电平；输出控制模块用于根据第一节点的电平和第二节点的电平，使输出端输出高电平或者低电平，其中，第三节点的电平控制第一时钟信号写入第四节点，第一时钟信号控制第四节点的电平写入第二节点，且在第四节点变为低电平时，拉低第三节点的低电平，从而使得与现有技术相比在第三阶段第三节点的低电平更低，第一时钟信号的低电平可以更完全地写入第四节点，使得第四节点的低电平更低，进而使得第四节点的低电平写入第二节点时，第二节点具有更低的低电平，因此，本发明实施例中的移位寄存器可以为第二节点提供较低的低电平，不会出现第二节点的电平无法对输出控制模块进行控制的情况，有助于维持移位寄存器的正常输出。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的移位寄存器的电路结构图；
图2为现有技术提供的移位寄存器的工作时序仿真图；
图3为本发明实施例提供的移位寄存器的电路结构图一；
图4为本发明实施例提供的移位寄存器的电路结构图二；
图5为本发明实施例提供的移位寄存器的电路结构图三；
图6为本发明实施例提供的移位寄存器的工作时序仿真图；
图7为本发明实施例提供的扫描驱动电路的示意图；
图8为本发明实施例提供的扫描驱动电路的工作时序图；
图9为本发明实施例提供的显示装置的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
现有技术提供了一种移位寄存器，如图1所示，该移位寄存器包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容C1、电容C2和电容C3，各晶体管和电容具有如图1所示的电连接关系，且各晶体管均为PMOS晶体管，在控制端为低电平时导通，控制端为高电平时截止。其中，晶体管T7的控制端电连接低电平信号输入端VGL，晶体管T7为常开晶体管(即晶体管T7一直处于导通状态)。
如图2所示，该移位寄存器的工作过程包括以下几个阶段：
在阶段P1，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，由输入信号控制的晶体管T2导通，高电平信号到达节点N3，节点N3为高电平，晶体管T3截止，由第一时钟信号控制的晶体管T4和晶体管T6导通，节点N5为低电平，晶体管T5导通，高电平信号到达节点N2，节点N2为高电平，节点N2的高电平经晶体管T4到达节点N4，节点N4为高电平，输入信号经晶体管T6和晶体管T7到达节点N1，节点N1为低电平，由第二时钟信号控制的晶体管T1截止，节点N1的低电平使晶体管T8导通，节点N2的高电平使晶体管T9截止，扫描信号输出端OUT输出第二时钟信号的高电平。
在阶段P2，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，由输入信号控制的晶体管T2截止，由第一时钟信号控制的晶体管T4和晶体管T6截止，由第二时钟信号控制的晶体管T1导通，低电平信号到达节点N3，节点N3为低电平，晶体管T3导通，低电平信号到达节点N4，节点N4为低电平，电容C3使节点N1维持阶段P1的低电平，节点N1的低电平经晶体管T7到达节点N5，节点N5为低电平，晶体管T5导通，高电平信号到达节点N2，节点N2为高电平，节点N1的低电平使晶体管T8导通，节点N2的高电平使晶体管T9截止，扫描信号输出端OUT输出第二时钟信号的低电平，扫描信号输出端OUT通过电容C3的耦合，进一步拉低节点N1的低电平。
在阶段P3，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，由输入信号控制的晶体管T2截止，由第一时钟信号控制的晶体管T4和晶体管T6导通，输入信号到达节点N5，节点N5为高电平，晶体管T5截止，节点N5的高电平经晶体管T7到达节点N1，节点N1为高电平，由第二时钟信号控制的晶体管T1截止，电容C1使节点N3维持阶段P2的低电平，晶体管T3导通，低电平信号经晶体管T3到达节点N4，节点N4为低电平，节点N4的低电平经晶体管T4到达节点N2，节点N2为低电平，节点N1的高电平使晶体管T8截止，节点N2的低电平使晶体管T9导通，扫描信号输出端OUT输出高电平信号的高电平。
在阶段P4，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，由输入信号控制的晶体管T2截止，由第一时钟信号控制的晶体管T4和晶体管T6截止，由第二时钟信号控制的晶体管T1导通，低电平信号到达节点N3，节点N3为低电平，晶体管T3导通，低电平信号到达节点N4，节点N4为低电平，电容C3使节点N1维持阶段P3的高电平，节点N1的高电平经晶体管T7到达节点N5，节点N5为高电平，晶体管T5截止，电容C2使节点N2维持阶段P3的低电平，节点N1的高电平使晶体管T8截止，节点N2的低电平使晶体管T9导通，扫描信号输出端OUT输出高电平信号的高电平。
需要说明的是，在仿真过程中，输入信号端IN提供的输入信号的高电平为8.00000V，低电平为-7.00000V，第一时钟信号端CK提供的第一时钟信号的高电平为8.00000V，低电平为-7.00000V，第二时钟信号端XCK提供的第二时钟信号的高电平为8.00000V，低电平为-7.00000V，高电平信号端VGH提供的高电平信号的高电平为8.00000V，低电平信号端VGL提供的低电平信号的低电平为-7.00000V。
发明人发现，在阶段P3内将节点N2的电平写低的过程中，由于晶体管T1和晶体管T3均为PMOS晶体管，其在传输低电平时有阈值损耗，使得低电平信号端VGL提供的低电平信号无法完全传输至节点N2，节点N2的低电平不够低，以上述的仿真过程中的各信号的高电平和低电平为例，在晶体管T1和晶体管T3的阈值电压均为-2V时，最后提供给节点N2的低电平仅为-2.66812V，若在使用过程中晶体管T1和晶体管T3的阈值电压发生偏移使得节点N2的电平升高，则会出现节点N2的电平无法使晶体管T9导通的情况，使得移位寄存器的输出有误。
为了解决现有技术中的上述问题，本发明实施例提供一种移位寄存器，如图3、图4、图5和图6所示，图3为本发明实施例提供的移位寄存器的电路结构图一，图4为本发明实施例提供的移位寄存器的电路结构图二，图5为本发明实施例提供的移位寄存器的电路结构图三，图6为本发明实施例提供的移位寄存器的工作时序仿真图，移位寄存器包括第一节点控制模块1、第二节点控制模块2和输出控制模块3，其中，
第一节点控制模块1电连接输入信号端IN、第二时钟信号端XCK和第一节点N1，第一节点控制模块1用于根据输入信号和第二时钟信号，控制第一节点N1的电平；
第二节点控制模块2电连接输入信号端IN、第一时钟信号端CK、第二时钟信号端XCK、低电平信号端VGL、高电平信号端VGH和第二节点N2，第二节点控制模块2用于根据输入信号、第一时钟信号、第二时钟信号、低电平信号和高电平信号，控制第二节点N2的电平；其中，第三节点N3的电平控制第一时钟信号写入第四节点N4，第一时钟信号控制第四节点N4的电平写入第二节点N2，且在第四节点N4变为低电平时，拉低第三节点N3的低电平；
输出控制模块3电连接第一节点N1、第二节点N2、高电平信号端VGH、第二时钟信号端XCK和输出端OUT，输出控制模块3用于根据第一节点N1的电平、第二节点N2的电平和第二时钟信号，使输出端OUT输出高电平或者低电平。
由于第三节点N3的电平控制第一时钟信号写入第四节点N4，第一时钟信号控制第四节点N4的电平写入第二节点N2，且在第四节点N4变为低电平时，拉低第三节点N3的低电平，从而使得与现有技术相比在第三阶段第三节点N3的低电平更低，第一时钟信号的低电平可以更完全地写入第四节点N4，使得第四节点N4的低电平更低，进而使得第四节点N4的低电平写入第二节点N2时，第二节点N2具有更低的低电平，因此，本发明实施例中的移位寄存器可以为第二节点N2提供较低的低电平，不会出现第二节点N2的电平无法对输出控制模块3进行控制的情况，有助于维持移位寄存器的正常输出。
可选地，第一节点控制模块1具体用于：在第一阶段P1，根据输入信号的低电平、第一时钟信号的低电平和第二时钟信号的高电平，为第一节点N1提供低电平；在第二阶段P2，根据输入信号的高电平、第一时钟信号的高电平和第二时钟信号的低电平，维持第一节点N1在第一阶段P1的低电平；在第三阶段P3，根据输入信号的高电平、第一时钟信号的低电平和第二时钟信号的高电平，为第一节点N1提供高电平；在第四阶段P4，根据输入信号的高电平、第一时钟信号的高电平和第二时钟信号的低电平，维持第一节点N1在第三阶段P3的高电平。
可选地，第二节点控制模块2具体用于：在第一阶段P1，根据输入信号的低电平、第一时钟信号的低电平和第二时钟信号的高电平，为第二节点N2提供高电平，为第三节点N3提供高电平，且为第四节点N4提供高电平；在第二阶段P2，根据输入信号的高电平、第一时钟信号的高电平和第二时钟信号的低电平，维持第二节点N2在第一阶段P1的高电平，为第三节点N3提供低电平，且为第四节点N4提供高电平；在第三阶段P3，根据输入信号的高电平、第一时钟信号的低电平和第二时钟信号的高电平，为第二节点N2提供低电平，为第四节点N4提供低电平，且拉低第三节点N3在第二阶段P2的低电平；在第四阶段P4，根据输入信号的高电平、第一时钟信号的高电平和第二时钟信号的低电平，维持第二节点N2在第三阶段P3的低电平，为第三节点N3提供低电平，且为第四节点N4提供高电平。
可选地，输出控制模块3具体用于：在第一阶段P1，根据第一节点N1的低电平、第二节点N2的高电平和第二时钟信号的高电平，使输出端OUT输出高电平；在第二阶段P2，根据第一节点N1的低电平、第二节点N2的高电平和第二时钟信号的低电平，使输出端OUT输出低电平；在第三阶段P3，根据第一节点N1的高电平、第二节点N2的低电平和第二时钟信号的高电平，使输出端OUT输出高电平；在第四阶段P4，根据第一节点N1的高电平、第二节点N2的低电平和第二时钟信号的低电平，使输出端OUT输出高电平。
需要说明的是，本发明实施例中虽未特别说明，但必然高电平信号端VGH在第一阶段P1至第四阶段P4均提供高电平信号，低电平信号端VGL在第一阶段P1至第四阶段P4均提供低电平信号。另外，上述第一时钟信号和第二时钟信号具有相同的频率，且二者的使能电平之间无交叠，非使能电平可以有交叠也可以无交叠，在图3、图4、图5和图6所示的例子中，第一时钟信号和第二时钟信号的使能电平均为低电平，非使能电平均为高电平，第一时钟信号和第二时钟信号的低电平无交叠，高电平也无交叠。
为了便于本领域技术人员更好地理解和实现上述移位寄存器的有益效果，本发明实施例提供一种针对以上所述的移位寄存器的驱动方法，请参照图3、图4、图5和图6，该驱动方法包括：
第一阶段P1，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，第一节点控制模块1为第一节点N1提供低电平，第二节点控制模块2为第二节点N2提供高电平，为第三节点N3提供高电平，且为第四节点N4提供高电平，输出控制模块3使所述输出端OUT输出高电平；
第二阶段P2，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，第一节点控制模块1维持第一节点N1在第一阶段的低电平，第二节点控制模块2维持第二节点N2在所述第一阶段的高电平，为第三节点N3提供低电平，且为第四节点N4提供高电平，输出控制模块3使输出端OUT输出低电平；
第三阶段P3，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，第一节点控制模块1为第一节点N1提供高电平，所述第二节点控制模块2为第二节点N2提供低电平，为第四节点N4提供低电平，且拉低第三节点N3在第二阶段的低电平，输出控制模块3使输出端OUT输出高电平；
第四阶段P4，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，第一节点控制模块1维持第一节点N1在第三阶段的高电平，第二节点控制模块2维持第二节点N2在第三阶段的低电平，为第三节点N3提供低电平，且为第四节点N4提供高电平，输出控制模块3使输出端OUT输出高电平。
可选地，第一时钟信号的低电平和第二时钟信号的低电平，均与低电平信号的低电平相同；且，第一时钟信号的高电平和第二时钟信号的高电平，均与高电平信号的高电平相同，从而使得通过同一条信号线即可同时为第一时钟信号和第二时钟信号提供低电平，且提供低电平信号，通过同一条信号线即可同时为第一时钟信号和第二时钟信号提供高电平，且提供高电平信号，有助于简化包括上述移位寄存器的扫描驱动电路的驱动方法，并简化显示装置的结构。
下面本发明实施例结合图3、图4和图5对移位寄存器的第一节点控制模块1、第二节点控制模块2和输出控制模块3的具体电路结构进行举例说明。需要说明的是，以下描述内容同时适用于本发明实施例中的移位寄存器及其驱动方法。
可选地，如图3、图4和图5所示，第二节点控制模块2包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第一电容C1，其中，第一晶体管M1的控制端电连接第二时钟信号端XCK，第一端电连接低电平信号端VGL，第二端电连接第三节点N3；第二晶体管M2的控制端电连接第三节点N3，第一端电连接第一时钟信号端CK，第二端电连接第四节点N4；第三晶体管M3的控制端电连接第一时钟信号端CK，第一端电连接第四节点N4，第二端电连接第二节点N2；第一电容C1的第一端电连接第三节点N3，第二端电连接第四节点N4。
第一晶体管M1用于在响应于第二时钟信号导通时，将低电平信号提供至第三节点N3；第二晶体管M2用于在响应于第三节点N3的电平导通时，将第一时钟信号提供至第四节点N4；第三晶体管M3用于在响应于第一时钟信号导通时，将第四节点N4的电平提供至第二节点N2或者将第二节点N2的电平提供至第四节点N4；第一电容C1用于维持第三节点N3的电平，且在第四节点N4由高电平变为低电平时，通过耦合作用拉低第三节点N3的电平。
本发明实施例中上述第一晶体管M1、第二晶体管M2和第三晶体管M3均为PMOS晶体管，PMOS晶体管的控制端为低电平时导通，控制端为高电平时截止。如无特殊说明，本发明实施例中后续提及的晶体管均以PMOS晶体管为例进行说明。
本发明实施例中，具有如上所述的电路结构的第二节点控制模块2将第二节点N2写低的具体过程包括：如图6所示，在第二阶段P2，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，由第二时钟信号控制的第一晶体管M1导通，低电平信号经第一晶体管M1到达第三节点N3，第三节点N3为低电平，第二晶体管M2导通，第一时钟信号经第二晶体管M2到达第四节点N4，第四节点N4为高电平，由第一时钟信号控制的第三晶体管M3截止；在第三阶段P3，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，由第二时钟信号控制的第一晶体管M1截止，第一电容C1使第三节点N3维持在第二阶段P2的低电平，第二晶体管M2导通，第一时钟信号经第二晶体管M2到达第四节点N4，第四节点N4由第二阶段P2的高电平变为低电平，在第一电容C1的耦合作用下，拉低第三节点N3的低电平，由第一时钟信号控制的第三晶体管M3导通，第四节点N4的低电平经第三晶体管M3到达第二节点N2，第二节点N2为低电平。
由于在第三阶段P3中，在第一电容C1的耦合作用下，拉低第三节点N3的低电平，可以使第三节点N3的低电平更低，第二晶体管M2导通更完全，第一时钟信号的低电平可以更完全地到达第四节点N4，从而有效保证第四节点N4具有较低的低电平，进而使得第四节点N4的低电平经第三晶体管M3到达第二节点N2时，第二节点N2可以有较低的低电平，即使在使用过程中晶体管的阈值电压发生偏移使得第二节点N2的电平升高，也不会出现第二节点N2的电平无法对输出控制模块3进行控制的情况，有助于维持移位寄存器的正常输出。
可选地，如图3、图4和图5所示，第二节点控制模块2还包括第四晶体管M4、第五晶体管M5和第二电容C2，其中，第四晶体管M4的控制端电连接输入信号端IN，第一端电连接第三节点N3，第二端电连接第四节点N4；第五晶体管M5的控制端电连接输入信号端IN，第一端电连接高电平信号端VGH，第二端电连接第四节点N4；第二电容C2的第一端电连接高电平信号端VGH，第二端电连接第二节点N2。
第四晶体管M4用于响应于输入信号导通时，将第三节点N3的电平提供至第四节点N4，或者将第四节点N4的电平提供至第三节点N3；第五晶体管M5用于响应于输入信号导通时，将高电平信号提供至第四节点N4；第二电容C2用于维持第二节点N2的电平。
本发明实施例中第一节点控制模块1的具体电路结构可以有多种，下面本发明实施例进行举例说明：
在第一个例子中，如图3所示，第一节点控制模块1还电连接第一时钟信号端CK，第一节点控制模块1具体用于根据第一时钟信号控制输入信号写入第五节点N5，且根据第一时钟信号控制第五节点N5的电平写入第一节点N1。
可选地，如图3所示，第一节点控制模块1包括第六晶体管M6和第七晶体管M7，其中，第六晶体管M6的控制端电连接第一时钟信号端CK，第一端电连接输入信号端IN，第二端电连接第五节点N5；第七晶体管M7的控制端电连接第一时钟信号端CK，第一端电连接第五节点N5，第二端电连接第一节点N1。
第六晶体管M6用于响应于第一时钟信号导通时，将输入信号提供至第五节点N5；第七晶体管M7用于响应于第一时钟信号导通时，将第五节点N5的电平提供至第一节点N1，或者将第一节点N1的电平提供至第五节点N5。
由之前所述可知，本发明实施例中的晶体管均可为PMOS晶体管，当然第七晶体管M7为PMOS晶体管，其在传输低电平时有损失，因此，当输入信号为高电平，且第一节点N1的低电平较低时，第一节点N1的低电平经第七晶体管M7到达第五节点N5后，第五节点N5的低电平会比第一节点N1的低电平高(即绝对值小)，进而可以减小第六晶体管M6的第一端和第二端之间的跨压，有助于保护第六晶体管M6，防止第六晶体管M6击穿。假设第七晶体管M7的阈值电压为-2V，输入信号的高电平为8.00000V，在第二阶段P2第一节点N1的低电平为-19.53447V，该低电平经第七晶体管M7传输至第五节点N5，第五节点N5的低电平为-17.53447V，此时，第六晶体管M6的第一端的电平(即输入信号的电平)为8.00000V，第二端的电平(即第五节点N5的低电平)为-17.53447V，第六晶体管M6的第一端和第二端之间的跨压为25.53447V，若不设置第七晶体管M7，则该跨压为27.53447V。
在第二个例子中，如图4所示，第一节点控制模块1还电连接第一时钟信号端CK，第一节点控制模块1具体用于根据第一时钟信号控制输入信号写入第五节点N5，且根据第一时钟信号和第二时钟信号控制第五节点N5的电平写入第一节点N1。
可选地，如图4所示，第一节点控制模块1包括第六晶体管M6、第七晶体管M7和第八晶体管M8；其中，第六晶体管M6的控制端电连接第一时钟信号端CK，第一端电连接输入信号端IN，第二端电连接第五节点N5；第七晶体管M7的控制端电连接第一时钟信号端CK，第一端电连接第五节点N5，第二端电连接第一节点N1；第八晶体管M8的控制端电连接第二时钟信号端XCK，第一端电连接第五节点N5，第二端电连接第一节点N1。
第六晶体管M6用于响应于第一时钟信号导通时，将输入信号提供至第五节点N5；第七晶体管M7用于响应于第一时钟信号导通时，将第五节点N5的电平提供至第一节点N1，或者将第一节点N1的电平提供至第五节点N5；第八晶体管M8用于响应于第二时钟信号导通时，将第五节点N5的电平提供至第一节点N1，或者将第一节点N1的电平提供至第五节点N5。
类似地，第七晶体管M7和第八晶体管M8均为PMOS晶体管，其一个由第一时钟信号控制，另一个由第二时钟信号控制，第一时钟信号和第二时钟信号的低电平无交叠，高电平也无交叠，因此，任何时刻第一节点N1和第五节点N5之间一直有一个导通的PMOS晶体管，进而有助于减小第六晶体管M6的第一端和第二端之间的跨压，保护第六晶体管M6，防止第六晶体管M6击穿。
在第三个例子中，第一节点控制模块1还电连接低电平信号端VGL、第二节点N2和高电平信号端VGH，第一节点控制模块1具体用于根据输入信号控制低电平信号写入第一节点N1，并根据第二节点N2的电平控制高电平信号写入第一节点N1。
可选地，第一节点控制模块1包括第九晶体管M9和第十晶体管M10，其中，第九晶体管M9的控制端电连接输入信号端IN，第一端电连接低电平信号端VGL，第二端电连接第一节点N1；第十晶体管M10的控制端电连接第二节点N2，第一端电连接高电平信号端VGH，第二端电连接第一节点N1。
第九晶体管M9用于响应于输入信号导通时，将低电平信号提供至第一节点N1；第十晶体管M10用于响应于第二节点N2的电平导通时，将高电平信号提供至第一节点N1。
此时，第九晶体管M9的第一端和第二端之间的跨压为第一节点N1的电平与低电平信号的低电平之间的差值，且低电平信号的低电平恒定，即使第一节点N1的电平为很低的低电平，也不会使得该差值过大，从而可以保护第九晶体管M9，防止第九晶体管M9击穿。假设低电平信号的低电平为-7.00000V，当第一节点N1的低电平低至-19.53447V时，第九晶体管M9的第一端的电平(即低电平信号的低电平)为-7.00000V，第二端的电平(即第一节点N1的低电平)为-19.53447V，第九晶体管M9的第一端和第二端之间的跨压仅为12.53447V。
可选地，如图3、图4和图5所示，第一节点控制模块1还包括第三电容C3，第三电容C3的第一端电连接输出端OUT，第二端电连接第一节点N1，使得在第二阶段P2，输出端OUT输出低电平时，在第三电容C3的耦合作用下，第一节点N1的低电平更低，可以更有效地对输出控制模块3进行控制，使移位寄存器的输出效果更好。
可选地，如图3、图4和图5所示，输出控制模块3包括第十一晶体管M11和第十二晶体管M12；其中，第十一晶体管M11的控制端电连接第二节点N2，第一端电连接高电平信号端VGH，第二端电连接输出端OUT；第十二晶体管M12的控制端电连接第一节点N1，第一端电连接第二时钟信号端XCK，第二端电连接输出端OUT。
第十一晶体管M11用于响应于第二节点N2的电平导通时，将高电平信号提供至输出端OUT；第十二晶体管M12用于响应于第一节点N1的电平导通时，将第二时钟信号提供至输出端OUT。
示例性地，本发明实施例中，第一电容C1和第二电容C2的电容量为100F，第三电容C3的电容量为150F；第一晶体管M1～第十二晶体管M12的沟道的宽长比均为8:4。
下面本发明实施例以移位寄存器具有图3所示的电路结构为例，结合图6所示的移位寄存器的工作时序，对移位寄存器在各个阶段中，各个晶体管和电容的具体工作状态进行详细说明。
第一阶段P1，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，由输入信号控制的第四晶体管M4和第五晶体管M5导通，高电平信号经第四晶体管M4和第五晶体管M5到达第三节点N3，第三节点N3为高电平，第二晶体管M2截止，且高电平信号经第五晶体管M5到达第四节点N4，第四节点N4为高电平，由第一时钟信号控制的第三晶体管M3、第六晶体管M6和第七晶体管M7均导通，第四节点N4的高电平经第三晶体管M3到达第二节点N2，第二节点N2为高电平，输入信号经第六晶体管M6到达第五节点N5，第五节点N5为低电平，第五节点N5的低电平经第七晶体管M7到达第一节点N1，第一节点N1为低电平，由第二时钟信号控制的第一晶体管M1截止，第一节点N1的低电平使第十二晶体管M12导通，第二节点N2的高电平使第十一晶体管M11截止，第二时钟信号经第十二晶体管M12到达输出端OUT，输出端OUT输出高电平。
第二阶段P2，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，由输入信号控制的第四晶体管M4和第五晶体管M5截止，由第一时钟信号控制的第三晶体管M3、第六晶体管M6和第七晶体管M7均截止，第三电容C3维持第一节点N1在第一阶段P1的低电平，第二电容C2维持第二节点N2在第一阶段P1的高电平，第五节点N5悬浮，由第二时钟信号控制的第一晶体管M1导通，低电平信号经第一晶体管M1到达第三节点N3，第三节点N3为低电平，第二晶体管M2导通，第一时钟信号经第二晶体管M2到达第四节点N4，第四节点N4为高电平，第一节点N1的低电平使第十二晶体管M12导通，第二节点N2的高电平使第十一晶体管M11截止，第二时钟信号经第十二晶体管M12到达输出端OUT，输出端OUT输出低电平，在第三电容C3的耦合作用下，第一节点N1的电平更低。
第三阶段P3，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，由输入信号控制的第四晶体管M4和第五晶体管M5截止，由第二时钟信号控制的第一晶体管M1截止，第一电容C1维持第三节点N3在第二阶段P2的低电平，第二晶体管M2导通，第一时钟信号经第二晶体管M2到达第四节点N4，第四节点N4由第二阶段P2的高电平变为低电平，第一电容C1的耦合作用使第三节点N3的低电平更低，由第一时钟信号控制的第三晶体管M3、第六晶体管M6和第七晶体管M7均导通，第四节点N4的低电平经第三晶体管M3到达第二节点N2，第二节点N2为低电平，输入信号经第六晶体管M6到达第五节点N5，第五节点N5为高电平，第五节点N5的高电平经第七晶体管M7到达第一节点N1，第一节点N1为高电平，第一节点N1的高电平使第十二晶体管M12截止，第二节点N2的低电平使第十一晶体管M11导通，高电平信号经第十一晶体管M11到达输出端OUT，输出端OUT输出高电平。
第四阶段P4，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，由输入信号控制的第四晶体管M4和第五晶体管M5截止，由第一时钟信号控制的第三晶体管M3、第六晶体管M6和第七晶体管M7均截止，第三电容C3维持第一节点N1在第三阶段P3的高电平，第二电容C2维持第二节点N2在第三阶段P2的低电平，第五节点N5悬浮，由第二时钟信号控制的第一晶体管M1导通，低电平信号经第一晶体管M1到达第三节点N3，第三节点N3为低电平，第二晶体管M2导通，第一时钟信号经第二晶体管M2到达第四节点N4，第四节点N4为高电平，第一节点N1的高电平使第十二晶体管M12截止，第二节点N2的低电平使第十一晶体管M11导通，高电平信号经第十一晶体管M11到达输出端OUT，输出端OUT输出高电平。
需要说明的是，移位寄存器具有图4和图5所示的电路结构时，关于移位寄存器在各个阶段中，各个晶体管和电容的具体工作状态，本领域技术人员可以根据以上内容在不付出创造性劳动的前提下得出，此处不再进行赘述。
此外，本发明实施例提供一种扫描驱动电路，如图7和图8所示，图7为本发明实施例提供的扫描驱动电路的示意图，图8为本发明实施例提供的扫描驱动电路的工作时序图，扫描驱动电路包括：第一信号线L1、第二信号线L2和级联的多级移位寄存器，每级所述移位寄存器为以上任一项所述的移位寄存器；其中，
各奇数级移位寄存器的第一时钟信号端CK、以及各偶数级移位寄存器的第二时钟信号端XCK均电连接至第一信号线L1；
各奇数级移位寄存器的第二时钟信号端XCK、以及各偶数级移位寄存器的第一时钟信号端CK均电连接第二信号线L2。
可选地，如图7所示，第n级移位寄存器的输入信号端IN电连接第n-1级移位寄存器的扫描信号输出端OUTn-1，n的取值范围为2、3、4、…、N，其中N为扫描驱动电路中移位寄存器的数量。
其中，第1级移位寄存器的输入信号端IN的连接方式可以有多种：
第一种，如图7所示，扫描驱动电路还包括输入信号线STV，第1级移位寄存器的输入信号端IN电连接输入信号线STV；第二种，扫描驱动电路还包括前置扫描单元，前置扫描单元的结构与移位寄存器的结构相同，前置扫描单元的扫描信号输出端电连接第1级移位寄存器的输入信号端IN；第三种，第1级移位寄存器的输入信号端IN连接第N级移位寄存器的输出端OUT。其中，如图7所示，第1级移位寄存器的输入信号端IN电连接输入信号线STV时，扫描驱动电路的电路结构比较简单，驱动方法比较简单。
此外，本发明实施例还提供一种显示装置，如图9所示，图9为本发明实施例提供的显示装置的示意图，显示装置包括以上任一项所述的扫描驱动电路。本发明实施例提供的显示装置可以是例如智能手机、可穿戴式智能手表、智能眼镜、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、车载显示器、电子书等任何具有显示功能的产品或部件。本申请实施例提供的显示面板和显示装置可以为柔性，也可以为非柔性，本申请对此不做限定。
可选地，显示装置为有机发光显示装置，有机发光显示装置包括有机发光显示面板，有机发光显示面板包括多个像素电路，还包括设置于显示面板上的多个有机发光二极管(Organic Light-Emitting Diode，OLED)，每个有机发光二极管的阳极与对应的像素电路电连接，多个发光二极管包括用于发红光的发光二极管、用于发绿光的发光二极管和用于发蓝光的发光二极管。此外，有机发光显示面板还包括覆盖于多个有机发光二极管上的封装层。
本发明实施例提供一种移位寄存器及其驱动方法、扫描驱动电路和显示装置，该移位寄存器包括第一节点控制模块、第二节点控制模块和输出控制模块；第一节点控制模块用于根据输入信号和第二时钟信号，控制第一节点的电平；第二节点控制模块用于根据输入信号、第一时钟信号、第二时钟信号、低电平信号和高电平信号，控制第二节点的电平；输出控制模块用于根据第一节点的电平和第二节点的电平，使输出端输出高电平或者低电平，其中，第三节点的电平控制第一时钟信号写入第四节点，第一时钟信号控制第四节点的电平写入第二节点，且在第四节点变为低电平时，拉低第三节点的低电平，从而使得与现有技术相比在第三阶段第三节点的低电平更低，第一时钟信号的低电平可以更完全地写入第四节点，使得第四节点的低电平更低，进而使得第四节点的低电平写入第二节点时，第二节点具有更低的低电平，因此，本发明实施例中的移位寄存器可以为第二节点提供较低的低电平，不会出现第二节点的电平无法对输出控制模块进行控制的情况，有助于维持移位寄存器的正常输出。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (16)

1.一种移位寄存器，其特征在于，包括第一节点控制模块、第二节点控制模块和输出控制模块，其中，
所述第一节点控制模块电连接输入信号端、第二时钟信号端和第一节点，所述第一节点控制模块用于根据输入信号和第二时钟信号，控制所述第一节点的电平；
第二节点控制模块电连接所述输入信号端、第一时钟信号端、所述第二时钟信号端、低电平信号端、高电平信号端和所述第二节点，所述第二节点控制模块用于根据所述输入信号、第一时钟信号、所述第二时钟信号、低电平信号和高电平信号，控制所述第二节点的电平；其中，第三节点的电平控制第一时钟信号写入第四节点，第一时钟信号控制第四节点的电平写入第二节点，且在所述第四节点变为低电平时，拉低所述第三节点的低电平；
输出控制模块电连接所述第一节点、所述第二节点、所述高电平信号端、所述第二时钟信号端和输出端，所述输出控制模块用于根据所述第一节点的电平、所述第二节点的电平和所述第二时钟信号，使所述输出端输出高电平或者低电平。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第二节点控制模块包括第一晶体管、第二晶体管、第三晶体管和第一电容，其中，
所述第一晶体管的控制端电连接所述第二时钟信号端，第一端电连接所述低电平信号端，第二端电连接所述第三节点；
所述第二晶体管的控制端电连接所述第三节点，第一端电连接所述第一时钟信号端，第二端电连接所述第四节点；
所述第三晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述第四节点，第二端电连接所述第二节点；
所述第一电容的第一端电连接所述第三节点，第二端电连接所述第四节点。
3.根据权利要求2所述的移位寄存器，其特征在于，所述第二节点控制模块还包括第四晶体管、第五晶体管和第二电容，其中，
所述第四晶体管的控制端电连接所述输入信号端，第一端电连接所述第三节点，第二端电连接所述第四节点；
所述第五晶体管的控制端电连接所述输入信号端，第一端电连接所述高电平信号端，第二端电连接所述第四节点；
所述第二电容的第一端电连接所述高电平信号端，第二端电连接所述第二节点。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第一节点控制模块还电连接所述第一时钟信号端，所述第一节点控制模块具体用于根据所述第一时钟信号控制所述输入信号写入第五节点，且根据所述第一时钟信号控制所述第五节点的电平写入所述第一节点。
5.根据权利要求4所述的移位寄存器，其特征在于，所述第一节点控制模块包括第六晶体管和第七晶体管，其中，
所述第六晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述输入信号端，第二端电连接所述第五节点；
所述第七晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述第五节点，第二端电连接所述第一节点。
6.根据权利要求1所述的移位寄存器，其特征在于，所述第一节点控制模块还电连接所述第一时钟信号端，所述第一节点控制模块具体用于根据所述第一时钟信号控制所述输入信号写入第五节点，且根据所述第一时钟信号和所述第二时钟信号控制所述第五节点的电平写入所述第一节点。
7.根据权利要求6所述的移位寄存器，其特征在于，所述第一节点控制模块包括第六晶体管、第七晶体管和第八晶体管，其中，
所述第六晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述输入信号端，第二端电连接所述第五节点；
所述第七晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述第五节点，第二端电连接所述第一节点；
所述第八晶体管的控制端电连接所述第二时钟信号端，第一端电连接所述第五节点，第二端电连接所述第一节点。
8.根据权利要求1所述的移位寄存器，其特征在于，所述第一节点控制模块还电连接所述低电平信号端、所述第二节点和所述高电平信号端，所述第一节点控制模块具体用于根据所述输入信号控制所述低电平信号写入所述第一节点，并根据所述第二节点的电平控制所述高电平信号写入所述第一节点。
9.根据权利要求8所述的移位寄存器，其特征在于，所述第一节点控制模块包括第九晶体管和第十晶体管，其中，
所述第九晶体管的控制端电连接所述输入信号端，第一端电连接所述低电平信号端，第二端电连接所述第一节点；
所述第十晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述第一节点。
10.根据权利要求4～9任一项所述的移位寄存器，其特征在于，所述第一节点控制模块还包括第三电容，所述第三电容的第一端电连接所述输出端，第二端电连接所述第一节点。
11.根据权利要求1所述的移位寄存器，其特征在于，所述输出控制模块包括第十一晶体管和第十二晶体管，其中，
所述第十一晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述输出端；
所述第十二晶体管的控制端电连接所述第一节点，第一端电连接所述第二时钟信号端，第二端电连接所述输出端。
12.一种扫描驱动电路，其特征在于，包括：第一信号线、第二信号线和级联的多级移位寄存器，每级所述移位寄存器为如权利要求1至11中任一项所述的移位寄存器；其中，
各奇数级移位寄存器的第一时钟信号端、以及各偶数级移位寄存器的第二时钟信号端均电连接至所述第一信号线；
各奇数级移位寄存器的第二时钟信号端、以及各偶数级移位寄存器的第一时钟信号端均电连接所述第二信号线。
13.根据权利要求12所述的扫描驱动电路，其特征在于，
第n级所述移位寄存器的输入信号端电连接第n-1级所述移位寄存器的扫描信号输出端，n的取值范围为2、3、4、…、N，其中N为所述扫描驱动电路中所述移位寄存器的数量。
14.一种显示装置，其特征在于，包括如权利要求12或13所述的扫描驱动电路。
15.一种移位寄存器的驱动方法，适用于如权利要求1～11任一项所述的移位寄存器，其特征在于，所述移位寄存器的驱动方法包括：
第一阶段，所述输入信号端提供的输入信号为低电平，所述第一时钟信号端提供的第一时钟信号为低电平，所述第二时钟信号端提供的第二时钟信号为高电平，所述第一节点控制模块为所述第一节点提供低电平，所述第二节点控制模块为所述第二节点提供高电平，为所述第三节点提供高电平，且为所述第四节点提供高电平，所述输出控制模块使所述输出端输出高电平；
第二阶段，所述输入信号端提供的输入信号为高电平，所述第一时钟信号端提供的第一时钟信号为高电平，所述第二时钟信号端提供的第二时钟信号为低电平，所述第一节点控制模块维持所述第一节点在所述第一阶段的低电平，所述第二节点控制模块维持所述第二节点在所述第一阶段的高电平，为所述第三节点提供低电平，且为所述第四节点提供高电平，所述输出控制模块使所述输出端输出低电平；
第三阶段，所述输入信号端提供的输入信号为高电平，所述第一时钟信号端提供的第一时钟信号为低电平，所述第二时钟信号端提供的第二时钟信号为高电平，所述第一节点控制模块为所述第一节点提供高电平，所述第二节点控制模块为所述第二节点提供低电平，为所述第四节点提供低电平，且拉低所述第三节点在所述第二阶段的低电平，所述输出控制模块使所述输出端输出高电平；
第四阶段，所述输入信号端提供的输入信号为高电平，所述第一时钟信号端提供的第一时钟信号为高电平，所述第二时钟信号端提供的第二时钟信号为低电平，所述第一节点控制模块维持所述第一节点在所述第三阶段的高电平，所述第二节点控制模块维持所述第二节点在所述第三阶段的低电平，为所述第三节点提供低电平，且为所述第四节点提供高电平，所述输出控制模块使所述输出端输出高电平。
16.根据权利要求15所述的移位寄存器的驱动方法，其特征在于，所述第一时钟信号的低电平和所述第二时钟信号的低电平，均与所述低电平信号的低电平相同；且，所述第一时钟信号的高电平和所述第二时钟信号的高电平，均与所述高电平信号的高电平相同。
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