CN101364446A - 移位缓存器 - Google Patents
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Abstract
本发明公开了一种移位缓存器，其包含多个以串联方式连接的移位缓存单元。每一移位缓存单元包含提升电路、提升驱动电路以及下拉电路。提升电路用来提供输出信号。提升驱动电路包含控制电路以及第一晶体管。控制电路的栅极耦接于前一级的移位缓存单元的提升电路的输入节点，控制电路的漏极耦接于第二频率信号。第一晶体管的栅极耦接于控制电路的源极，第一晶体管的漏极耦接于前一级移位缓存单元的驱动信号端，第一晶体管的源极耦接于输入节点。下拉电路用来提供该提升电路的输入节点的电压至电源电压。本发明可增加晶体管特性飘移的抵抗能力。
Description
技术领域
本发明涉及一种移位缓存器，尤其是指一种可以增加晶体管特性飘移抵抗能力的移位缓存器。
背景技术
功能先进的显示器渐成为现今消费电子产品的重要特色，其中液晶显示器已经逐渐成为各种电子设备如移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记型计算机屏幕所广泛应用具有高分辨率彩色屏幕的显示器。
请参阅图1，图1为现有技术的液晶显示器10的功能方块图。液晶显示器10包含一液晶显示面板12、一栅极驱动器(gate driver)14以及源极驱动器(source driver)16。液晶显示面板12包含多个像素(pixel)，而每一个像素包含三个分别代表红绿蓝(RGB)三原色的像素单元20构成。以一个1024×768分辨率的液晶显示面板12来说，共需要1024×768×3个像素单元20组合而成。栅极驱动器14输出扫描信号使得每一列的晶体管22依序开启，同时源极驱动器16则输出对应的数据信号至一整列的像素单元20使其充电到各自所需的电压，以显示不同的灰阶。当同一列充电完毕后，栅极驱动器14便将该列的扫描信号关闭，然后栅极驱动器14再输出扫描信号将下一列的晶体管22打开，再由源极驱动器16对下一列的像素单元20进行充放电。如此依序下去，直到液晶显示面板12的所有像素单元20都充电完成，再从第一列开始充电。
在目前的液晶显示面板设计中，栅极驱动器14等效为移位缓存器(shiftregister)，其目的即每隔一固定间隔输出扫描信号至液晶显示面板12。以一个1024×768分辨率的液晶显示面板12以及60Hz的更新频率为例，每一个画面的显示时间约为1/60＝16.67ms。所以每一个扫描信号的脉冲约为16.67ms/768＝21.7μs。而源极驱动器16则在这21.7μs的时间内，将像素单元20充放电到所需的电压，以显示出相对应的灰阶。
然而，对于采用非晶硅薄膜工艺技术的栅极驱动器14而言，在点亮液晶显示面板12之后，常常会因为偏压(stress)问题而造成液晶显示面板12的表现发生异常。请参阅图2，图2为美国专利公告第5,410,583号所述的移位缓存器的电路图。图2所示的移位缓存器包含多个移位缓存单元，而移位缓存单元用来依据频率信号C1、C3，将输入信号INPUT延迟输出至输出端而为输出信号OUTPUT，而下一级的移位缓存单元则将上一级移位缓存单元的输出信号OUTPUT做为输入信号INPUT，再延迟输出成为输出信号OUTPUT。每一个移位缓存单元的输出信号OUTPUT为输入信号INPUT的延迟输出。然而，移位缓存单元的晶体管18的栅极与漏极耦接，即等效于二极管。如此一来，当晶体管特性发生飘移(shift)时，因为晶体管18的栅-源极压差Vgs固定为零无法控制其电压-电流特性，可能导致晶体管18漏电流过大而影响节点P1的电荷保存，造成电路误动作。这会影响晶体管的有效运作，最后甚至会导致移位缓存器的使用寿命缩短。
发明内容
本发明的一目的在于提供一种移位缓存器，可以增加晶体管特性飘移的抵抗能力。
依据本发明的上述目的，本发明提供一种移位缓存器包含多个移位缓存单元，该多个移位缓存单元以串联的方式连接。每一移位缓存单元包含一提升电路、一提升驱动电路以及一下拉电路。该提升电路耦接于一第一频率信号，用来提供一输出信号。该提升驱动电路耦接于该提升电路，其包含一控制电路以及一第一晶体管。该控制电路的栅极耦接于前一级的移位缓存单元的提升电路的一输入节点，该控制电路的漏极耦接于一第二频率信号。该第一晶体管的栅极耦接于该控制电路的源极，该第一晶体管的漏极耦接于该每一移位缓存单元的前一级移位缓存单元的一驱动信号端，该第一晶体管的源极耦接于该提升电路的一输入节点。该下拉电路用来提供该提升电路的输入节点的电压至一电源电压。
本发明的另一目的为提供一种移位缓存单元包含一提升电路、一提升驱动电路以及一下拉电路。该提升电路耦接于一第一频率信号，用来提供一输出信号。该提升驱动电路耦接于该提升电路，其包含一控制电路以及一第一晶体管。该控制电路的栅极耦接于前一级的移位缓存单元的提升电路的一输入节点，该控制电路的漏极耦接于一第二频率信号。该第一晶体管的栅极耦接于该控制电路的源极，该第一晶体管的漏极耦接于该每一移位缓存单元的前一级移位缓存单元的一驱动信号端，该第一晶体管的源极耦接于该提升电路的一输入节点。该下拉电路用来提供该提升电路的输入节点的电压至一电源电压。
依据本发明，该提升驱动电路另包含一第三晶体管，该第三晶体管的栅极耦接于该第一频率信号，该第三晶体管的漏极耦接于该控制电路的源极，该第三晶体管的源极耦接于该每一移位缓存单元的下一级移位缓存单元的一驱动信号端。
依据本发明，该提升电路包含一第四晶体管以及一第五晶体管，该第四晶体管的漏极耦接至该第一频率信号，该第四晶体管的栅极耦接至该提升电路的输入节点，该第四晶体管的源极耦接至一输出节点。该第五晶体管的漏极耦接至该第一频率信号，该第五晶体管的栅极耦接至该输入节点，该第五晶体管的源极耦接至一驱动信号端。
依据本发明，该下拉电路包含一第六晶体管，其漏极、栅极及源极分别耦接于该提升电路的该输入节点、该每一移位缓存单元的下一级移位缓存单元的该驱动信号端以及该电源电压。
附图说明
图1为现有技术的液晶显示器的功能方块图；
图2为美国专利公告第5,410,583号所述的移位缓存器的电路图；
图3为本发明的移位缓存器的移位缓存单元的方块图；
图4A为本发明的的第一实施例的移位缓存单元的电路图；
图4B为的第二实施例的移位缓存器的移位缓存单元200(n)的电路图；
图5为图4A的各信号以及节点的时序图；
图6A为本发明的第三实施例的移位缓存器的移位缓存单元的电路图；
图6B为本发明的第四实施例的移位缓存器的移位缓存单元的电路图。
其中，附图说明：
10 液晶显示器 12 液晶显示面板
14 栅极驱动器 16 源极驱动器
20 像素单元 22 晶体管
100(n) 移位缓存单元 T1-T6 晶体管
102 提升电路 104、204 提升驱动电路
106 下拉电路 CK 第一频率信号
XCK 第二频率信号 P、Q 节点
OUT(n) 输出端 108 控制电路
200(n) 移位缓存单元 300(n) 移位缓存单元
400(n) 移位缓存单元 1081 第一输入端
1082 第二输出端 1083 第三输出端
ST(n)、ST(n-1)、ST(n+1)驱动信号端
具体实施方式
请参阅图3，图3为本发明的移位缓存器的移位缓存单元100(n)的方块图。本实施例的移位缓存器可适用于液晶显示器。移位缓存器包含多个串接(cascade-connected)的移位缓存单元100(n)。移位缓存单元100(n)用来依据一第一频率信号CK、一第二频率信号XCK4以及每一移位缓存单元100(n)的前一级移位缓存单元100(n-1)的一驱动信号脉冲输出每一移位缓存单元100(n)的扫描信号。当第一级移位缓存单元100(1)自输入端ST(0)接收到一触发起始脉冲的(start pulse)后，移位缓存单元100(1)就会隔一标准频率(clockcycle)输出产生输出信号脉冲ST(1)，接下来，每一移位缓存单元100(n)依据第一频率信号CK、第二频率信号XCK以及每一移位缓存单元100(n)的前一级移位缓存单元100(n-1)于驱动信号端ST(n-1)输出的驱动信号脉冲，以每隔一标准频率的方式输出该每一移位缓存单元100(n)于输出端OUT(n)输出一输出信号，该输出信号即扫瞄信号脉冲，用来输出并开启对应的像素的晶体管。第一频率信号CK与第二频率信号XCK的相位相差180度。
每一移位缓存单元100(n)包含一提升电路(pull-up circuit)102、一提升驱动电路(pull-up driving circuit)104以及一下拉电路(pull-downcircuit)106。提升电路102耦接于第一频率信号CK，用来于输出端OUT(n)提供输出信号。提升驱动电路104用来于接收前一级的移位缓存单元100(n-1)的驱动信号脉冲以及第二频率信号XCK时导通。下拉电路106用来提供一电源电压Vss。
提升驱动电路104与提升电路102耦接于节点Q(n)。如图3所示，提升驱动电路104包含一控制电路108、一第一晶体管T1以及一第三晶体管T3。控制电路108的第一输入端1081耦接于前一级的移位缓存单元100(n-1)的输入节点Q(n-1)，控制电路108的第二输入端1082耦接于第二频率信号XCK。第一晶体管T1的栅极耦接于控制电路108的第三输出端1083，第一晶体管T1的漏极耦接于前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)，第一晶体管T1的源极耦接于节点Q(n)。
请参阅图4A，图4A为本发明的第一实施例的移位缓存单元的电路图。提升驱动电路104与提升电路102耦接于节点Q(n)。在本实施例中，控制电路108包含第二晶体管T2。第二晶体管T2的栅极耦接于前一级的移位缓存单元100(n-1)的输入节点Q(n-1)，第二晶体管T2的漏极耦接于第二频率信号XCK。第一晶体管T1的栅极耦接于第二晶体管T2的源极，第一晶体管T1的漏极耦接于前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)，第一晶体管T1的源极耦接于节点Q(n)。第三晶体管T3的栅极耦接于第一频率信号CK，第三晶体管T3的漏极耦接于该第二晶体管T2的源极，第三晶体管T3的源极耦接于下一级移位缓存单元100(n+1)的驱动信号端ST(n+1)。
提升电路102包含一第四晶体管T4以及一第五晶体管T5。第四晶体管T4的漏极耦接至第一频率信号CK，第四晶体管T4的栅极耦接至输入节点Q(n)，第四晶体管T4的源极耦接至输出节点OUT(n)。第五晶体管T5的漏极耦接至第一频率信号CK，第五晶体管T5的栅极耦接至输入节点Q(n)，第五晶体管T5的源极耦接至驱动信号端ST(n)。
下拉电路106包含一第六晶体管T6，用来提供将输入节点Q(n)的电压至电源电压Vss。第六晶体管T6的漏极、栅极及源极分别耦接于输入节点Q(n)、下一级移位缓存单元100(n+1)的驱动信号端ST(n+1)以及电源电压VSS。
请同时参考图3以及图5，图5为图3的各信号以及节点的时序图。在时段t0-t1期间，第一频率信号CK处于低电压准位VL，使得晶体管T3关闭。同时，第二频率信号XCK与前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)的驱动信号处于高电压准位VH，前一级移位缓存单元100(n-1)的输入节点Q(n-1)的信号电位V2亦处于高电压准位，使得晶体管T2开启(turn on)以导通第二频率信号XCK至节点P。因为节点Q(n-1)的信号电位V2会高于第二频率信号XCK的电位VH，所以晶体管T1栅极(亦即节点P)的电位会和第二频率信号XCK的电位VH接近。也就是说晶体管T1的栅极和源极间的压差VGS较大，所以产生的充电电流会较高。而被开启的晶体管T1会导通驱动信号端ST(n-1)的驱动信号，让节点Q(n)的电位开始因被充电而逐渐拉高至电压准位V2。
在时段t1-t2期间，第一频率信号CK处于高电压准位VH，使得晶体管T3开启。同时，第二频率信号XCK与前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)的驱动信号处于低电压准位，前一级移位缓存单元100(n-1)的输入节点Q(n-1)处于低电压准位，使得晶体管T2关闭而导通下一级移位缓存单元100(n+1)的驱动信号端ST(n+1)的驱动信号至节点P。因为此时节点P的电位处于低电压准位，所以晶体管T1、T6是关闭不导通。但是，节点Q(n)的电位会因为浮动(floating)之故，因晶体管的电容效应而随着第一频率信号CK的上升由准位V2跳升至准位V1。当Q(n)的电位跳升至准位V1之后，晶体管T4和T5会被开启导通第一频率信号CK，导致输出端OUT(n)和驱动信号端ST(n)输出高电压准位。请注意，在时点t1，驱动信号端ST(n-1)的驱动信号由高电压准位转换到低电压准位时，第二频率信号XCK也同时转换到低电压准位VL，此时晶体管T1的栅-源极压差Vgs接近0V(此状态只存在第一频率信号CK以及第二频率信号XCK皆为低电压准位的极短瞬间)。当驱动信号端ST(n-1)的驱动信号拉低至Vss时，晶体管T1的栅极电压维持在低电压准位VL，且晶体管T1的栅极电压可经由外部电路调整，也就是说，晶体管T1的漏电流可经由外部电位调整改善。
在时段t3之后，第一频率信号CK处于高电压准位VH，使得晶体管T3开启。同时，下一级移位缓存单元100(n+1)的驱动信号端ST(n+1)的驱动信号处于低电压准位，节点P的电位被下拉至低电压准位。也就是说，晶体管T3的另一功能是当移位缓存单元100(n)不输出时，为增加晶体管T1稳定性，故将晶体管T1栅极的电位拉下以达成稳压的目的。
请参阅图4B，图4B为第二实施例的移位缓存器的移位缓存单元300(n)的电路图。在第一实施例中，晶体管T3的栅极和源极分别耦接于第一频率信号CK和下一级移位缓存单元100(n+1)的驱动信号端ST(n+1)。在图4B所示的第二实施例中，晶体管T3的栅极可以耦接至节点Q、第一频率信号CK或是直流电源电压VDD其中之一，而晶体管T3的源极可以接到第二频率信号XCK、下一级移位缓存单元100(n+1)的驱动信号端ST(n+1)或是下一级移位缓存单元100(n+1)的输出端OUT(n+1)其中之一。
请参阅图6A，图6A本发明的第三实施例的移位缓存器的移位缓存单元300(n)的电路图。图6A的移位缓存单元300(n)的提升驱动电路204较图4A的移位缓存单元100(n)的提升驱动电路104少了第三晶体管T3，此时P点电压仍会经由T1拉低至VL，以达到控制T2漏电的目的。在上述实施例中，晶体管T2的栅极和漏极分别耦接于前一级移位缓存单元100(n-1)的节点Q(n-1)和第二频率信号XCK。
请参阅图6B，图6B为本发明的第四实施例的移位缓存器的移位缓存单元400(n)的电路图。在本实施例中，晶体管T2的栅极可以耦接至直流电源电压VDD或是前一级移位缓存单元100(n-1)的节点Q(n-1)其中之一，而晶体管T2的漏极可以耦接至上一级移位缓存单元100(n-1)的驱动信号端ST(n-1)或是第二频率信号XCK其中之一。不论采取哪一种组合，移位缓存单元400(n)的输出仍等效于图6A的移位缓存单元300(n)。
本实施例的移位缓存器可应用于液晶显示器的栅极驱动器。本发明的移位缓存器在移位缓存单元中使用晶体管T1及T3，经由T1及T3可以改变晶体管T1栅极的电压即可改变充电/漏电流，以增加每一移位缓存单元的晶体管T1特性飘移的抵抗能力。
以上所述者仅为本发明的较佳实施方式，凡本领域的技术人员依本发明的精神所作的等效修改或变化，皆涵盖于后附的权利要求书内。
Claims (26)
1.一种移位缓存器，其特征在于，包含：
多个移位缓存单元，该多个移位缓存单元以串联的方式连接，每一移位缓存单元包含：
一提升电路耦接于一第一频率信号，用来提供一输出信号；
一提升驱动电路，耦接于该提升电路，其包含：
一控制电路，该控制电路包含一第一输入端、一第二输入端以及一第三输出端，该控制电路的该第一输入端耦接于前一级的移位缓存单元的提升电路的一输入节点，该控制电路的该第二输入端耦接于一第二频率信号；以及
一第一晶体管，该第一晶体管的栅极耦接于该控制电路的该第三输出端，该第一晶体管的漏极耦接于该每一移位缓存单元的前一级移位缓存单元的一驱动信号端，该第一晶体管的源极耦接于该提升电路的一输入节点；以及
一下拉电路，用来提供该提升电路的输入节点的电压至一电源电压。
2.如权利要求1所述的移位缓存器，其特征在于，该控制电路包含一第二晶体管，该第一晶体管的栅极耦接于该控制电路的第一输入端，该第一晶体管的漏极耦接于该控制电路的第二输入端，且该第一晶体管的源极耦接于该控制电路的该第三输出端。
3.如权利要求2所述的移位缓存器，其特征在于，该第二晶体管的栅极耦接于前一级的移位缓存单元的提升电路的一输入节点，该第二晶体管的漏极耦接于一第二频率信号，且该第二晶体管的源极耦接于该第二晶体管的栅极。
4.如权利要求3所述的移位缓存器，其特征在于，该提升驱动电路另包含一第三晶体管，该第三晶体管的栅极耦接于该第一频率信号，该第三晶体管的漏极耦接于该第二晶体管的源极，该第三晶体管的源极耦接于该每一移位缓存单元的下一级移位缓存单元的一驱动信号端。
5.如权利要求3所述的移位缓存器，其特征在于，该提升电路包含：
一第四晶体管，该第四晶体管的漏极耦接至该第一频率信号，该第四晶体管的栅极耦接至该提升电路的输入节点，该第四晶体管的源极耦接至一输出节点；以及
一第五晶体管，该第五晶体管的漏极耦接至该第一频率信号，该第五晶体管的栅极耦接至该输入节点，该第五晶体管的源极耦接至一驱动信号端。
6.如权利要求3所述的移位缓存器，其特征在于，该第一频率信号与该第二频率信号的相位相差180度。
7.如权利要求3所述的移位缓存器，其特征在于，该下拉电路包含一第六晶体管，其漏极、栅极及源极分别耦接于该提升电路的该输入节点、该每一移位缓存单元的下一级移位缓存单元的该驱动信号端以及该电源电压。
8.如权利要求3所述的移位缓存器，其特征在于，应用于一液晶显示器。
9.一种移位缓存单元，其特征在于，包含：
一提升电路，耦接于一第一频率信号，用来提供一输出信号；
一提升驱动电路，耦接于该提升电路，其包含：
一控制电路，该控制电路包含一第一输入端、一第二输入端以及一第三输出端，该控制电路的该第一输入端耦接于前一级的移位缓存单元的提升电路的一输入节点，该控制电路的该第二输入端耦接于一第二频率信号；以及
一第一晶体管，该第一晶体管的栅极耦接于该控制电路的该第三输出端，该第一晶体管的漏极耦接于该每一移位缓存单元的前一级移位缓存单元的一驱动信号端，该第一晶体管的源极耦接于该提升电路的一输入节点；以及
一下拉电路，用来提供该提升电路的输入节点的电压至一电源电压。
10.如权利要求9所述的移位缓存单元，其特征在于，该控制电路包含一第二晶体管，该第二晶体管的栅极耦接于该控制电路的第一输入端，该第二晶体管的漏极耦接于该控制电路的第二输入端，且该第二晶体管的源极耦接于该控制电路的该第三输出端。
11.如权利要求10所述的移位缓存单元，其特征在于，该第二晶体管的栅极耦接于前一级的移位缓存单元的提升电路的一输入节点，该第二晶体管的漏极耦接于一第二频率信号，且该第二晶体管的源极耦接于该第一晶体管的栅极。
12.如权利要求11所述的移位缓存单元，其特征在于，该提升驱动电路另包含一第三晶体管，该第三晶体管的栅极耦接于该第一频率信号，该第三晶体管的漏极耦接于该第二晶体管的源极，该第三晶体管的源极耦接于该每一移位缓存单元的下一级移位缓存单元的一驱动信号端。
13.如权利要求11所述的移位缓存单元，其特征在于，该提升电路包含：
一第四晶体管，该第四晶体管的漏极耦接至该第一频率信号，该第四晶体管的栅极耦接至该提升电路的输入节点，该第四晶体管的源极耦接至一输出节点；以及
一第五晶体管，该第五晶体管的漏极耦接至该第一频率信号，该第五晶体管的栅极耦接至该输入节点，该第五晶体管的源极耦接至一驱动信号端。
14.如权利要求11所述的移位缓存单元，其特征在于，该下拉电路包含一第六晶体管，其漏极、栅极及源极分别耦接于该提升电路的该输入节点、该每一移位缓存单元的下一级移位缓存单元的该驱动信号端以及该电源电压。
15.如权利要求11所述的移位缓存单元，其特征在于，该第一频率信号与该第二频率信号的相位相差180度。
16.一种移位缓存器，其特征在于，包含：
多个移位缓存单元，该多个移位缓存单元以串联的方式连接，每一移位缓存单元包含：
一提升电路，耦接于一第一频率信号，用来提供一输出信号；
一提升驱动电路，耦接于该提升电路，其包含：
一控制电路，该控制电路包含一第一输入端、一第二输入端以及一第三输出端，该控制电路的该第一输入端耦接于一第一信号端，该控制电路的该第二输入端耦接于一第二信号端；以及
一第一晶体管，该第一晶体管的栅极耦接于该控制电路的该第三输出端，该第一晶体管的漏极耦接于该每一移位缓存单元的前一级移位缓存单元的一驱动信号端，该第一晶体管的源极耦接于该提升电路的一输入节点；以及
一下拉电路，用来提供该提升电路的输入节点的电压至一第一电源电压。
17.如权利要求16所述的移位缓存器，其特征在于，该控制电路包含一第二晶体管，该第二晶体管的栅极耦接于该控制电路的第一输入端，该第二晶体管的漏极耦接于该控制电路的第二输入端，且该第二晶体管的源极耦接于该控制电路的该第三输出端。
18.如权利要求17所述的移位缓存器，其特征在于，该第二晶体管的栅极耦接于前一级的移位缓存单元的提升电路的一输入节点，该第二晶体管的漏极耦接于一第二频率信号，且该第二晶体管的源极耦接于该第一晶体管的栅极。
19.如权利要求17所述的移位缓存器，其特征在于，该第二晶体管的栅极耦接于前一级的移位缓存单元的提升电路的一输入节点或是一第二电源电压。
20.如权利要求19所述的移位缓存器，其特征在于，该第二晶体管的漏极耦接于该每一移位缓存单元的前一级移位缓存单元的该驱动信号端，或是耦接于该每一移位缓存单元的前一级移位缓存单元的一输出端。
21.如权利要求16所述的移位缓存器，其特征在于，该提升驱动电路另包含一第三晶体管，该第三晶体管的栅极耦接于一第三信号端，该第三晶体管的漏极耦接于该第二晶体管的源极，该第三晶体管的源极耦接于一第四信号端。
22.如权利要求21所述的移位缓存器，其特征在于，该第三晶体管的漏极耦接于该控制电路的源极，该第三晶体管的栅极耦接于该第一频率信号、或是该移位缓存单元的该输出端、或是该第一电源电压。
23.如权利要求22所述的移位缓存器，其特征在于，该第三晶体管的源极耦接于该每一移位缓存单元的下一级移位缓存单元的一驱动信号端、或是一第二频率信号、或是该每一移位缓存单元的下一级移位缓存单元的输出端。
24.如权利要求16所述的移位缓存器，其特征在于，该提升电路包含：
一第四晶体管，该第四晶体管的漏极耦接至该第一频率信号，该第四晶体管的栅极耦接至该提升电路的输入节点，该第四晶体管的源极耦接至一输出节点；以及
一第五晶体管，该第五晶体管的漏极耦接至该第一频率信号，该第五晶体管的栅极耦接至该输入节点，该第五晶体管的源极耦接至一驱动信号端。
25.如权利要求23所述的移位缓存器，其特征在于，该第一频率信号与该第二频率信号的相位相差180度。
26.如权利要求23所述的移位缓存器，其特征在于，该下拉电路包含一第六晶体管，其漏极、栅极及源极分别耦接于该提升电路的该输入节点、该每一移位缓存单元的下一级移位缓存单元的该驱动信号端以及该电源电压。
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