CN105405381A - 移位寄存器及其驱动方法、驱动电路和阵列基板 - Google Patents

Abstract

本发明提供一种移位寄存器及其驱动方法、驱动电路和阵列基板，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电容和第二电容。其中，第一晶体管用于将第一参考电压传输至第一节点；第二晶体管用于将输入信号传输至第二节点；第三晶体管用于将输入信号传输至第一节点；第四晶体管用于将第二节点的电压传输至第三节点；第五晶体管用于将第二参考电压传输至移位寄存器的输出端；第六晶体管用于将第二时钟信号传输至移位寄存器的输出端；第七晶体管用于将第一参考电压传输至第一节点；第八晶体管用于将第二参考电压传输至第二节点，可以解决电路竞争以及第三节点不稳定的问题。

Description

移位寄存器及其驱动方法、驱动电路和阵列基板

技术领域

本发明涉及驱动技术领域，特别涉及一种移位寄存器及驱动方法、驱动电路和阵列基板。

背景技术

随着科学技术的发展，现今显示面板的电路设计中多以移位寄存器来实现可依序开启显示面板中像素阵列中的对应像素行，进而显示待显示的图像。显示面板中移位寄存器的使用可以使显示面板窄边框的实现成为可能。图1是现有的一种移位寄存器结构示意图，如图1所示，该移位寄存器包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第一电容C01和第二电容C02，其中第一晶体管T1基于输出端OUT01的电位信号，用于将第一电压VDD传输至第一节点N01，第二晶体管T2基于第一时钟信号CK01，用于将第二电压VEE传输至第一节点N01，第三晶体管T3基于第一时钟信号CK01，用于将输入信号IN01传输至第二节点N02，第四晶体管T4基于第一节点N01的电压，用于将第一电压VDD传输至输出端OUT01，第五晶体管T5基于第二节点N02的电压，用于将第二时钟信号CK02传输至输出端OUT01。

但是，上述移位寄存器电路中，在CK02变低的瞬间，N01和N02均为低电平，T4和T5同时开启，此时会存在较大的电流；只有当OUT01变低后，藉由T1的开启N01才会被置为高电平将T4关闭，电路才会正常工作，即在该电路中存在竞争问题。同时，N02节点的刷新来自于IN01信号，即上一级的信号，此信号不如直流信号稳定，容易受到干扰。

发明内容

有鉴于此，本发明提供了一种移位寄存器及其驱动方法、驱动电路和阵列基板，以解决现有技术中由于电路竞争，而导致的移位寄存器无法正常工作以及栅极驱动电路失效的问题。

为实现上述目的，本发明提供如下技术方案：

本发明实施方式提供一种移位寄存器，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电容和第二电容，其中，

所述第一晶体管基于第一时钟信号，将第一参考电压传输至第一节点；

所述第二晶体管基于所述第一时钟信号，将输入信号传输至第二节点；

所述第三晶体管基于第三节点的电压，将所述输入信号传输至所述第一节点；

所述第四晶体管基于所述第一参考电压控制，将所述第二节点的电压传输至所述第三节点；

所述第五晶体管基于所述第一节点的电压，将第二参考电压传输至所述移位寄存器的输出端，所述第二参考电压大于所述第一参考电压；

所述第六晶体管基于所述第三节点的电压，将第二时钟信号传输至所述移位寄存器的输出端；

所述第七晶体管基于第三时钟信号，将所述第一参考电压传输至所述第一节点；

所述第八晶体管基于所述第三时钟信号，将所述第二参考电压传输至所述第二节点；

所述第一电容的一端输入所述第三节点的电压，另一端输入所述输出端的电压；

所述第二电容的一端输入所述第一节点的电压，另一端输入所述第二参考电压。

本发明实施例还提供一种栅极驱动电路，包括N个级联的移位寄存器，其中，N为大于2的正整数，所述移位寄存器为上述任一项所述的移位寄存器。

本发明实施例还提供一种阵列基板，包括多条栅极线、与所述栅极线绝缘相交的多条数据线、由所述栅极线和所述数据线围合而成的像素阵列和设置在所述阵列基板至少一侧的如前所述的驱动电路，每个所述移位寄存器的输出端与一条所述栅极线电连接。

本发明实施例还提供一种移位寄存器的驱动方法，包括：第一时刻，向所述输入信号端、第一时钟信号端输入第一电平信号，向所述第二时钟信号端和第三时钟信号端输入第二电平信号，所述输出端输出所述第二电平信号；第二时刻，向所述输入信号端、第一时钟信号端、第二时钟信号端和第三时钟信号端输入所述第二电平信号，所述输出端输出所述第二电平信号；第三时刻，向所述输入信号端、第一时钟信号端、第三时钟信号端输入所述第二电平信号，向所述第二时钟信号端输入所述第一电平信号，所述输出端输出所述第一电平信号；第四时刻，向所述输入信号端、第一时钟信号端、第二时钟信号端和第三时钟信号端输入所述第二电平信号，所述输出端输出所述第二电平信号；第五时刻，向所述输入信号端、第一时钟信号端、第二时钟信号端输入所述第二电平信号，向所述第三时钟信号端输入所述第一电平信号，所述输出端输出所述第二电平信号；第六时刻，向所述输入信号端、第一时钟信号端、第二时钟信号端和第三时钟信号端输入所述第二电平信号，所述输出端输出所述第二电平信号；第七时刻，向所述输入信号端、第二时钟信号端和第三时钟信号端输入所述第二电平信号，向所述第一时钟信号端输入所述第一电平信号，所述输出端输出所述第二电平信号。

与现有技术相比，本发明至少具有如下突出的优点之一：

本发明所提供的移位寄存器及其驱动方法、驱动电路和阵列基板，改善了输出变低时电路竞争的影响，并且N3节点的刷新不完全由输入端的输入信号控制，同时会有直流电平的刷新，从而使整个电路在工作过程中变得更加稳定。

附图说明

图1是现有技术中的一种移位寄存器的结构示意图；

图2是本发明实施方式提供的一种移位寄存器的结构示意图；

图3是本发明实施方式提供的一种移位寄存器的时序图；

图4是本发明实施方式提供的一种移位寄存器的级联方式；

图5是图4实施方式提供的一种移位寄存器的输出端信号时序图；

图6是本发明实施方式提供的一种移位寄存器的另一种级联方式；

图7是图6实施方式提供的一种移位寄存器的输出端信号时序图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施方式对本发明做进一步说明。

需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

图2是本发明实施方式提供的一种移位寄存器的结构示意图，包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电容C1和第二电容C2，其中，第一晶体管M1由第一时钟信号CK1控制，用于将第一参考电压VGL传输至第一节点N1；第二晶体管M2由第一时钟信号CK1控制，用于将输入信号IN传输至第二节点N2；第三晶体管M3由第三节点N3的电压控制，用于将输入信号IN传输至第一节点N1；第四晶体管M4由第一参考电压VGL控制，用于将第二节点N2的电压传输至第三节点N3；第五晶体管M5由第一节点N1的电压控制，将第二参考电压VGH传输至移位寄存器的输出端OUT；第六晶体管M6由第三节点N3的电压控制，用于将第二时钟信号CK2传输至移位寄存器的输出端OUT；第七晶体管M7由第三时钟信号CK3控制，用于将第一参考电压VGL传输至第一节点N1；第八晶体管M8由第三时钟信号CK3控制，用于将第二参考电压VGH传输至第二节点N2；第一电容C1的一端输入第三节点N3的电压，另一端输入输出端OUT的电压；第二电容C2的一端输入第一节点N1的电压，另一端输入第二参考电压VGH。

具体地，如图2所示，该移位寄存器包括输入信号端IN、第一参考电压端VGL、第一时钟信号端CK1、第二时钟信号端CK2和第三时钟信号端CK3，其中，第一晶体管M1的栅极与第一时钟信号端CK1电连接，第一极与第一参考电压端VGL电连接，第二极与第一节点N1电连接；第二晶体管M2的栅极与第一时钟信号端CK1电连接，第一极与输入信号端IN电连接，第二极与第二节点N2电连接；第三晶体管M3的栅极与第三节点N3电连接，第一极与输入信号端IN电连接，第二极与第一节点N1电连接；第四晶体管M4的栅极与第一参考电压VGL电连接，第一极与第二节点N2电连接，第二极与第三节点N3电连接；第五晶体管M5的栅极与第一节点N1电连接，第一极与第二参考电压端VGH电连接，第二极与输出端OUT电连接；第六晶体管M6的栅极与第三节点N3电连接，第一极与第二时钟信号端CK2电连接，第二极与输出端OUT电连接；第七晶体管M7的栅极与第三时钟信号端CK3电连接，第一极与第一参考电压端VGL电连接，第二极与第一节点N1电连接；第八晶体管M8的栅极与第三时钟信号端CK3电连接，第一极与第二参考电压端VGH电连接，第二极与第二节点N2电连接；第一电容C1的一端与第三节点N3电连接，另一端与输出端OUT电连接；所述第二电容C2的一端与第一节点N1电连接，另一端与第二参考电压VGH电连接。

上述移位寄存器在输出端OUT变低时，第五晶体管M5和第六晶体管M6不会同时开启，同时由于第一电容C1的耦合作用，第三节点N3的电位被进一步拉低，从而保证了第六晶体管M6的开启不受阈值的影响，输出端OUT的低电平信号可以得到准确的电位，解决了现有技术中电路竞争问题，而且本实施方式提供的移位寄存器中第三节点N3的刷新不完全受输入端的输入信号IN控制，同时可以变为直流电平VGH的刷新，从而使电路变得更加稳定。

本发明实施方式还提供了一种移位寄存器的驱动方法，应用于上述提供的移位寄存器，该方法包括：

第一时刻，向输入信号端、第一时钟信号端输入第一电平信号，向第二时钟信号端和第三时钟信号端输入第二电平信号；

本实施方式中，第一至第八晶体管均为P型晶体管，晶体管的第一极均为源极，第二极均为漏极，该P型晶体管在输入低电平信号时导通，在输入高电平信号时关闭。因此，本实施方式中第一电平为低电平，第二电平为高电平。但本发明对此并不做限定，在本发明的其他实施方式中，移位寄存器中的各晶体管还可以均为N型晶体管，晶体管的第一极均为漏极，第二极均为源极，第一电平为高电平，第二电平为低电平，视具体情况而定。

如图3所示，第一时刻T1，向输入信号端IN、第一时钟信号端CK1输入低电平，向第二时钟信号端CK2和第三时钟信号端CK3输入高电平，此时，第一晶体管M1和第二晶体管M2的栅极接收低电平的第一时钟信号CK1，第一晶体管M1和第二晶体管M2导通，因此本时刻为低电平的第一参考电压VGL通过导通的第一晶体管M1传输至第一节点N1，第五晶体管M5导通，同时，第四晶体管M4的栅极因连接低电平的第一参考电压端VGL而导通，因此本时刻为低电平的输入信号端IN通过导通的第二晶体管M2传输至第二节点N2，进而经过导通的第四晶体管M4，控制第六晶体管M6导通，因此，本时刻为高电平的第二参考电压VGH和高电平的第二时钟信号端CK2分别经过第五晶体管M5和第六晶体管M6输出至输出端OUT。因此，在第一时刻T1，输出端OUT输出高电平信号。

第二时刻T2，向输入信号端IN、第一时钟信号端CK1、第二时钟信号端CK2和第三时钟信号端CK3输入高电平，此时，第四晶体管M4的栅极因连接低电平的第一参考电压端VGL，第四晶体管M4在本时刻保持导通，由于第二晶体管M2的栅极在本时刻接收高电平的第一时钟信号CK1，第八晶体管M8的栅极在本时刻接收高电平的第三时钟信号CK3，所以第二晶体管M2和第八晶体管M8在T2时刻截止，第二节点N2保持第一时刻T1的低电平，并且该低电平信号控制第六晶体管M6导通，因此高电平的第二时钟信号端CK2通过导通的第六晶体管M6传输至输出端OUT。同时，由于第二节点N2的低电平信号传输至第三节点N3，控制第三晶体管M3导通，因此本时刻为高电平的输入信号端IN通过导通的第三晶体管M3传输至第一节点N1，控制第五晶体管M5截止，在本时刻，高电平的第二参考电压VGH无法通过第五晶体管M5传输至输出端OUT。因此在第二时刻T2，输出端OUT输出高电平信号。

第三时刻T3，向输入信号端IN、第一时钟信号端CK1和第三时钟信号端CK3输入高电平，向第二时钟信号端CK2输入低电平，此时，第四晶体管M4的栅极因连接低电平的第一参考电压端VGL继续保持导通状态，同时由于第一时钟信号CK1和第三时钟信号CK3保持前一时刻T2的高电平，因此第二晶体管M2和第八晶体管M8在本时刻仍截止，第二节点N2保持第二时刻T2的低电平，控制第六晶体管M6导通，第二时钟信号端CK2通过第六晶体管M6将高电平信号传输至输出端OUT。同时，由于第二节点N2的低电平信号传输至第三节点N3，控制第三晶体管M3导通，因此本时刻为高电平的输入信号端IN通过导通的第三晶体管M3传输至第一节点N1，控制第五晶体管M5截止，在本时刻，高电平的第二参考电压VGH无法通过第五晶体管M5传输至输出端OUT。因此在第二时刻T2，输出端OUT输出高电平信号。在本时刻当输出端OUT输出低电平信号时，由于第一电容C1的耦合作用，低电位的第三节点N3的电位被进一步拉低，从而保证了第六晶体管M6的开启不受阈值的影响，输出端OUT的低电平信号可以得到准确的电位。

第四时刻，向输入信号端IN、第一时钟信号端CK1、第二时钟信号端CK2和第三时钟信号端CK3输入高电平，此时，第四晶体管M4的栅极因连接低电平的第一参考电压端VGL继续导通，同时第一时钟信号CK1和第三时钟信号CK3继续保持前一时刻T2的高电平，因此第二晶体管M2和第八晶体管M8在本时刻仍截止，第二节点N2继续保持上一时刻T3的低电平，第六晶体管M6继续保持导通，但本时刻第二时钟信号端CK2提供的信号变为高电平，所以本时刻输出端OUT输出高电平信号。同时，第二节点N2的低电平信号传输至第三节点N3，控制第三晶体管M3导通，由于本时刻输入信号端IN仍为高电平，所以由输入信号端IN经第三晶体管M3传输至第一节点N1的信号仍为上一时刻的高电平，控制第五晶体管M5截止，在本时刻，高电平的第二参考电压VGH无法通过第五晶体管M5传输至输出端OUT。因此，在第四时刻T4，输出端OUT输出高电平信号。

第五时刻，向输入信号端IN、第一时钟信号端CK1和第二时钟信号端CK2输入高电平，向第三时钟信号端CK3输入低电平信号，此时，第七晶体管M7的栅极因连接低电平的第三时钟信号CK3变为导通状态，低电平的第一参考电压VGL经导通的第七晶体管M7传输至第一节点N1，控制第五晶体管M5导通，从而将高电平的第二参考电压VGH传输至输出端OUT，同时第八晶体管M8的栅极因连接低电平的第三时钟信号CK3变为导通状态，高电平的第二参考电压VGH经导通的第八晶体管M8传输至第二节点N2，控制第六晶体管M6截止，在本时刻，高电平的第二时钟信号无法通过第六晶体管M6传输至输出端OUT。因此，在第五时刻T5，输出端OUT输出高电平信号。

第六时刻，向输入信号端IN、第一时钟信号端CK1、第二时钟信号端CK2和第三时钟信号端CK3输入高电平，此时，由于第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3都传输高电平，所以图2中的所有晶体管M1至M8都截止，由于第二电容C2的耦合，第一节点N1继续保持T5时刻的低电平，第二节点N2保持T5时刻的高电平。因此，在本时刻高电平的第二参考电压VGH经过导通的第五晶体管M5传输至输出端OUT，高电平的第二时钟信号无法通过第六晶体管M6传输至输出端OUT输出端。因此，在第六时刻T6。输出端OUT输出高电平信号。

第七时刻，向输入信号端IN、第二时钟信号端CK2和第三时钟信号端CK3输入高电平，向第一时钟信号端CK1输入低电平。此时，第一晶体管M1和第二晶体管M2的栅极因连接低电平的第一时钟信号CK1，第一晶体管M1和第二晶体管M2导通，因此低电平的第一参考电压VGL通过导通的第一晶体管M1传输至第一节点N1，第五晶体管M5导通，高电平的第二参考电压VGH经过第五晶体管M5输出至输出端OUT，同时，第四晶体管M4的栅极因连接低电平的第一参考电压端VGL而导通，因此本时刻为高电平的输入信号端IN通过导通的第二晶体管M2传输至第二节点N2，控制第六晶体管M6截止，在本时刻，高电平的第二时钟信号端CK2无法经过第六晶体管M6输出至输出端OUT。因此，在第七时刻T7，输出端OUT输出高电平信号。

本实施方式提供的移位寄存器的驱动方法，通过不同时刻输入不同电平的信号来控制移位寄存器输出不同的电平信号，当输出信号为低电平时，第五晶体管M5和第六晶体管M6不会同时开启，同时由于第一电容C1的耦合作用，第三节点N3的电位被进一步拉低，从而保证了第六晶体管M6的开启不受阈值的影响，输出端OUT的低电平信号可以得到准确的电位，解决了现有技术中电路竞争问题，而且本实施方式提供的移位寄存器可以将第三节点N3的刷新变为直流电平VGH的刷新，从而使电路变得更加稳定。

本发明的实施方式还提供了一种栅极驱动电路，包括：N个级联的移位寄存器；N个级联的移位寄存器包括第1级移位寄存器-第N级移位寄存器；其中，N为大于2的正整数；移位寄存器为本发明上述实施方式所提供的移位寄存器。

本发明实施方式还提供了一种阵列基板，该阵列基板包括多条多条栅极线、与栅极线绝缘相交的多条数据线、由栅极线和数据线围合而成呈阵列排布的像素阵列和设置在阵列基板至少一侧的栅极驱动电路，该栅极驱动电路为上述实施方式提供的栅极驱动电路，该栅极驱动电路包括上述实施方式提供的移位寄存器，其中，每个移位寄存器的输出端与一条栅极线电连接。

本发明实施方式提供的阵列基板的***区域还包括第一时钟信号线ck1、第二时钟信号线ck2和第三时钟信号线ck3。其中，栅极驱动电路的各级移位寄存器直接级联，逐级传递触发信号。图4是本发明实施方式提供的各级移位寄存器的一种级联方式。如图4所示，第一时钟信号输入端CK1与第一时钟信号线ck1、第二时钟信号线ck2和第三时钟信号线ck3交替电连接，各级移位寄存器的第二时钟信号输入端CK2与第一时钟信号线ck1、第二时钟信号线ck2和第三时钟信号线ck3交替电连接，第三时钟信号输入端CK3与第一时钟信号线ck1、第二时钟信号线ck2和第三时钟信号线ck3交替电连接，且每级移位寄存器的第一时钟信号输入端CK1、第二时钟信号输入端CK2和第三时钟信号输入端CK3与不同的时钟信号线电连接。

示例性地，图5给出了在图4所示的各级移位寄存器级联方式下，各级移位寄存器输出端OUT输出信号的时序图，图中只给出了前3个输出端的时序图，可以理解的是，本领域专业技术人员可以根据图5对其它各级移位寄存器输出端信号进行类推。

图6是本发明实施方式提供的各级移位寄存器的另一种级联方式。该级联方式相比前述级联方式的区别在于，各级移位寄存器的第一时钟信号输入端CK1与第一时钟信号线ck1和第二时钟信号线ck2交替电连接，第二时钟信号输入端CK2与第一时钟信号线ck1和第二时钟信号线ck2交替电连接，且每级移位寄存器的第一时钟信号输入端CK1和第二时钟信号输入端CK2与不同的时钟信号线电连接，各级移位寄存器的第三时钟信号输入端CK3始终与第三时钟信号线ck3电连接。

示例性地，图7给出了在图6所示的各级移位寄存器级联方式下，各级移位寄存器输出端OUT输出信号的时序图，图中只给出了前3个输出端的时序图，对比图5和图7可以看出，第一输出端OUT1、第二输出端OUT2和第三输出端OUT3的时间间隔不同，这主要是由于图6提供的级联方式中第三始终信号CK3不起移位的功能，只是相当于在第五时刻T5将第一节点N1拉低，并且在后续时刻对第一节点N1和第三节点N3进行刷新。可以理解的是，本领域专业技术人员可以根据图7对其它各级移位寄存器输出端信号进行类推。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种移位寄存器，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电容和第二电容，其中，

所述第一晶体管基于第一时钟信号，将第一参考电压传输至第一节点；

所述第二晶体管基于所述第一时钟信号，将输入信号传输至第二节点；

所述第三晶体管基于第三节点的电压，将所述输入信号传输至所述第一节点；

所述第四晶体管基于所述第一参考电压控制，将所述第二节点的电压传输至所述第三节点；

所述第五晶体管基于所述第一节点的电压，将第二参考电压传输至所述移位寄存器的输出端，所述第二参考电压大于所述第一参考电压；

所述第六晶体管基于所述第三节点的电压，将第二时钟信号传输至所述移位寄存器的输出端；

所述第七晶体管基于第三时钟信号，将所述第一参考电压传输至所述第一节点；

所述第八晶体管基于所述第三时钟信号，将所述第二参考电压传输至所述第二节点；

所述第一电容的一端输入所述第三节点的电压，另一端输入所述输出端的电压；

所述第二电容的一端输入所述第一节点的电压，另一端输入所述第二参考电压。

2.根据权利要求1所述的移位寄存器，其特征在于，还包括输入信号端、第一参考电压端、第一时钟信号端、第二时钟信号端和第三时钟信号端，所述第一晶体管的栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第一参考电压端电连接，所述第一晶体管的第二极与所述第一节点电连接；

所述第二晶体管的栅极与所述第一时钟信号端电连接，所述第二晶体管的第一极与所述输入信号端电连接，所述第二晶体管的第二极与所述第二节点电连接；

所述第三晶体管的栅极与所述第三节点电连接，所述第三晶体管的第一极与所述输入信号端电连接，所述第三晶体管的第二极与所述第一节点电连接；

所述第四晶体管的栅极与所述第一参考电压电连接，所述第四晶体管的第一极与所述第二节点电连接，所述第四晶体管的第二极与所述第三节点电连接；

所述第五晶体管的栅极与所述第一节点电连接，所述第五晶体管的第一极与所述第二参考电压端电连接，所述第五晶体管的第二极与所述输出端电连接；

所述第六晶体管的栅极与所述第三节点电连接，所述第六晶体管的第一极与所述第二时钟信号端电连接，所述第六晶体管的第二极与所述输出端电连接；

所述第七晶体管的栅极与所述第三时钟信号端电连接，所述第七晶体管的第一极与所述第一参考电压端电连接，所述第七晶体管的第二极与所述第一节点电连接；

所述第八晶体管的栅极与所述第三时钟信号端电连接，所述第八晶体管的第一极与所述第二参考电压端电连接，所述第八晶体管的第二极与所述第二节点电连接；

所述第一电容的一端与所述第三节点电连接，另一端与所述输出端电连接；

所述第二电容的一端与所述第一节点电连接，另一端与所述第二参考电压端电连接。

3.一种如权利要求1所述的移位寄存器的驱动方法，其特征在于，包括：

第一时刻，向所述输入信号端、第一时钟信号端输入第一电平信号，向所述第二时钟信号端和第三时钟信号端输入第二电平信号，所述输出端输出所述第二电平信号；

第二时刻，向所述输入信号端、第一时钟信号端、第二时钟信号端和第三时钟信号端输入所述第二电平信号，所述输出端输出所述第二电平信号；

第三时刻，向所述输入信号端、第一时钟信号端、第三时钟信号端输入所述第二电平信号，向所述第二时钟信号端输入所述第一电平信号，所述输出端输出所述第一电平信号；

第四时刻，向所述输入信号端、第一时钟信号端、第二时钟信号端和第三时钟信号端输入所述第二电平信号，所述输出端输出所述第二电平信号；

第五时刻，向所述输入信号端、第一时钟信号端、第二时钟信号端输入所述第二电平信号，向所述第三时钟信号端输入所述第一电平信号，所述输出端输出所述第二电平信号；

第六时刻，向所述输入信号端、第一时钟信号端、第二时钟信号端和第三时钟信号端输入所述第二电平信号，所述输出端输出所述第二电平信号；

第七时刻，向所述输入信号端、第二时钟信号端和第三时钟信号端输入所述第二电平信号，向所述第一时钟信号端输入所述第一电平信号，所述输出端输出所述第二电平信号。

4.根据权利要求1所述的移位寄存器，其特征在于，所述第一晶体管至所述第八晶体管均为PMOS晶体管，所述第一电平信号为低电平，所述第二电平信号为高电平。

5.根据权利要求1所述的移位寄存器，其特征在于，所述第一晶体管至所述第八晶体管均为NMOS晶体管，所述第一电平信号为高电平，所述第二电平信号为低电平。

6.一种栅极驱动电路，其特征在于，包括N个级联的移位寄存器，其中，N为大于2的正整数，所述移位寄存器为权利要求1所述的移位寄存器。

7.一种阵列基板，其特征在于，包括多条栅极线、与所述栅极线绝缘相交的多条数据线、由所述栅极线和所述数据线围合而成的像素阵列和设置在所述阵列基板至少一侧的如权利要求6所述的驱动电路，每个所述移位寄存器的输出端与一条所述栅极线电连接。

8.根据权利要求7所述的阵列基板，其特征在于，所述阵列基板的***区域还包括第一时钟信号线、第二时钟信号线和第三时钟信号线。

9.根据权利要求8所述的阵列基板，所述驱动电路的各级移位寄存器的所述第一时钟信号输入端与所述第一时钟信号线、所述第二时钟信号线和所述第三时钟信号线交替电连接，各级移位寄存器的所述第二时钟信号输入端与所述第一时钟信号线、所述第二时钟信号线和所述第三时钟信号线交替电连接，各级移位寄存器的所述第三时钟信号输入端与所述第一时钟信号线、所述第二时钟信号线和所述第三时钟信号线交替电连接，且每级移位寄存器的所述第一时钟信号输入端、所述第二时钟信号输入端和所述第三时钟信号输入端与不同的时钟信号线电连接。

10.根据权利要求8所述的阵列基板，所述驱动电路的各级移位寄存器的所述第一时钟信号输入端与所述第一时钟信号线和所述第二时钟信号线交替电连接，各级移位寄存器的所述第二时钟信号输入端与所述第一时钟信号线和所述第二时钟信号线交替电连接，且每级移位寄存器的所述第一时钟信号输入端和所述第二时钟信号输入端与不同的时钟信号线电连接，各级移位寄存器的所述第三时钟信号输入端与所述第三时钟信号线电连接。