CN103943090A - 栅极驱动电路及栅极驱动方法 - Google Patents

Abstract

本发明提供一种栅极驱动电路及方法。该栅极驱动电路包括：栅极驱动模块（2或2’）及数个多路复用器模块（4或4’），所述多路复用器模块（4或4’）电性连接对应的信号输出端口（20或20’）并且包括低电平输入端（VGL或VGL’）以及用于电性连接Tri-gate架构的面板的第一、第二与第三信号输出端（43、44及45或43’、44’及45’），所述多路复用器模块（4或4’）控制其第一、第二及第三信号输出端（43、44及45或43’、44’及45’）与其低电平输入端（VGL或VGL’）或者所述对应的信号输出端口（20或20’）电性导通/断路。本发明还提供了相应的栅极驱动方法。本发明的栅极驱动电路及方法可大幅精简Tri-gate模式栅极驱动器件的数量，使面板边界布线面积缩小。

Description

栅极驱动电路及栅极驱动方法

技术领域

本发明涉及液晶显示领域，尤其涉及一种栅极驱动电路及栅极驱动方法。

背景技术

GOA（Gate Driver on Array，阵列基板行驱动）技术是将作为栅极开关电路的TFT（Thin Film Transistor，薄膜场效应晶体管）集成于阵列基板上，从而省掉原先设置在阵列基板外的栅极驱动集成电路部分，从材料成本和工艺步骤两个方面来降低产品的成本。GOA技术是目前TFT-LCD（Thin FilmTransistor-Liquid Crystal Display，薄膜场效应晶体管液晶显示器）技术领域常用的一种栅极驱动电路技术，其制作工艺简单，具有良好的应用前景。GOA电路的功能主要包括：利用上一行栅线输出的高电平信号对移位寄存器单元中的电容充电，以使本行栅线输出高电平信号，再利用下一行栅线输出的高电平信号实现复位。

请参阅图1，其为现有的GOA搭配Tri-gate架构的面板的架构示意图。现有的GOA电路主要由若干个移位寄存器单元组成，每个移位寄存器单元对应一条栅线，输出端用于驱动显示面板的像素区，也就是说整个栅极驱动器对应G₁，G₂，……G_3n栅极扫描线，像素区包括采用Tri-gate（三维晶体管）设计而阵列排布的多个像素单元，每个像素单元包括R，G，B三种颜色，源极驱动器通过数据线S₁，S₂，……S_m向各个像素单元输出数据信号。Tri-gate（三维晶体管）技术是一种特殊的堆叠架构，是在三栅极导电通道三面添加“垂直尾翼结构”，排除多余热量，通过高组合栅绝缘体和应变硅，为移动设备提供更长的电池寿命和更好的性能。通过采用GOA搭配Tri-gate架构的面板，可以让栅极扫描线的数目增加3倍，借此降低源极驱动器（source driver）的数据线的数目，使源极驱动器的成本下降，将该Tri-gate技术与GOA技术结合起来，可实现单一晶片的目的。

然而，GOA的一个单元（cell）通常是由数个TFT与电容组成，例如7T2C，电容在布线上会占掉一些面积，若再搭配应用Tri-gate架构的面板，整个GOA的单元数目就要变成原来的三倍，将会使得面板的边界布线（layout）面积变大。

另一方面，多路复用技术是指在数据通信***或计算机网络***中，传输媒体的带宽或容量往往超过传输单一信号的需求，为了有效地利用通信线路，希望一个信道同时传输多路信号。采用多路复用技术能把多个信号组合起来在一条物理信道上进行传输,在远距离传输时可大大节省电缆的安装和维护费用。

发明内容

本发明的目的在于提供一种栅极驱动电路，具有多路复用器模块，能够减少TFT-LCD边界布线的面积和GOA器件数量，且能正常驱动栅极线。

本发明的另一目的在于提供一种栅极驱动方法，能够减少TFT-LCD边界布线的面积和GOA器件数量，且能正常驱动栅极线。

为实现上述目的，本发明提供一种栅极驱动电路，包括：具有数个信号输出端口的栅极驱动模块及数个多路复用器模块，每个所述多路复用器模块电性连接对应的信号输出端口并且包括低电平输入端以及用于电性连接Tri-gate架构的面板的第一、第二与第三信号输出端，每个所述多路复用器模块控制其第一、第二及第三信号输出端与其低电平输入端或者所述对应的信号输出端口电性导通/断路；当驱动所述Tri-gate架构的面板时，所述多路复用器模块控制其第一、第二与第三信号输出端交替与所述对应的信号输出端口电性导通，并且控制未与所述对应的信号输出端口电性导通的其第一、第二或第三信号输出端与其低电平输入端电性导通。

其中，所述栅极驱动模块为GOA模块。

其中，所述多路复用器模块包括第一多路复用器单元，第二多路复用器单元及第三多路复用器单元；

所述第一多路复用器单元包括第一晶体管和第二晶体管，所述第一晶体管具有第一栅极、第一源极及第一漏极，所述第二晶体管具有第二栅极、第二源极及第二漏极，所述第一源极电性连接至所述栅极驱动模块的信号输出端口，所述第一栅极电性连接至第二栅极，第二漏极电性连接所述低电平输入端，所述第一漏极与第二源极及第一信号输出端电性连接；

所述第二多路复用器单元包括第三晶体管和第四晶体管，所述第三晶体管具有第三栅极、第三源极及第三漏极，所述第四晶体管具有第四栅极、第四源极及第四漏极，所述第三源极电性连接至所述栅极驱动模块的信号输出端口，所述第三栅极电性连接至第四栅极，第四漏极电性连接所述低电平输入端，所述第三漏极与第四源极及第二信号输出端电性连接；

所述第三多路复用器单元包括第五晶体管和第六晶体管，所述第五晶体管具有第五栅极、第五源极及第五漏极，所述第六晶体管具有第六栅极、第六源极及第六漏极，所述第五源极电性连接至所述栅极驱动模块的信号输出端口，所述第五栅极电性连接至第六栅极，第六漏极电性连接所述低电平输入端，所述第五漏极与第六源极及第三信号输出端电性连接；

所述第一晶体管、第三晶体管、及第五晶体管均为N型MOS管，所述第二晶体管、第四晶体管、及第六晶体管均为P型MOS管。

其中，当驱动所述Tri-gate架构的面板时，所述多路复用器模块为控制其第一、第二与第三信号输出端交替与所述对应的信号输出端口电性导通，并且控制未与所述对应的信号输出端口电性导通的其第一、第二或第三信号输出端与其低电平输入端电性导通，控制信号EN_R输入所述第一栅极及第二栅极，控制信号EN_G输入所述第三栅极及第四栅极，控制信号EN_B输入所述第五栅极及第六栅极。

其中，所述第一、第二与第三多路复用器单元为低温多晶硅TFT。

其中，所述多路复用器模块包括第一、第二及第三多路复用器单元；

所述第一多路复用器单元包括第一晶体管和第二晶体管，所述第一晶体管具有第一栅极、第一源极及第一漏极，所述第二晶体管具有第二栅极、第二源极及第二漏极，所述第一源极电性连接至所述栅极驱动模块的信号输出端口，所述第一栅极电性连接至第二栅极，第二漏极电性连接所述低电平输入端，所述第一漏极与第二源极、第一信号输出端电性连接；

所述第二多路复用器单元包括第三晶体管和第四晶体管，所述第三晶体管具有第三栅极、第三源极及第三漏极，所述第四晶体管具有第四栅极、第四源极及第四漏极，所述第三源极电性连接至所述栅极驱动模块的信号输出端口，所述第三栅极电性连接至第四栅极，第四漏极电性连接所述低电平输入端，所述第三漏极与第四源极、第二信号输出端电性连接；

所述第三多路复用器单元包括第五晶体管和第六晶体管，所述第五晶体管具有第五栅极、第五源极及第五漏极，所述第六晶体管具有第六栅极、第六源极及第六漏极，所述第五源极电性连接至所述栅极驱动模块的信号输出端口，所述第五栅极电性连接至第六栅极，第六漏极电性连接所述低电平输入端，所述第五漏极与第六源极、第三信号输出端电性连接；

所述第一、第二、第三、第四、第五与第六晶体管均为N型MOS管。

其中，当驱动所述Tri-gate架构的面板时，所述多路复用器模块为控制其第一、第二与第三信号输出端交替与所述对应的信号输出端口电性导通，并且控制未与所述对应的信号输出端口电性导通的其第一、第二或第三信号输出端与其低电平输入端电性导通，控制信号EN_R施加于第一栅极，控制信号EN_G施加于第三栅极，控制信号EN_B施加于第五栅极上，控制信号EN_R、EN_G及EN_B的反向信号分别为控制信号EN_R_N、EN_G_N及EN_B_N并且分别对应施加于第二栅极、第四栅极与第六栅极上。

其中，所述第一、第二与第三多路复用器单元为非晶硅TFT。

本发明还提供了一种栅极驱动方法，包括：

步骤100、提供具有数个信号输出端口的栅极驱动模块及数个多路复用器模块，每个所述多路复用器模块包括低电平输入端以及第一、第二与第三信号输出端；

步骤110、所述多路复用器模块电性连接对应的信号输出端口；

步骤120、所述多路复用器模块通过所述第一、第二与第三信号输出端电性连接Tri-gate架构的面板；

步骤130、当驱动所述Tri-gate架构的面板时，所述多路复用器模块控制其第一、第二与第三信号输出端交替与所述对应的信号输出端口电性导通；

步骤140、当驱动所述Tri-gate架构的面板时，所述多路复用器模块控制未与所述对应的信号输出端口电性导通的其第一、第二或第三信号输出端与其低电平输入端电性导通。

其中，所述栅极驱动模块为GOA模块。

本发明的有益效果：本发明所提供的栅极驱动电路及栅极驱动方法，将多路复用器模块应用在栅极驱动电路搭配Tri-gate架构的面板上，可使栅极驱动电路搭配Tri-gate架构的面板边界布线面积缩小，且能正常驱动栅极线。

为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。

附图说明

下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。

附图中，

图1为现有的GOA搭配Tri-gate架构的面板的架构示意图；

图2为本发明栅极驱动电路的时序图；

图3为本发明栅极驱动电路第一实施例的电路示意图；

图4为本发明栅极驱动电路第二实施例的电路示意图。

具体实施方式

为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。

请参阅图3，为本发明第一实施例的电路示意图。本发明提供一种栅极驱动电路，包括：栅极驱动模块2及分别电性连接该栅极驱动模块2的数个应用于Tri-gate架构的面板的多路复用器模块4，其中，所述栅极驱动模块2包括数个信号输出端口20；其中，栅极驱动模块2可以为GOA模块；

所述多路复用器模块4包括低电平输入端VGL、第一、第二与第三多路复用器单元40、41及42、以及第一、第二与第三信号输出端43、44及45；

所述每一多路复用器模块4具有三个控制信号，分别对应第一、第二与第三多路复用器单元40、41及42；

所述栅极驱动模块2的每一信号输出端口20电性连接至每一多路复用器模块4的第一、第二与第三信号输出端43、44及45；

在本实施例中，以第一组多路复用器模块4为例进行论述，该多路复用器模块4包括：低电平输入端VGL，第一、第二与第三多路复用器单元40、41及42、以及第一、第二与第三信号输出端43、44及45；所述多路复用器模块4的第一、第二与第三信号输出端43、44及45电性连接至栅极驱动模块2的信号输出端口20；

所述第一多路复用器单元40包括：第一晶体管T1和第二晶体管T2，所述第一晶体管T1具有第一栅极g1、第一源极s1及第一漏极d1，所述第二晶体管T2具有第二栅极g2、第二源极s2及第二漏极d2，所述第一源极s1电性连接至栅极驱动模块2的信号输出端口20，所述第一栅极g1电性连接至第二栅极g2，第二漏极d2外接多路复用器模块4的低电平输入端VGL用以关闭薄膜晶体管（TFT），所述第一漏极d1与第二源极s2、多路复用器模块4的第一信号输出端43电性连接。

所述第二多路复用器单元41包括：第三晶体管T3和第四晶体管T4，所述第三晶体管T3具有第三栅极g3、第三源极s3及第三漏极d3，所述第四晶体管T4具有第四栅极g4、第四源极s4及第四漏极d4，所述第三源极s3电性连接至栅极驱动模块2的信号输出端口20，所述第三栅极g3电性连接至第四栅极g4，第四漏极d4外接多路复用器模块4的低电平输入端VGL用以关闭薄膜晶体管，所述第三漏极d3与第四源极s4、多路复用器模块4的第二信号输出端44电性连接。

所述第三多路复用器单元42包括：第五晶体管T5和第六晶体管T6，所述第五晶体管T5具有第五栅极g5、第五源极s5及第五漏极d5，所述第六晶体管T6具有第六栅极g6、第六源极s6及第六漏极d6，所述第五源极s5电性连接至栅极驱动模块2的信号输出端口20，所述第五栅极g5电性连接至第六栅极g6，第六漏极d6外接多路复用器模块4的低电平输入端VGL用以关闭薄膜晶体管，所述第五漏极d5与第六源极s6、多路复用器模块4的第三信号输出端45电性连接。

在本实施例中，所述第一、第二与第三多路复用器单元40、41及42中第一晶体管T1、第三晶体管T3及第五晶体管T5均为N型场效应（MOS）管，第二晶体管T2、第四晶体管T4及第六晶体管T6均为P型MOS管，此第一、第二与第三多路复用器单元40、41、42可应用低温多晶硅（Low TemperaturePoly-silicon，LTPS）制程制备。所述每一多路复用器模块4具有三个控制信号，分别对应施加在第一栅极g1与第二栅极g2、第三栅极g3与第四栅极g4、及第五栅极g5与第六栅极g6上，其分别为EN_R（控制红色像素的使能信号）、EN_G（控制绿色像素的使能信号）及EN_B（控制蓝色像素的使能信号）。EN_R，EN_G及EN_B可以利用现有的源极驱动芯片（source IC）来产生，如图2所示，可以通过源极驱动芯片的开始信号(STB或称TP)来解析每一组RGB信号的起始时间，而每个RGB信号的起始时间则可通过计时器控制触发，STB/TP，EN_R，EN_G及EN_B的波形可如图2所示。本发明如用于GOA电路，可以新增这三根信号线EN_R，EN_G及EN_B在玻璃上。

所述每一个多路复用器模块4的第一、第二与第三信号输出端43、44及45，利用多路复用器单元（mux）来做切换，假设多路复用器模块的信号输出端为M，则整个电路所需要的多路复用器模块数目为M/3。每个GOA单元的输出可以对应三条扫瞄线，利用mux来做切换，也就是说如图2所示的GOA单元的输出Xn可以通过图3所示的电路图切换成为G3n-2，G3n-1，及G3n三条扫描线，假设所需栅极扫瞄线数为N，则采用本发明后所需要的GOA单元数目为N/3，相对减少了所需GOA单元的数目，进而可以减少边界布线面积。

请参阅图2并结合3，图2为本发明电路的时序图。如果将栅极驱动模块2的数个信号输出端口按一定顺序进行排列，相应的将数个应用于Tri-gate架构的面部的多路复用器模块的第一、第二与第三信号输出端也进行排序，N代表排列的顺序，故图2中X_n与X_n+1对应图3中栅极驱动模块的数个信号输出端口如X₁与X₂；图2中G_3n-2、G_3n-1与G_3n对应图3中数个多路复用器模块的第一、第二与第三信号输出端，输出G₁，G₂，……G₆信号来驱动对应的像素R_n，G_n，B_n等。本发明第一实施例的工作原理：以EN_R使能信号为例，第一晶体管T1与第二晶体管T2同接受此EN_R使能信号，第二晶体管T2的第二源极s2接第一晶体管T1第一漏极d1，第二晶体管T2的第二漏极d2外接低电平VGL，当EN_R为高电平，第一晶体管T1被打开，第一晶体管T1的第一漏极d1为高电平，此时第二晶体管T2的栅源电压VGS为低电平，截止状态，第一信号输出端43正常扫描导通。当在下一时隙，EN_G使能信号开启，20对应仍输入高电平，此时EN_R为低电平，第一晶体管T1关闭，而第二晶体管T2的栅源电压VGS为负极性高电平，第二晶体管T2切换为导通状态，第一信号输出端43此刻表示为VGL低电平状态，无扫描信号。

同理，使能信号为EN_G时，第三晶体管T3与第四晶体管T4同接此EN_G使能信号，第四晶体管T4的第四源极s4接第三晶体管T3第三漏极d3，第四晶体管T4的第四漏极d4外接低电平VGL，当EN_G为高电平，第三晶体管T3被打开，第三晶体管T3的第三漏极d3为高电平，此时第四晶体管T4的栅源电压VGS为低电平，截止状态，第二信号输出端44正常扫描导通。当在下一时隙，EN_B使能信号开启，20对应仍输入高电平，此时EN_G为低电平，第三晶体管T3关闭，而第四晶体管T4的栅源电压VGS为负极性高电平，第四晶体管T4切换为导通状态，第二信号输出端44此刻表示为VGL低电平状态，无扫描信号。

使能信号为EN_B时，第五晶体管T5与第六晶体管T6同接此EN_B使能信号，第六晶体管T6的第六源极s6接第五晶体管T5第五漏极d5，第六晶体管T6的第六漏极d6外接低电平VGL，当EN_B为高电平，第五晶体管T5被打开，第五晶体管T5的第五漏极d5为高电平，此时第六晶体管T6的栅源电压VGS为低电平，截止状态，第三信号输出端45正常扫描导通。当在下一时隙，EN_R使能信号开启，信号输出端口20对应仍输入高电平，此时EN_B为低电平，第五晶体管T5关闭，而第六晶体管T6的栅源电压VGS为负极性高电平，第六晶体管T6切换为导通状态，第三信号输出端45此刻表示为VGL低电平状态，无扫描信号。

接下来，对于每个GOA单元输出的扫描线及对应的应用于Tri-gate架构的面板的多路复用器模块，可以按照如上所述进行周期性反复实施。

请参阅图4并结合图2，图4为本发明第二实施例的电路示意图，将数个信号输出端口按一定顺序进行排列，相应的将数个应用于Tri-gate架构的面板的多路复用器模块的第一、第二与第三信号输出端也进行排序，N代表排列的顺序，故图2中X_n与X_n+1对应图4中栅极驱动模块的数个信号输出端口；图2中G_3n-2、G_3n-1与G_3n对应图4中数个多路复用器模块的第一、第二与第三信号输出端。在本实施例中，包括：栅极驱动模块2’及分别电性连接该栅极驱动模块的数个应用Tri-gate的多路复用器模块4’，其中，所述栅极驱动模块2’包括数个信号输出端口20’；

所述多路复用器模块4’包括低电平输入端VGL’、第一、第二与第三多路复用器单元40’、41’及42’、以及第一、第二与第三信号输出端43’、44’及45’；

所述每一多路复用器模块4’具有三个控制信号及三个反向控制信号，分别对应第一、第二与第三多路复用器单元40’、41’及42’；

所述栅极驱动模块2’的每一信号输出端口20’电性连接至每一多路复用器模块4’的第一、第二与第三信号输出端43’、44’及45’；

在本实施例中，以第一组应用于Tri-gate架构的面板的多路复用器模块4’为例进行论述，该多路复用器模块4’包括低电平输入端VGL’，第一、第二与第三多路复用器单元40’、41’及42’，以及第一、第二与第三信号输出端43’、44’及45’；所述多路复用器模块4’的第一、第二与第三信号输出端43’、44’及45’电性连接至栅极驱动模块2’的信号输出端口20’。

所述第一多路复用器单元40’包括：第一晶体管T1’和第二晶体管T2’，所述第一晶体管T1’具有第一栅极g1’、第一源极s1’及第一漏极d1’，所述第二晶体管T2’具有第二栅极g2’、第二源极s2’及第二漏极d2’，所述第一源极s1’电性连接至栅极驱动模块2’的信号输出端口20’，所述第一栅极g1’电性连接至第二栅极g2’，第二漏极d2’外接多路复用器模块4’的低电平输入端VGL用以关闭薄膜晶体管，所述第一漏极d1’与第二源极s2’、多路复用器模块4’的第一信号输出端43’电性连接。

所述第二多路复用器单元41’包括：第三晶体管T3’和第四晶体管T4’，所述第三晶体管T3’具有第三栅极g3’、第三源极s3’及第三漏极d3’，所述第四晶体管T4’具有第四栅极g4’、第四源极s4’及第四漏极d4’，所述第三源极s3’电性连接至栅极驱动模块2’的信号输出端口20’，所述第三栅极g3’电性连接至第四栅极g4’，第四漏极d4’外接多路复用器模块4’的低电平输入端VGL’用以关闭薄膜晶体管，所述第三漏极d3’与第四源极s4’、多路复用器模块4’的第二信号输出端44’电性连接。

所述第三多路复用器单元42’包括：第五晶体管T5’和第六晶体管T6’，所述第五晶体管T5’具有第五栅极g5’、第五源极s5’及第五漏极d5’，所述第六晶体管T6’具有第六栅极g6’、第六源极s6’及第六漏极d6’，所述第五源极s5’电性连接至栅极驱动模块2’的信号输出端口20’，所述第五栅极g5’电性连接至第六栅极g6’，第六漏极d6’外接多路复用器模块4’的低电平输入端VGL’用以关闭薄膜晶体管，所述第五漏极d5’与第六源极s6’、多路复用器模块4’的第三信号输出端45’电性连接。

所述第一、第二与第三多路复用器单元40’、41’及42’中第一晶体管T1’、第二晶体管T2’、第三晶体管T3’、第四晶体管T4’、第五晶体管T5’及第六晶体管T6’均为N型MOS管。所述每一多路复用器模块4’具有三个控制信号及三个反向控制信号，所述三个控制信号分别对应施加于第一栅极g1’、第三栅极g3’与第五栅极g5’上，其分别为EN_R（控制红色像素的使能信号）、EN_G（控制绿色像素的使能信号）、EN_B（反向控制蓝色像素的使能信号）；所述三个反向控制信号分别对应施加于第二栅极g2’、第四栅极g4’与第六栅极g6’上，其分别为EN_R_N（反向控制红色像素的使能信号）、EN_G_N（反向控制绿色像素的使能信号）及EN_B_N（反向控制蓝色像素的使能信号）。EN_R，EN_G及EN_B可以利用现有的源极驱动芯片（source IC）来产生，相应可以产生反向信号EN_R_N、EN_G_N及EN_B_N。本发明如用于GOA电路，可以新增这六根信号线EN_R，EN_G，EN_B，EN_R_N，EN_G_N及EN_B_N在玻璃上。所述第一、第二与第三多路复用器单元40’、41’及42’可以应用非晶硅（a-si）制程制备。

本实施例的工作原理与第一实施例相同，因此不再赘述。本领域技术人员可以理解，NMOS及PMOS的源极和漏极一般可以互换，因此图3及图4的电路示意图中对晶体管的标注仅用于举例。而且，本发明将多路复用器的技术应用在GOA搭配tri-gate架构的面板上，每一组多路复用器包含两个电晶体NMOS+PMOS或NMOS+NMOS，其中接到GOA输出的NMOS用来传递扫描信号，另一个PMOS(或NMOS)共同接到VGL用以关闭TFT，图2所示的时序图仅用于举例说明而非限定本发明如何利用多路复用器来将一个GOA单元的输出切换为三个扫描线信号。

根据本发明的栅极驱动电路，本发明还相应提供了一种栅极驱动方法，主要包括：

步骤100、提供具有数个信号输出端口的栅极驱动模块及数个多路复用器模块，每个所述多路复用器模块包括低电平输入端以及第一、第二与第三信号输出端；

步骤110、所述多路复用器模块电性连接对应的信号输出端口；

步骤120、所述多路复用器模块通过所述第一、第二与第三信号输出端电性连接Tri-gate架构的面板；

步骤130、当驱动所述Tri-gate架构的面板时，所述多路复用器模块控制其第一、第二与第三信号输出端交替与所述对应的信号输出端口电性导通；

步骤140、当驱动所述Tri-gate架构的面板时，所述多路复用器模块控制未与所述对应的信号输出端口电性导通的其第一、第二或第三信号输出端与其低电平输入端电性导通。

该栅极驱动方法可以根据前述说明及图2，图3及图4来理解，在此不再赘述。

综上所述，本发明所提供的栅极驱动电路及栅极驱动方法，将多路复用器模块应用在栅极驱动电路搭配Tri-gate架构的面板上，可使栅极驱动电路搭配Tri-gate架构的面板边界布线面积缩小，且能正常驱动栅极线。

以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括：具有数个信号输出端口（20或20’）的栅极驱动模块（2或2’）及数个多路复用器模块（4或4’），每个所述多路复用器模块（4或4’）电性连接对应的信号输出端口（20或20’）并且包括低电平输入端（VGL或VGL’）以及用于电性连接Tri-gate架构的面板的第一、第二与第三信号输出端（43、44及45或43’、44’及45’），每个所述多路复用器模块（4或4’）控制其第一、第二及第三信号输出端（43、44及45或43’、44’及45’）与其低电平输入端（VGL或VGL’）或者所述对应的信号输出端口（20或20’）电性导通/断路；当驱动所述Tri-gate架构的面板时，所述多路复用器模块（4或4’）控制其第一、第二与第三信号输出端（43、44及45或43’、44’及45’）交替与所述对应的信号输出端口（20或20’）电性导通，并且控制未与所述对应的信号输出端口（20或20’）电性导通的其第一、第二或第三信号输出端（43、44及45或43’、44’及45’）与其低电平输入端（VGL或VGL’）电性导通。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动模块（2或2’）为GOA模块。

3.如权利要求1所述的栅极驱动电路，其特征在于，所述多路复用器模块（4）包括第一多路复用器单元（40），第二多路复用器单元（41）及第三多路复用器单元（42）；

所述第一多路复用器单元（40）包括第一晶体管（T1）和第二晶体管（T2），所述第一晶体管（T1）具有第一栅极（g1）、第一源极（s1）及第一漏极（d1），所述第二晶体管（T2）具有第二栅极（g2）、第二源极（s2）及第二漏极（d2），所述第一源极（s1）电性连接至所述栅极驱动模块（2）的信号输出端口（20），所述第一栅极（g1）电性连接至第二栅极（g2），第二漏极（d2）电性连接所述低电平输入端（VGL），所述第一漏极（d1）与第二源极（s2）及第一信号输出端（43）电性连接；

所述第二多路复用器单元（41）包括第三晶体管（T3）和第四晶体管（T4），所述第三晶体管（T3）具有第三栅极（g3）、第三源极（s3）及第三漏极（d3），所述第四晶体管（T4）具有第四栅极（g4）、第四源极（s4）及第四漏极（d4），所述第三源极（s3）电性连接至所述栅极驱动模块（2）的信号输出端口（20），所述第三栅极（g3）电性连接至第四栅极（g4），第四漏极（d4）电性连接所述低电平输入端（VGL），所述第三漏极（d3）与第四源极（s4）及第二信号输出端（44）电性连接；

所述第三多路复用器单元（42）包括第五晶体管（T5）和第六晶体管（T6），所述第五晶体管（T5）具有第五栅极（g5）、第五源极（s5）及第五漏极（d5），所述第六晶体管（T6）具有第六栅极（g6）、第六源极（s6）及第六漏极（d6），所述第五源极（s5）电性连接至所述栅极驱动模块（2）的信号输出端口（20），所述第五栅极（g5）电性连接至第六栅极（g6），第六漏极（d6）电性连接所述低电平输入端（VGL），所述第五漏极（d5）与第六源极（s6）及第三信号输出端（45）电性连接；

所述第一晶体管（T1）、第三晶体管（T3）、及第五晶体管（T5）均为N型MOS管，所述第二晶体管（T2）、第四晶体管（T4）、及第六晶体管（T6）均为P型MOS管。

4.如权利要求3所述的栅极驱动电路，其特征在于，当驱动所述Tri-gate架构的面板时，所述多路复用器模块（4）为控制其第一、第二与第三信号输出端（43、44及45）交替与所述对应的信号输出端口（20）电性导通，并且控制未与所述对应的信号输出端口（20）电性导通的其第一、第二或第三信号输出端（43、44及45）与其低电平输入端（VGL）电性导通，控制信号EN_R输入所述第一栅极（g1）及第二栅极（g2），控制信号EN_G输入所述第三栅极（g3）及第四栅极（g4），控制信号EN_B输入所述第五栅极（g5）及第六栅极（g6）。

5.如权利要求3所述的栅极驱动电路，其特征在于，所述第一、第二与第三多路复用器单元（40、41及42）为低温多晶硅TFT。

6.如权利要求1所述的栅极驱动电路，其特征在于，所述多路复用器模块（4’）包括第一、第二及第三多路复用器单元（40’、41’及42’）；

所述第一多路复用器单元（40’）包括第一晶体管（T1’）和第二晶体管（T2’），所述第一晶体管（T1’）具有第一栅极（g1’）、第一源极（s1’）及第一漏极（d1’），所述第二晶体管（T2’）具有第二栅极（g2’）、第二源极（s2’）及第二漏极（d2’），所述第一源极（s1’）电性连接至所述栅极驱动模块（2’）的信号输出端口（20’），所述第一栅极（g1’）电性连接至第二栅极（g2’），第二漏极（d2’）电性连接所述低电平输入端（VGL’），所述第一漏极（d1’）与第二源极（s2’）、第一信号输出端（43’）电性连接；

所述第二多路复用器单元（41’）包括第三晶体管（T3’）和第四晶体管（T4’），所述第三晶体管（T3’）具有第三栅极（g3’）、第三源极（s3’）及第三漏极（d3’），所述第四晶体管（T4’）具有第四栅极（g4’）、第四源极（s4’）及第四漏极（d4’），所述第三源极（s3’）电性连接至所述栅极驱动模块（2’）的信号输出端口（20’），所述第三栅极（g3’）电性连接至第四栅极（g4’），第四漏极（d4’）电性连接所述低电平输入端（VGL’），所述第三漏极（d3’）与第四源极（s4’）、第二信号输出端（44’）电性连接；

所述第三多路复用器单元（42’）包括第五晶体管（T5’）和第六晶体管（T6’），所述第五晶体管（T5’）具有第五栅极（g5’）、第五源极（s5’）及第五漏极（d5’），所述第六晶体管（T6’）具有第六栅极（g6’）、第六源极（s6’）及第六漏极（d6’），所述第五源极（s5’）电性连接至所述栅极驱动模块（2’）的信号输出端口（20’），所述第五栅极（g5’）电性连接至第六栅极（g6’），第六漏极（d6’）电性连接所述低电平输入端（VGL’），所述第五漏极（d5’）与第六源极（s6’）、第三信号输出端（45’）电性连接；

所述第一、第二、第三、第四、第五与第六晶体管（T1’、T2’、T3’、T4’、T5’及T6’）均为N型MOS管。

7.如权利要求6所述的栅极驱动电路，其特征在于，当驱动所述Tri-gate架构的面板时，所述多路复用器模块（4’）为控制其第一、第二与第三信号输出端（43’、44’及45’）交替与所述对应的信号输出端口（20’）电性导通，并且控制未与所述对应的信号输出端口（20’）电性导通的其第一、第二或第三信号输出端（43’、44’及45’）与其低电平输入端（VGL’）电性导通，控制信号EN_R施加于第一栅极（g1’），控制信号EN_G施加于第三栅极（g3’），控制信号EN_B施加于第五栅极（g5’）上，控制信号EN_R、EN_G及EN_B的反向信号分别为控制信号EN_R_N、EN_G_N及EN_B_N并且分别对应施加于第二栅极（g2’）、第四栅极（g4’）与第六栅极（g6’）上。

8.如权利要求6所述的栅极驱动电路，其特征在于，所述第一、第二与第三多路复用器单元（40’、41’及42’）为非晶硅TFT。

9.一种栅极驱动方法，其特征在于，包括：

步骤100、提供具有数个信号输出端口的栅极驱动模块及数个多路复用器模块，每个所述多路复用器模块包括低电平输入端以及第一、第二与第三信号输出端；

步骤110、所述多路复用器模块电性连接对应的信号输出端口；

步骤120、所述多路复用器模块通过所述第一、第二与第三信号输出端电性连接Tri-gate架构的面板；

步骤130、当驱动所述Tri-gate架构的面板时，所述多路复用器模块控制其第一、第二与第三信号输出端交替与所述对应的信号输出端口电性导通；

步骤140、当驱动所述Tri-gate架构的面板时，所述多路复用器模块控制未与所述对应的信号输出端口电性导通的其第一、第二或第三信号输出端与其低电平输入端电性导通。

10.如权利要求9所述的栅极驱动方法，其特征在于，所述栅极驱动模块为GOA模块。