CN105471410A - 具有低时钟功率的触发器 - Google Patents

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Abstract

本公开提供了一种由于减少的晶体管计数而利用低功率的触发器(200)。该触发器(200)包括三态反相器(205)，该三态反相器接收触发器输入(202)和时钟输入(204)。主锁存器(220)耦合到该三态反相器(205)的输出端并且向该三态反相器(205)提供控制信号(207)。该控制信号(207)激活该三态反相器(205)。从锁存器(240)接收该主锁存器(220)的输出和该控制信号(207)。输出反相器(250)耦合到该从锁存器(240)的输出端并且生成触发器输出(252)。

Description

具有低时钟功率的触发器
技术领域
本公开的实施例涉及集成电路中的具有低时钟功率的触发器。
背景技术
由于集成电路(IC)的持续发展，触发器对任何电路设计的功率的很大一部分做出了贡献。IC中消耗功率的各个单元是逻辑实现、触发器、RAM、时钟树和集成时钟门控(ICG)单元。各个单元的功耗比较如下；在典型的设计中，逻辑实现消耗全部功率的29％、触发器27％、RAM18％、时钟树16％和ICG10％。在数字设计中，触发器形成数字子芯片的20-40％。
触发器内部的大部分功率由接收时钟输入的晶体管消耗，这是由于数据活动因素通常低得多。不管数据是否在每个周期改变，接收时钟输入的晶体管保持在每个时钟周期切换。因此，明显的是，由于晶体管计数减少，触发器所消耗的功率也能够减少。此外，触发器中的时钟功率对于总体数字功耗而言是关键的。时钟功耗是由于各个时钟阶段的冗长同步以及触发器内的这些时钟信号的路由导致的。明显的是，触发器面积的减少将直接改善总体数字功耗。
发明内容
本发明内容被提供以符合37C.F.R.§1.73，要求本发明的发明内容简要地指示本发明的性质和本质。本发明内容是通过以下理解提交的：本发明内容将不用于解释或限制权利要求书的范围或含义。
实施例提供了一种触发器。该触发器包括三态反相器，该三态反相器接收触发器输入和时钟输入。主锁存器耦合到该三态反相器的输出端并且向该三态反相器提供控制信号。该控制信号激活该三态反相器。从锁存器接收该主锁存器的输出和该控制信号。输出反相器耦合到该从锁存器的输出端并且生成触发器输出。
在以下附图和具体实施方式中提供其他方面和示例实施例。
附图说明
图1示出了触发器的示意图；
图2示出了根据实施例的触发器的示意图；
图3示出了根据实施例的触发器的晶体管级别实施方式的示意图；
图4示出了根据实施例的触发器的示意图；
图5示出了根据实施例的触发器的晶体管级别实施方式的示意图；
图6示出了根据实施例的扫描触发器的示意图；以及
图7示出了根据该实施例的装置的示意图。
具体实施方式
图1示出了触发器100的示意图。触发器100接收触发器输入D155、时钟输入CLK160和反相时钟输入CLKZ165。三态反相器105耦合到主锁存器110。在三态反相器115处接收主锁存器110的输出。从锁存器125耦合到三态反相器115。使用两个背靠背反相器实现主锁存器110和从锁存器125。
背靠背反相器主锁存器110中反相器110a和三态反相器110b从锁存器125中反相器125a和三态反相器125b。从锁存器125的输出等于三态反相器115的输出。在数据反相器130处接收从锁存器125的输出。数据反相器130生成触发器输出Q180。反相器135接收时钟输入CLK160以便生成反相时钟输入CLKZ165。
现在解释在图1中示出的触发器的操作。使用PMOS和NMOS晶体管实现触发器100。使用耦合到三态反相器115的主锁存器110和从锁存器125存储触发器输入155。从锁存器125的输出由数据反相器130反相以便生成触发器输出Q180。触发器100内部的大部分功率由接收时钟输入CLK160和反相时钟输入CLKZ165的晶体管消耗。不管触发器输入155是否存在变化，接收时钟输入CLK160和反相时钟输入CLKZ165的晶体管每个时钟周期切换。
在触发器100中，在触发器100、主锁存器110的三态反相器110b、三态反相器115和从锁存器125的三态反相器125b的输入端处接收时钟输入CLK160和反相时钟输入CLKZ165。因此，存在接收时钟输入CLK160或者反相时钟输入CLKZ165的总共十个晶体管。因此，明显的是，由于晶体管尤其是时钟晶体管的数量减少，触发器100所消耗的功率也能够减少。此外，时钟输入CLK160和反相时钟输入CLKZ165的恒定切换致使大量的栅电容充电和放电。
由于晶体管的数量减少，触发器100所消耗的大量的功率能够减少。此外，触发器100中的时钟功率对于总体数字功耗而言是关键的。时钟功耗是由于各个时钟阶段的冗长同步以及触发器100内的这些时钟信号的路由导致的。于是，触发器100必须与时钟输入CLK160对齐，从而产生功率高效的设计。
图2示出了根据实施例的触发器200的示意图。触发器200包括三态反相器205、主锁存器220、从锁存器240和输出反相器250。三态反相器205接收触发器输入(D)202和时钟输入CLK204。主锁存器220耦合到三态反相器205的输出。主锁存器220包括接收三态反相器205的该输出的节点‘A’。节点‘A’耦合到反相逻辑门206。反相逻辑门206接收三态反相器205的该输出以及时钟输入CLK204。
反相逻辑门206的输出是主锁存器220的输出。节点‘B’接收该主锁存器的输出。主锁存器220的该输出是控制信号(CNT)207。控制信号(CNT)207被提供给三态反相器205。主锁存器220包括耦合到节点‘A’的主反相器208并且接收三态反相器205的该输出。主反相器208生成第一反相输出N1212。主锁存器220包括主半三态反相器210。主半三态反相器210包括第三PMOS晶体管214。第三PMOS晶体管214的栅极端子耦合到节点‘B’。
第三NMOS晶体管216耦合到第三PMOS晶体管214的漏极端子。第三PMOS晶体管214的该漏极端子耦合到节点‘A’并且接收三态反相器205的该输出。该第三NMOS晶体管的栅极端子接收时钟输入CLK204。第四NMOS晶体管218耦合到第三NMOS晶体管216的源极端子。第四NMOS晶体管218的栅极端子耦合到主反相器208并且接收第一反相输出N1212。
第四NMOS晶体管218的该源极端子和第三PMOS晶体管214的源极端子分别耦合到接地端子和电源端子(VDD)。从锁存器240接收主锁存器220的该输出。从锁存器240耦合到节点‘B’。从锁存器240包括接收主锁存器220的该输出的从半三态反相器222。
从半三态反相器222在从路径225上生成从锁存器240的输出。从锁存器240中的第一从反相器224通过从路径225耦合到从半三态反相器222。从锁存器240还包括耦合到第一从反相器224的从三态反相器226。从三态反相器226还接收时钟输入CLK204和控制信号(CNT)207。从三态反相器226的输出耦合到从路径225上的节点‘C’。
从半三态反相器222包括第七PMOS晶体管222p1。第七PMOS晶体管222p1的栅极端子接收主锁存器220的该输出。第七NMOS晶体管222n1耦合到第七PMOS晶体管222p1的漏极端子。第七NMOS晶体管222n1的栅极端子接收时钟输入CLK204。
第八NMOS晶体管222n2耦合到第七NMOS晶体管222n1的源极端子。第八NMOS晶体管222n2的栅极端子接收第一反相输出N1212。第七PMOS晶体管222p1的该漏极端子耦合到第七NMOS晶体管222n1的漏极端子以便在从路径225上生成从锁存器240的该输出。第七PMOS晶体管222p1的源极端子耦合到该电源端子(VDD)并且第八NMOS晶体管222n2的源极端子耦合到该接地端子。
输出反相器250耦合到从锁存器240的该输出并且生成触发器输出Q252。输出反相器250耦合到从锁存器240中的从路径225。在一个示例中，主锁存器220和从锁存器240被配置成用于接收清零信号和预设信号中的至少一个。该清零信号将存储在主锁存器220和从锁存器240中的比特/位值清零。该预设信号将存储在主锁存器220和从锁存器240中的比特值设置为预定义的值。触发器200可包括本领域技术人员已知的一个或更多个附加部件或输入并且为了简明本描述而未在此对其进行讨论。
现在解释在图2中示出的触发器200的操作。在一个示例中，触发器200是正边沿触发的触发器。三态反相器205将触发器输入D202反相以便生成三态反相器205的该输出。节点‘A’接收三态反相器205的该输出。反相逻辑门206接收时钟输入CLK204和三态反相器205的该输出并且生成控制信号(CNT)207。
在一个实施例中，该反相逻辑门是与非门。在另一个实施例中，当触发器200是正边沿触发的触发器时，反相逻辑门206是与非门，而当触发器200是负边沿触发的触发器时，反相逻辑门206是或非门。三态反相器205接收控制信号(CNT)207。控制信号(CNT)207激活三态反相器205。在一个示例中，在接收到控制信号(CNT)207和时钟输入CLK204的确定相时，三态反相器205被激活。
在一个版本中，当时钟输入CLK204在正边沿触发的触发器中处于逻辑‘0’时，控制信号(CNT)207和时钟输入CLK204激活三态反相器205，从而使得三态反相器205的该输出是触发器输入D202的反相。主反相器208接收三态反相器205的该输出并且生成第一反相输出N1212。
从锁存器240从主锁存器220接收控制信号(CNT)207。从半三态反相器222从主锁存器220接收控制信号(CNT)207并且在从路径225上生成从锁存器240的该输出。第一从反相器224自从半三态反相器222接收从锁存器240的该输出并且生成反馈信号。从三态反相器226接收该反馈信号、时钟输入CLK204和控制信号(CNT)207。从路径225上的从锁存器240的该输出在两个版本中独立于时钟输入CLK204。第一个版本是触发器输入D202对于正边沿触发的触发器处于逻辑‘0’时而第二个版本是当触发器输入D202对于负边沿触发的触发器处于逻辑‘1’时。输出反相器250将从锁存器240的该输出反相以便生成触发器输出Q252。在稳态下，触发器输出Q252等于触发器输入D202。
现在借助逻辑状态解释触发器200的操作。在第一状态下，时钟输入CLK204处于逻辑‘0’而触发器输入D202处于逻辑‘0’。三态反相器205的该输出处于逻辑‘1’，即，节点‘A’处于逻辑‘1’。当触发器200是正边沿触发的触发器时，反相逻辑门206是与非门。因此，节点‘B’处于逻辑‘1’，即，反相逻辑门206所生成的控制信号(CNT)207处于逻辑‘1’。
控制信号(CNT)207和时钟输入CLK204激活三态反相器205。节点‘B’处的逻辑‘1’使第三POMS晶体管214不起作用。由于时钟输入CLK204处于逻辑‘0’，因此第三NMOS晶体管216不起作用。同样，主反相器208所生成的第一反相输出N1212处于使第四NMOS晶体管218不起作用的逻辑‘0’。
从锁存器240耦合到节点‘B’。假设触发器输出Q252的初始值是逻辑‘1’。因此，第一从反相器224所生成的反馈信号处于逻辑‘1’。因为时钟输入CLK204处于逻辑‘0’而控制信号(CNT)207处于逻辑‘1’，从三态反相器226被激活。于是，从三态反相器226所生成的从锁存器240的该输出处于逻辑‘0’。因此，节点‘C’处于逻辑‘0’。输出反相器250从节点‘C’接收逻辑‘0’并且因此触发器输出Q252继续处于逻辑‘1’。
第一从反相器224耦合到从路径225并且因此生成处于逻辑‘1’的反馈信号。反馈信号处于逻辑‘1’并且节点‘B’处于逻辑‘1’。节点‘B’处的逻辑‘1’使第七PMOS晶体管222p1不起作用，并且由于时钟输入CLK204处于逻辑‘0’，第七NMOS晶体管222n1也不起作用。从半三态反相器222输出不驱动节点‘C’并且因此维持在逻辑‘0’。因此，从锁存器240的输出处不存在逻辑歧义。节点‘C’继续处于逻辑‘0’。因此，触发器输出Q252保持在逻辑‘1’。
在第二状态下，时钟输入CLK204转变到逻辑‘1’而触发器输入D202仍处于逻辑‘0’。节点‘A’继续处于逻辑‘1’。反相逻辑门206的输出转变到逻辑‘0’。因此，节点‘B’处于逻辑‘0’，即，反相逻辑门206所生成的控制信号(CNT)207处于逻辑‘0’。因此，控制信号(CNT)207使三态反相器205不起作用。节点‘B’处的逻辑‘0’激活第三PMOS晶体管214。
因此，第三PMOS晶体管214的该漏极端子处于与节点‘A’处的逻辑相同的逻辑‘1’。因此，节点‘A’继续处于逻辑‘1’，如在第一状态下一样。因此，主锁存器220中不出现逻辑歧义。由于时钟输入CLK204处于逻辑‘1’，第三NMOS晶体管216被激活但是主反相器208所生成的第一反相输出N1212处于使第四NMOS晶体管218不起作用的逻辑‘0’。从锁存器240耦合到节点‘B’。由于节点‘B’处于逻辑‘0’，由从半三态反相器222所生成的从锁存器240的该输出处于逻辑‘1’。因此，节点‘C’处于逻辑‘1’。输出反相器250从节点‘C’接收逻辑‘1’并且生成处于逻辑‘0’的触发器输出Q252。第一从反相器224耦合到从路径225并且因此生成转变到逻辑‘0’的反馈信号。只要节点‘A’和时钟输入CLK204处于逻辑‘1’，节点‘B’就保持处于逻辑‘0’，并且只要节点‘B’处于逻辑‘0’，从路径225上的从锁存器240的该输出就处于逻辑‘1’。因此，触发器输出Q252保持在逻辑‘0’。
在第三状态下，时钟输入CLK204转变到逻辑‘0’而触发器输入D202从逻辑‘0’转变到逻辑‘1’。因为时钟输入CLK204处于逻辑‘0’，反相逻辑门206的该输出处于逻辑‘1’。因此，节点‘B’处于逻辑‘1’，即，反相逻辑门206所生成的控制信号(CNT)207处于逻辑‘1’。这激活了三态反相器205并且节点‘A’转变到逻辑‘0’。节点‘B’处的逻辑‘1’使第三POMS晶体管214不起作用。由于时钟输入CLK204处于逻辑‘0’，使第三NMOS晶体管216不起作用但是主反相器208所生成的第一反相输出N1212处于激活第四NMOS晶体管218的逻辑‘1’。
从锁存器240耦合到节点‘B’。在第二状态下，反馈信号处于逻辑‘0’。因为时钟输入CLK204处于逻辑‘0’而控制信号(CNT)207处于逻辑‘1’，从三态反相器226被激活。从三态反相器226在其输出端处生成逻辑‘1’。因此，节点‘C’处于逻辑‘1’。触发器输出Q252处于逻辑‘0’。由于节点‘A’处于逻辑‘0’，第一反相器输出N1212处于逻辑‘1’。同样，由于时钟输入CLK204处于逻辑‘0’，从半三态反相器222不驱动节点‘C’。由于从三态反相器226的输出处于逻辑‘1’并且从路径225上的从锁存器240的该输出也处于逻辑‘1’，因此不存在逻辑歧义。因此，触发器输出Q252保持在逻辑‘0’。从锁存器240保持触发器输出Q252的值(逻辑‘0’)与第二状态下的值相同。
在第四状态下，时钟输入CLK204转变到逻辑‘1’而触发器输入D202仍处于逻辑‘1’。在第三状态下，节点‘A’处于逻辑‘0’。因此，反相逻辑门206的该输出保持处于逻辑‘1’。因此，节点‘B’处于逻辑‘1’，即，反相逻辑门206所生成的控制信号(CNT)207处于逻辑‘1’。只要触发器输入D202处于逻辑‘1’，控制信号(CNT)207保持三态反相器205激活。因为在时钟输入CLK204从逻辑‘0’转变到逻辑‘1’之前触发器输入D202处于逻辑‘1’并且因此节点‘A’处于逻辑‘0’，因此这不产生逻辑歧义。
当触发器输入D202处于逻辑‘1’时，用于三态反相器205的控制信号(CNT)207即使在时钟输入CLK转变到逻辑‘1’之后仍保持有效。然而，触发器输入D202转变到逻辑‘0’而时钟输入CLK204处于逻辑‘1’不干扰主锁存器220，因为只有三态反相器205的一部分是激活的。因此，存在针对节点‘A’的反馈和保留路径并且主锁存器220保持处于正确的逻辑，即使在时钟输入CLK204已经转变到逻辑‘1’之后触发器输入D202从逻辑‘1’转变到逻辑‘0’，即，当时钟输入CLK204处于逻辑‘1’时，主锁存器220中的逻辑保留不依赖于三态反相器205的该输出。
节点‘B’处的逻辑‘1’使第三POMS晶体管214不起作用。由于节点‘A’处于逻辑‘0’，则主反相器208的输出N1212处于激活第四NMOS晶体管218的逻辑‘1’。时钟输入CLK204处于激活第三NMOS晶体管216的逻辑‘1’并且因此主半三态反相器210的输出处于与节点‘A’处的逻辑相同的逻辑‘0’。因此，节点‘A’继续处于逻辑‘0’，即与在第三状态下一样的逻辑状态。因此，主锁存器220中不出现逻辑歧义。
从锁存器240耦合到节点‘B’。由于时钟输入CLK204处于逻辑‘1’并且主反相器208的输出N1212处于逻辑‘1’，所以从半三态反相器222所生成的从锁存器240的输出处于逻辑‘0’。因此，节点‘C’处于逻辑‘0’。输出反相器250从节点‘C’接收逻辑‘0’并且生成处于逻辑‘1’的触发器输出Q252。第一从反相器224耦合到从路径225并且生成转变到逻辑‘1’的反馈信号。因此，触发器输出Q252保持处于逻辑‘1’。从三态反相器226接收处于逻辑‘1’的反馈信号以及处于逻辑‘1’的时钟输入CLK204以及处于逻辑‘1’的控制信号(CNT)207。因为从三态反相器226的输出处于逻辑‘0’，节点‘C’也处于逻辑‘0’，因此不存在歧义。表1总结了触发器200的状态。
表1
图3示出了根据实施例的触发器300的晶体管级别实施方式的示意图。触发器300是触发器200的一种晶体管级别实施方式。触发器300包括三态反相器305、主锁存器320、从锁存器340和输出反相器350。三态反相器305接收触发器输入(D)302和时钟输入CLK304。
三态反相器305包括第一PMOS晶体管303和第一NMOS晶体管307。第一PMOS晶体管303的栅极端子和第一NMOS晶体管307的栅极端子接收触发器输入(D)302。第二PMOS晶体管311耦合到第一PMOS晶体管303的漏极端子并且第二NMOS晶体管313耦合到第一NMOS晶体管307的漏极端子。第二PMOS晶体管311的漏极端子和第二NMOS晶体管313的漏极端子耦合以便生成三态反相器305的输出。第一PMOS晶体管303的源极端子耦合到电源端子(VDD)并且第一NMOS晶体管307的源极端子耦合到接地端子。
当触发器300是正边沿触发的触发器时，第二PMOS晶体管311的栅极端子接收时钟输入CLK304并且第二NMOS晶体管313的栅极端子接收控制信号(CNT)317。主锁存器320耦合到三态反相器305的输出端。主锁存器320包括接收三态反相器305的输出的节点‘A’。节点‘A’耦合到反相逻辑门306。反相逻辑门306接收三态反相器305的该输出以及时钟输入CLK304。
反相逻辑门306包括PMOS晶体管306p1、NMOS晶体管306n1、PMOS晶体管306p2和NMOS晶体管306n2。PMOS晶体管306p1的栅极端子和NMOS晶体管306n2的栅极端子接收三态反相器305的该输出。PMOS晶体管306p2的栅极端子和NMOS晶体管306n1的栅极端子接收时钟输入CLK304。PMOS晶体管306p1的源极端子和PMOS晶体管306p2的源极端子耦合到电源端子(VDD)。NMOS晶体管306n2的源极端子耦合到该接地端子。PMOS晶体管306p1的漏极端子和PMOS晶体管306p2的漏极端子在节点‘B’317处耦合到NMOS晶体管306n1的漏极端子。
反相逻辑门306的输出是主锁存器320的输出。节点‘B’接收主锁存器320的该输出。主锁存器320的该输出是控制信号(CNT)317。主锁存器320包括耦合到节点‘A’的主反相器308并且接收三态反相器305的该输出。主锁存器308包括PMOS晶体管308p1和NMOS晶体管306n2。PMOS晶体管308p1的栅极端子和NMOS晶体管306n2的栅极端子接收三态反相器305的该输出。主反相器308生成第一反相输出N1312。
主锁存器320包括主半三态反相器310。主半三态反相器310包括第三PMOS晶体管314。第三PMOS晶体管314的栅极端子耦合到节点‘B’。第三NMOS晶体管316耦合到第三PMOS晶体管314的漏极端子。第三PMOS晶体管314的该漏极端子和第三NMOS晶体管316的漏极端子耦合到彼此以及节点‘A’。第三NMOS晶体管316的栅极端子接收时钟输入CLK304。
第四NMOS晶体管318耦合到第三NMOS晶体管316的源极端子。第四NMOS晶体管318的栅极端子耦合到主反相器308并且接收第一反相输出N1312。第三NMOS晶体管316的该源极端子耦合到第四NMOS晶体管318的漏极端子以便形成节点‘N2’。第四NMOS晶体管318的该源极端子和第三PMOS晶体管314的源极端子分别耦合到该接地端子和该电源端子(VDD)。
从锁存器340接收主锁存器320的输出，该输出是控制信号(CNT)317。从锁存器340耦合到节点‘B’。从锁存器340包括接收主锁存器320的该输出的从半三态反相器322。
从半三态反相器322包括第七PMOS晶体管322p1。第七PMOS晶体管322p1的栅极端子接收主锁存器320的该输出，该输出是控制信号(CNT)317。第七NMOS晶体管322n1耦合到第七PMOS晶体管322p1的漏极端子。第七NMOS晶体管322n1的栅极端子接收时钟输入CLK304。
第七NMOS晶体管322n1的源极端子耦合到节点‘N2’。因此，第四NMOS晶体管318充当第八NMOS晶体管。第八NMOS晶体管(第四NMOS晶体管318)的栅极端子接收第一反相输出N1212。第七PMOS晶体管322p1的该漏极端子耦合到第七NMOS晶体管322n1的漏极端子以便在从路径325上生成从锁存器340的输出。
第七PMOS晶体管322p1的源极端子耦合到该电源端子(VDD)并且第八NMOS晶体管(第四NMOS晶体管318)的源极端子耦合到该接地端子。从锁存器340中的第一从反相器324通过从路径325耦合到从半三态反相器322。从锁存器340还包括耦合到第一从反相器324的从三态反相器326。
第一从反相器324包括PMOS晶体管324p1和NMOS晶体管324n1。PMOS晶体管324p1的栅极端子和NMOS晶体管324n1的栅极端子被配置成用于接收从锁存器340的该输出。PMOS晶体管324p1的源极端子耦合到该电源端子(VDD)并且NMOS晶体管324n1的源极端子耦合到该接地端子。PMOS晶体管324p1的漏极端子和NMOS晶体管324n1的漏极端子耦合以便生成反馈信号。从三态反相器326包括耦合到第五NMOS晶体管332的第五PMOS晶体管330。
第五PMOS晶体管330的栅极端子接收时钟输入CLK304。第五NMOS晶体管332耦合到第五PMOS晶体管330的漏极端子。第五NMOS晶体管332的栅极端子接收控制信号(CNT)317。从三态反相器326还包括第六PMOS晶体管334和第六NMOS晶体管336。第六PMOS晶体管334耦合到第五PMOS晶体管330的源极端子并且第六NMOS晶体管336耦合到第五NMOS晶体管332的源极端子。第六PMOS晶体管334和第六NMOS晶体管336中每一个的栅极端子从第一从反相器324接收该反馈信号。第六NMOS晶体管336的源极端子和第六PMOS晶体管334的源极端子分别耦合到该接地端子和该电源端子(VDD)。
第五PMOS晶体管330的漏极端子和第五NMOS晶体管332的漏极端子在节点‘C’处耦合到从路径325。从半三态反相器322耦合到第一从反相器324。输出反相器350耦合到从锁存器340的输出端并且生成触发器输出Q352。输出反相器350耦合到从锁存器340中的从路径325。
输出反相器350包括PMOS晶体管350p1和NMOS晶体管350n1。PMOS晶体管350p1的栅极端子和NMOS晶体管350n1的栅极端子被配置成用于接收从锁存器340的该输出。PMOS晶体管350p1的源极端子耦合到该电源端子(VDD)并且NMOS晶体管350n1的源极端子耦合到该接地端子。
PMOS晶体管350p1的漏极端子和NMOS晶体管350n1的漏极端子耦合以便生成触发器输出Q352。在一个示例中，主锁存器320和从锁存器340被配置成用于接收清零信号和预设信号中的至少一个。该清零信号将存储在主锁存器320和从锁存器340中的比特值清零。该预设信号将存储在主锁存器320和从锁存器340中的比特值设置为预定义的值。触发器300的操作类似于触发器200的操作并且因此为了简明本描述而不在此进行解释。
图4示出了根据实施例的触发器400的示意图。触发器400包括三态反相器405、主锁存器420、从锁存器440和输出反相器450。三态反相器405接收触发器输入(D)402和时钟输入CLK404。主锁存器420耦合到三态反相器405的输出端。主锁存器420包括接收三态反相器405的输出的节点‘A’。节点‘A’耦合到反相逻辑门406。反相逻辑门406接收三态反相器405的该输出以及时钟输入CLK404。
反相逻辑门406的输出是主锁存器420的输出。节点‘B’接收该主锁存器的输出。主锁存器420的该输出是控制信号(CNT)407。控制信号(CNT)407被提供给三态反相器405。主锁存器420包括耦合到节点‘A’的主反相器408并且接收三态反相器405的该输出。主反相器408生成第一反相输出N1412。主锁存器420包括主半三态反相器410。主半三态反相器410包括第三NMOS晶体管414。第三NMOS晶体管414的栅极端子耦合到节点‘B’。
第四PMOS晶体管418耦合到第三NMOS晶体管414的漏极端子。第四PMOS晶体管418的栅极端子接收时钟输入CLK404。第三PMOS晶体管416耦合到第四PMOS晶体管418的源极端子。第三PMOS晶体管416的栅极端子耦合到主反相器408并且接收第一反相输出N1412。第三NMOS晶体管414的该漏极端子和第四PMOS晶体管418的漏极端子耦合到节点‘A’并且接收三态反相器405的该输出。
第三PMOS晶体管416的该源极端子和第三NMOS晶体管414的源极端子分别耦合到电源端子(VDD)和接地端子。从锁存器440接收主锁存器420的输出。从锁存器440耦合到节点‘B’。从锁存器440包括接收主锁存器420的该输出的从半三态反相器422。
从半三态反相器422在从路径425上生成从锁存器440的输出。从锁存器440中的第一从反相器424通过从路径425耦合到从半三态反相器422。从锁存器440还包括耦合到第一从反相器424的从三态反相器426。从三态反相器426还接收时钟输入CLK404和控制信号(CNT)407。从三态反相器426的输出耦合到从路径425上的节点‘C’。
从半三态反相器422包括第七NMOS晶体管422n1。第七NMOS晶体管422n1的栅极端子接收主锁存器420的该输出。第七PMOS晶体管422p1耦合到第七NMOS晶体管422n1的漏极端子。第七PMOS晶体管422p1的栅极端子接收时钟输入CLK404。
第八PMOS晶体管422p2耦合到第七PMOS晶体管422p1的源极端子。第八PMOS晶体管422p2的栅极端子接收第一反相输出N1412。第七NMOS晶体管422n1的该漏极端子耦合到第七PMOS晶体管422p1的漏极端子以便在从路径425上生成从锁存器440的该输出。第八PMOS晶体管422p2的源极端子和第七NMOS晶体管422n1的源极端子分别耦合到该电源端子(VDD)和该接地端子。
输出反相器450耦合到从锁存器440的该输出并且生成触发器输出Q452。输出反相器450耦合到从锁存器440中的从路径425。在一个示例中，主锁存器420和从锁存器440被配置成用于接收清零信号和预设信号中的至少一个。该清零信号将存储在主锁存器420和从锁存器440中的比特值清零。该预设信号将存储在主锁存器420和从锁存器440中的比特值设置为预定义的值。触发器400可包括本领域技术人员已知的一个或更多个附加部件或输入并且为了简明本描述而未在此对其进行讨论。
现在解释在图4中示出的触发器400的操作。在一个示例中，触发器400是负边沿触发的触发器。三态反相器405将触发器输入D402反相以便生成三态反相器405的该输出。节点‘A’接收三态反相器405的该输出。反相逻辑门406接收时钟输入CLK404和三态反相器405的该输出并且生成控制信号(CNT)407。
在本实施例中，反相逻辑门406是或非门。三态反相器405接收控制信号(CNT)407。控制信号(CNT)407激活三态反相器405。在一个示例中，在接收到控制信号(CNT)407和时钟输入CLK404的确定相时，三态反相器405被激活。
在一个版本中，当时钟输入CLK404在负边沿触发的触发器中处于逻辑‘1’时，控制信号(CNT)407和时钟输入CLK404激活三态反相器405，从而使得三态反相器405的该输出是触发器输入D402的反相。主反相器408接收三态反相器405的该输出并且生成第一反相输出N1412。
从锁存器440从主锁存器420接收控制信号(CNT)407。从半三态反相器422从主锁存器420接收控制信号(CNT)407并且在从路径425上生成从锁存器440的该输出。第一从反相器424自从半三态反相器422接收从锁存器440的该输出并且生成反馈信号。从三态反相器426接收该反馈信号、时钟输入CLK404和控制信号(CNT)407。从路径425上的从锁存器440的该输出在两个版本中独立于时钟输入CLK404。第一个版本是触发器输入D402对于正边沿触发的触发器处于逻辑‘0’时而第二个版本是当触发器输入D402对于负边沿触发的触发器处于逻辑‘1’时。输出反相器450将从锁存器440的该输出反相以便生成触发器输出Q452。在稳态下，触发器输出Q452等于触发器输入D402。
现在借助逻辑状态解释触发器400的操作。在第一状态下，时钟输入CLK404处于逻辑‘1’并且触发器输入D402处于逻辑‘1’。三态反相器405的该输出处于逻辑‘0’，即，节点‘A’处于逻辑‘0’。当触发器400是负边沿触发的触发器时，反相逻辑门406是或非门。
因为时钟输入CLK404处于逻辑‘1’，因此节点‘B’处于逻辑‘0’，即，反相逻辑门406所生成的控制信号(CNT)407处于逻辑‘0’。控制信号(CNT)407和时钟输入CLK404激活三态反相器405。节点‘B’处的逻辑‘0’使第三NMOS晶体管414不起作用。由于时钟输入CLK404处于逻辑‘1’，所以第四PMOS晶体管418不起作用。同样，主反相器408所生成的第一反相输出N1412处于使第三PMOS晶体管416不起作用的逻辑‘1’。
从锁存器440耦合到节点‘B’。假设触发器输出Q452的初始值是逻辑‘0’。因此，第一从反相器424所生成的反馈信号处于逻辑‘0’。由于节点‘B’处于逻辑‘0’而时钟输入CLK404处于逻辑‘1’，因此从三态反相器426所生成的从锁存器440的输出处于逻辑‘1’。因此，节点‘C’处于逻辑‘1’。输出反相器450从节点‘C’接收逻辑‘1’并且因此触发器输出Q452继续处于逻辑‘0’。
第一从反相器424耦合到从路径425并且因此生成处于逻辑‘0’的反馈信号。由于因为时钟输入CLK404处于逻辑‘1’从而反馈信号处于逻辑‘0’并且节点‘B’处于逻辑‘0’，所以从半三态反相器422不起作用。因此，从锁存器440的该输出端处不存在逻辑歧义。节点‘C’继续处于逻辑‘1’。因此，触发器输出Q452保持处于逻辑‘0’。
在第二状态下，时钟输入CLK404转变到逻辑‘0’而触发器输入D402仍处于逻辑‘1’。节点‘A’继续处于逻辑‘0’。反相逻辑门406的该输出转变到逻辑‘1’。因此，节点‘B’处于逻辑‘1’，即，反相逻辑门406所生成的控制信号(CNT)407处于逻辑‘1’。因此，控制信号(CNT)407使三态反相器405不起作用。节点‘B’处的逻辑‘1’激活第三NMOS晶体管414并且因此主半三态反相器410生成逻辑‘0’。
因此，节点‘A’继续处于逻辑‘0’，如在第一状态下一样。因此，主锁存器420中不出现逻辑歧义。由于时钟输入CLK404处于逻辑‘0’，因此第四PMOS晶体管418被激活但是主反相器408所生成的第一反相输出N1412处于使第三PMOS晶体管416不起作用的逻辑‘1’。
从锁存器440耦合到节点‘B’。由于节点‘B’处于逻辑‘1’，由从半三态反相器422所生成的从锁存器440的该输出处于逻辑‘0’。因此，节点‘C’处于逻辑‘0’。输出反相器450从节点‘C’接收逻辑‘0’并且生成转变到逻辑‘1’的触发器输出Q452。第一从反相器424耦合到从路径425并且因此生成转变到逻辑‘1’的反馈信号。只要节点‘A’和时钟输入CLK404处于逻辑‘0’，节点‘B’就保持处于逻辑‘1’，并且只要节点‘B’处于逻辑‘1’，从路径425上的从锁存器440的该输出就处于逻辑‘0’。因此，触发器输出Q452保持处于逻辑‘1’。
在第三状态下，时钟输入CLK404转变到逻辑‘1’而触发器输入D402从逻辑‘1’转变到逻辑‘0’。因为时钟输入CLK404处于逻辑‘1’，反相逻辑门406的该输出处于逻辑‘0’。因此，节点‘B’处于逻辑‘0’，即，反相逻辑门406所生成的控制信号(CNT)407处于逻辑‘0’。这激活了三态反相器405并且节点‘A’转变到逻辑‘1’。节点‘B’处的逻辑‘0’使第三NMOS晶体管414不起作用。由于时钟输入CLK404处于逻辑‘1’，第四PMOS晶体管418不起作用。
从锁存器440耦合到节点‘B’。在第二状态下，反馈信号处于逻辑‘1’。现在，时钟输入CLK404处于逻辑‘1’并且控制信号(CNT)407处于逻辑‘0’，从三态反相器426在从路径425上的从锁存器440的该输出端处生成逻辑‘0’。因此，节点‘C’处于逻辑‘0’。触发器输出Q452处于逻辑‘1’。由于从三态反相器426的该输出处于逻辑‘0’并且从路径425上的从锁存器440的该输出也处于逻辑‘0’，因此不存在逻辑歧义。因此，触发器输出Q452保持处于逻辑‘1’。
在第四状态下，时钟输入CLK404转变到逻辑‘0’而触发器输入D402仍处于逻辑‘0’。在第三状态下，节点‘A’处于逻辑‘1’。因此，反相逻辑门406的该输出保持处于逻辑‘0’。因此，节点‘B’处于逻辑‘0’，即，反相逻辑门406所生成的控制信号(CNT)407处于逻辑‘0’。只要触发器输入D402处于逻辑‘0’，控制信号(CNT)407保持三态反相器405激活。因为在时钟输入CLK404从逻辑‘1’转变到逻辑‘0’之前触发器输入D402处于逻辑‘0’并且因此节点‘A’处于逻辑‘1’，因此这不产生逻辑歧义。
当触发器输入D402处于逻辑‘0’时，用于三态反相器405的控制信号(CNT)407即使在时钟输入CLK转变到逻辑‘0’之后仍保持激活。然而，触发器输入D402转变到逻辑‘1’而时钟输入CLK404处于逻辑‘0’不干扰主锁存器420，因为只有三态反相器405的一部分是激活的。因此，存在针对节点‘A’的反馈和保留路径并且主锁存器420保持处于正确的逻辑，即使在时钟输入CLK404已经转变到逻辑‘0’之后触发器输入D402从逻辑‘0’转变到逻辑‘1’，即，当时钟输入CLK404处于逻辑‘0’时，主锁存器420中的逻辑保留不依赖于三态反相器405的该输出。
节点‘B’处的逻辑‘0’使第三NMOS晶体管414不起作用。由于节点‘A’处于逻辑‘1’，因此主反相器408的输出N1412处于激活第三PMOS晶体管416的逻辑‘0’。时钟输入CLK404处于激活第四PMOS晶体管418的逻辑‘0’并且因此主半三态反相器410的输出处于与节点‘A’处的逻辑相同的逻辑‘1’。因此，节点‘A’继续处于逻辑‘1’，即与在第三状态下一样的逻辑状态。因此，主锁存器420中不出现逻辑歧义。因此，主锁存器420保持触发器输入Q402的值(逻辑‘0’)与第三状态下的值相同。
从锁存器440耦合到节点‘B’。由于时钟输入CLK404处于逻辑‘0’并且主反相器408的输出N1412处于逻辑‘0’，因此从半三态反相器422所生成的从锁存器440的该输出处于逻辑‘1’。因此，节点‘C’处于逻辑‘1’。输出反相器450从节点‘C’接收逻辑‘1’并且生成处于逻辑‘0’的触发器输出Q452。第一从反相器424耦合到从路径425并且生成转变到逻辑‘0’的反馈信号。因为控制信号(CNT)407处于逻辑‘0’并且反馈信号处于逻辑‘0’，在节点‘C’处生成的从三态反相器426的该输出处于逻辑‘1’。因此，不存在逻辑歧义。因此，触发器输出Q452保持处于逻辑‘0’。表2总结了触发器400的状态。
表2
图5示出了根据实施例的触发器500的晶体管级别实施方式的示意图。触发器500是触发器400的一种晶体管级别实施方式。触发器500包括三态反相器505、主锁存器520、从锁存器540和输出反相器550。三态反相器505接收触发器输入(D)502和时钟输入CLK504。
三态反相器505包括第一PMOS晶体管503和第一NMOS晶体管507。第一PMOS晶体管503的栅极端子和第一NMOS晶体管507的栅极端子接收触发器输入(D)502。第二PMOS晶体管511耦合到第一PMOS晶体管503的漏极端子并且第二NMOS晶体管513耦合到第一NMOS晶体管507的漏极端子。
第二PMOS晶体管511的漏极端子和第二NMOS晶体管513的漏极端子耦合以便生成三态反相器505的输出。第一PMOS晶体管503的源极端子耦合到电源端子(VDD)并且第一NMOS晶体管507的源极端子耦合到接地端子。
当触发器500是负边沿触发的触发器时，第二PMOS晶体管511的该栅极端子接收控制信号(CNT)517并且第二NMOS晶体管513的该栅极端子接收时钟输入CLK504。
主锁存器520耦合到三态反相器505的输出端。主锁存器520包括接收三态反相器505的输出的节点‘A’。节点‘A’耦合到反相逻辑门506。反相逻辑门506接收三态反相器505的该输出以及时钟输入CLK504。
反相逻辑门506包括PMOS晶体管506p1、NMOS晶体管506n1、PMOS晶体管506p2和NMOS晶体管506n2。PMOS晶体管506p1的栅极端子和NMOS晶体管506n2的栅极端子接收三态反相器505的该输出。PMOS晶体管506p2的栅极端子和NMOS晶体管506n1的栅极端子接收时钟输入CLK504。
PMOS晶体管506p1的源极端子耦合到该电源端子(VDD)。NMOS晶体管506n2的源极端子和NMOS晶体管506n1的源极端子耦合到该接地端子。PMOS晶体管506p1的漏极端子耦合到PMOS晶体管506p2的该源极端子。PMOS晶体管506p2的漏极端子和NMOS晶体管506n1的漏极端子耦合到NMOS晶体管506n2的漏极端子并且在节点‘B’517处生成反相逻辑门506的输出。
反相逻辑门506的输出是主锁存器520的输出。节点‘B’接收主锁存器520的该输出。主锁存器520的该输出是控制信号(CNT)517。主锁存器520包括耦合到节点‘A’的主反相器508并且接收三态反相器505的该输出。主反相器508包括PMOS晶体管506p1和NMOS晶体管508n1。
PMOS晶体管506p1的栅极端子和NMOS晶体管508n1的栅极端子接收三态反相器505的该输出。主反相器508生成第一反相输出N1512。PMOS晶体管506p1的漏极端子和PMOS晶体管506p2的源极端子耦合到NMOS晶体管508n1的漏极端子。
主锁存器520包括主半三态反相器510。主半三态反相器510包括第三NMOS晶体管514。第三NMOS晶体管514的栅极端子耦合到节点‘B’。第三PMOS晶体管516耦合到第三NMOS晶体管514的漏极端子。第三PMOS晶体管516的栅极端子接收时钟输入CLK504。第四PMOS晶体管518耦合到第三PMOS晶体管516的源极端子。第四PMOS晶体管518的栅极端子耦合到主反相器508并且接收第一反相输出N1512。第三PMOS晶体管516的该源极端子耦合到第四PMOS晶体管518的漏极端子以便形成节点‘N2’。第三PMOS晶体管516的该漏极端子和第三NMOS晶体管514的该漏极端子耦合到节点‘A’。
第四PMOS晶体管518的该源极端子和第三NMOS晶体管514的源极端子分别耦合到该电源端子(VDD)和该接地端子。从锁存器540接收主锁存器520的输出，该输出是控制信号(CNT)517。从锁存器540耦合到节点‘B’。从锁存器540包括接收主锁存器520的该输出的从半三态反相器522。
从半三态反相器522包括第七NMOS晶体管522n1。第七NMOS晶体管522n1的栅极端子接收主锁存器520的该输出，该输出是控制信号(CNT)517。第七PMOS晶体管522p1耦合到第七NMOS晶体管522n1的漏极端子。第七PMOS晶体管522p1的栅极端子接收时钟输入CLK504。
第七PMOS晶体管522p1的源极端子耦合到节点‘N2’。因此，第四PMOS晶体管518充当第八PMOS晶体管。第八PMOS晶体管(第四PMOS晶体管518)的栅极端子接收第一反相输出N1512。第七NMOS晶体管522n1的该漏极端子耦合到第七PMOS晶体管522p1的漏极端子以便在从路径525上生成从锁存器540的输出。
第七NMOS晶体管522n1的源极端子耦合到该接地端子并且第八PMOS晶体管(第四PMOS晶体管518)的源极端子耦合到该电源端子(VDD)。
从锁存器540中的第一从反相器524通过从路径525耦合到从半三态反相器522。从锁存器540还包括耦合到第一从反相器524的从三态反相器526。
第一从反相器524包括PMOS晶体管524p1和NMOS晶体管524n1。PMOS晶体管524p1的栅极端子和NMOS晶体管524n1的栅极端子被配置成用于接收从锁存器540的该输出。PMOS晶体管524p1的源极端子耦合到该电源端子(VDD)并且NMOS晶体管524n1的源极端子耦合到该接地端子。PMOS晶体管524p1的漏极端子和NMOS晶体管524n1的漏极端子耦合以便生成反馈信号。
从三态反相器526包括耦合到第五NMOS晶体管532的第五PMOS晶体管530。第五PMOS晶体管530的栅极端子接收控制信号(CNT)517。第五NMOS晶体管532的漏极端子耦合到第五PMOS晶体管530的漏极端子以便在节点‘C’处生成从三态反相器526的输出。第五NMOS晶体管532的栅极端子接收时钟输入CLK504。
从三态反相器526还包括第六PMOS晶体管534和第六NMOS晶体管536。第六PMOS晶体管534耦合到第五PMOS晶体管530的源极端子并且第六NMOS晶体管536耦合到第五NMOS晶体管532的源极端子。第六PMOS晶体管534和第六NMOS晶体管536中每一个的栅极端子从第一从反相器524接收该反馈信号。第六NMOS晶体管536的源极端子和第六PMOS晶体管534的源极端子分别耦合到该接地端子和该电源端子(VDD)。
第五PMOS晶体管530的漏极端子和第五NMOS晶体管532的漏极端子在节点‘C’处耦合到从路径525。从半三态反相器522耦合到第一从反相器524。输出反相器550耦合到从锁存器540的输出端并且生成触发器输出Q552。输出反相器550耦合到从锁存器540中的从路径525。
输出反相器550包括PMOS晶体管550p1和NMOS晶体管550n1。PMOS晶体管550p1的栅极端子和NMOS晶体管550n1的栅极端子被配置成用于接收从锁存器540的该输出。PMOS晶体管550p1的源极端子耦合到该电源端子(VDD)并且NMOS晶体管550n1的源极端子耦合到该接地端子。
PMOS晶体管550p1的漏极端子和NMOS晶体管550n1的漏极端子耦合以便生成触发器输出Q552。在一个示例中，主锁存器520和从锁存器540被配置成用于接收清零信号和预设信号中的至少一个。该清零信号将存储在主锁存器520和从锁存器540中的比特值清零。该预设信号将存储在主锁存器520和从锁存器540中的比特值设置为预定义的值。触发器500的操作类似于触发器400的操作并且因此为了简明本描述而不在此进行解释。
图6示出了根据实施例的扫描触发器600的示意图。扫描触发器600包括多路复用器601、三态反相器605、主锁存器620、从锁存器640和输出反相器650。多路复用器601接收触发器输入(D)602、扫描数据输入(SD)603和扫描使能信号(S)611。多路复用器601耦合到三态反相器605。
三态反相器605接收多路复用器601的输出和时钟输入CLK604。主锁存器620耦合到三态反相器605的输出端。主锁存器620包括接收三态反相器605的该输出的节点‘A’。节点‘A’耦合到反相逻辑门606。反相逻辑门606接收三态反相器605的该输出以及时钟输入CLK604。
反相逻辑门606的输出是主锁存器620的输出。节点‘B’接收主锁存器620的输出。主锁存器620包括耦合到节点‘A’的主反相器608并且接收三态反相器605的该输出。主反相器608生成第一反相输出N1612。主锁存器620包括主半三态反相器610。
主半三态反相器610包括第三PMOS晶体管614。第三PMOS晶体管614的栅极端子耦合到节点‘B’。第三NMOS晶体管616耦合到第三PMOS晶体管614的漏极端子。第三NMOS晶体管616的栅极端子接收时钟输入CLK604。第四NMOS晶体管618耦合到第三NMOS晶体管616的源极端子。第四NMOS晶体管618的栅极端子耦合到主反相器608并且接收第一反相输出N1612。
第四NMOS晶体管618的该源极端子和第三PMOS晶体管614的源极端子分别耦合到接地端子和电源端子(VDD)。从锁存器640接收主锁存器620的该输出。从锁存器640耦合到节点‘B’。从锁存器640包括接收主锁存器620的该输出的从半三态反相器622。从半三态反相器622在从路径625上生成从锁存器640的输出。从锁存器640中的第一从反相器624通过从路径625耦合到从半三态反相器622。从锁存器640还包括耦合到第一从反相器624的从三态反相器626。从三态反相器626的输出耦合到从路径625上的节点‘C’。
从半三态反相器622包括第七PMOS晶体管622p1。第七PMOS晶体管622p1的栅极端子接收主锁存器620的该输出。第七NMOS晶体管622n1耦合到第七PMOS晶体管622p1的漏极端子。第七NMOS晶体管622n1的栅极端子接收时钟输入CLK604。第八NMOS晶体管622n2耦合到第七NMOS晶体管622n1的源极端子。第八NMOS晶体管622n2的栅极端子接收第一反相输出N1612。第七PMOS晶体管622p1的该漏极端子耦合到第七NMOS晶体管622n1的漏极端子以便在从路径625上生成从锁存器640的该输出。
输出反相器650耦合到从锁存器640的该输出并且生成触发器输出Q652。输出反相器650耦合到从锁存器640中的从路径625。在一个示例中，主锁存器620和从锁存器640被配置成用于接收清零信号和预设信号中的至少一个。该清零信号将存储在主锁存器620和从锁存器640中的比特值清零。该预设信号将存储在主锁存器620和从锁存器640中的比特值设置为预定义的值。扫描触发器600可包括本领域技术人员已知的一个或更多个附加部件或输入并且为了简明本描述而未在此对其进行讨论。
现在解释在图6中示出的扫描触发器600的操作。多路复用器601基于扫描使能信号(S)611选择触发器输入(D)602和扫描数据输入(SD)603之一。多路复用器601将触发器输入(D)602和扫描数据输入(SD)603之一提供给三态反相器605。触发器输入(D)602和扫描数据输入(SD)603之一在三态反相器605、主锁存器620、从锁存器640和输出反相器650中的处理类似于如结合图2所解释的触发器输入(D)202在触发器200中的处理。
因此，为了简明本描述而不在此讨论扫描触发器600的完整操作。注意的是，扫描触发器600能够是正边沿触发的触发器或负边沿触发的触发器。结合图2至图4讨论的实施例适用于扫描触发器600和变体，并且可替代构造是明显的并且很好地落入本公开的精神和范围内。
图7示出了根据该实施例的装置700的示意图。装置700包括时钟输入704和多个触发器。该多个触发器中的每个触发器702被配置成用于接收时钟输入704。该多个触发器中的每个触发器702在连接和操作方面类似于触发器200、触发器300、触发器400、触发器500和扫描触发器600中的至少一个并且由此为了简明的目的不进行重复。
装置700包括大量的触发器702，于是减少了晶体管切换；装置700所消耗的功率能够显著地降低。通过消除将时钟输入704反相的反相器，装置700能够减少反相器短路功率损耗。此外，接收恒定切换的信号的晶体管的数量从触发器100中的十个晶体管减少到六个晶体管；因此消除了相关联的栅电容。于是，随着与时钟相关的晶体管数量减少，该多个触发器中的每个触发器中的时钟功耗和反相器短路功率损耗减少；在装置700中节省了大量的功率。
在前述讨论中，术语“连接”是指至少所连接的设备之间的直接电连接或者通过一个或更多个无源中间设备的间接连接。术语“电路”是指至少单个部件或者连接在一起以便提供所期望的功能的大量无源部件。术语“信号”是指至少一个电流、电压、电荷、数据或其他信号。同样，术语“耦合到”或“与…耦合”(等等)旨在描述间接或者直接电连接。因此，如果第一设备耦合到第二设备，该连接能够通过直接电连接或者通过经由其他设备和连接件的间接电连接。此外，术语“高”一般旨在描述处于逻辑‘1’的信号，而术语“低”一般旨在描述处于逻辑‘0’的信号。应用于晶体管或一组晶体管的术语“上”一般旨在描述栅偏置以便能够实现电流流过该晶体管或这些晶体管。
前述描述阐述了大量特定细节以便传达本发明的透彻理解。然而，对于本领域技术人员将明显的是，可在没有这些特定细节的情况下实践本发明。有时未详细地描述公知的特征以便避免模糊本发明。鉴于上述教导，其他变化和实施例是可能的，并且因此旨在本发明的范围不是由该具体实施方式而是仅由所附权利要求限制。

Claims (24)

1.一种触发器，包括：
三态反相器，被配置成用于接收触发器输入和时钟输入；
主锁存器，耦合到该三态反相器的输出端并且被配置成用于向该三态反相器提供控制信号，该控制信号被配置成用于激活该三态反相器；
从锁存器，被配置成用于接收该主锁存器的输出和该控制信号；以及
输出反相器，耦合到该从锁存器的输出端并且被配置成用于生成触发器输出。
2.如权利要求1所述的触发器，该触发器至少是正边沿触发的触发器和负边沿触发的触发器。
3.如权利要求2所述的触发器，其中，当该时钟输入在该正边沿触发的触发器中处于逻辑‘0’时，该控制信号激活该三态反相器，使得该三态反相器的该输出是该触发器输入的反相。
4.如权利要求2所述的触发器，其中，当该时钟输入在该负边沿触发的触发器中处于逻辑‘1’时，该控制信号激活该三态反相器，使得该三态反相器的该输出是该触发器输入的反相。
5.如权利要求1所述的触发器，其中，该三态反相器包括：
第一PMOS晶体管和第一NMOS晶体管，该第一PMOS晶体管的栅极端子和该第一NMOS晶体管的栅极端子被配置成用于接收该触发器输入；
第二PMOS晶体管，耦合到该第一PMOS晶体管的漏极端子；以及
第二NMOS晶体管，耦合到该第一NMOS晶体管的漏极端子，其中该第二PMOS晶体管的漏极端子耦合到该第二NMOS晶体管的漏极端子以便生成该三态反相器的该输出。
6.如权利要求5所述的触发器，其中，当该触发器是正边沿触发的触发器时，该第二PMOS晶体管的栅极端子被配置成用于接收该时钟输入并且该第二NMOS晶体管的栅极端子被配置成用于接收该控制信号。
7.如权利要求5所述的触发器，其中，当该触发器是负边沿触发的触发器时，该第二PMOS晶体管的该栅极端子被配置成用于接收该控制信号并且该第二NMOS晶体管的该栅极端子被配置成用于接收该时钟输入。
8.如权利要求1所述的触发器，其中，该主锁存器包括：
反相逻辑门，被配置成用于接收该时钟输入以及该三态反相器的该输出并且被配置成用于生成该控制信号，该控制信号是该主锁存器的该输出；
主反相器，被配置成用于接收该三态反相器的该输出并且被配置成用于生成第一反相输出；以及
主半三态反相器，被配置成用于接收该控制信号、该时钟输入和该第一反相输出。
9.如权利要求8所述的触发器，其中，当该触发器是正边沿触发的触发器时，该反相逻辑门是与非门，而当该触发器是负边沿触发的触发器时，该反相逻辑门是或非门。
10.如权利要求8所述的触发器，其中，当该触发器是正边沿触发的触发器时，该主半三态反相器包括：
第三PMOS晶体管，该第三PMOS晶体管的栅极端子被配置成用于接收该控制信号；
第三NMOS晶体管，耦合到该第三PMOS晶体管的漏极端子，该第三NMOS晶体管的栅极端子被配置成用于接收该时钟输入；以及
第四NMOS晶体管，耦合到该第三NMOS晶体管的源极端子，该第四NMOS晶体管的栅极端子被配置成用于接收该第一反相输出。
11.如权利要求8所述的触发器，其中，当该触发器是负边沿触发的触发器时，该主半三态反相器包括：
第三NMOS晶体管，该第三NMOS晶体管的栅极端子被配置成用于接收该控制信号；
第四PMOS晶体管，耦合到该第三NMOS晶体管的漏极端子，该第四PMOS晶体管的栅极端子被配置成用于接收该时钟输入；以及
第三PMOS晶体管，耦合到该第四PMOS晶体管的源极端子，该第三PMOS晶体管的栅极端子被配置成用于接收该第一反相输出。
12.如权利要求1所述的触发器，其中，该从锁存器包括：
从半三态反相器，被配置成用于接收该主锁存器的该输出、该时钟输入以及该第一反相输出，该从半三态反相器被配置成用于在从路径上生成该从锁存器的该输出；
第一从反相器，耦合到该从路径并且被配置成用于从该从半三态反相器接收该从锁存器的该输出，该第一从反相器被配置成用于生成反馈信号；以及
从三态反相器，耦合到该第一从反相器并且被配置成用于接收该反馈信号、该时钟输入和该控制信号。
13.如权利要求12所述的触发器，其中，当该触发器是正边沿触发的触发器时，该从三态反相器包括：
第五PMOS晶体管，该第五PMOS晶体管的栅极端子被配置成用于接收该时钟输入；
第五NMOS晶体管，耦合到该第五PMOS晶体管的漏极端子，该第五NMOS晶体管的栅极端子被配置成用于接收该控制信号；
第六PMOS晶体管，耦合到该第五PMOS晶体管的源极端子，该第六PMOS晶体管的栅极端子被配置成用于接收该反馈信号；以及
第六NMOS晶体管，耦合到该第五NMOS晶体管的源极端子，该第六NMOS晶体管的栅极端子被配置成用于接收该反馈信号。
14.如权利要求12所述的触发器，其中，当该触发器是负边沿触发的触发器时，该从三态反相器包括：
第五PMOS晶体管，该第五PMOS晶体管的栅极端子被配置成用于接收该控制信号；
第五NMOS晶体管，耦合到该第五PMOS晶体管的漏极端子，该第五NMOS晶体管的栅极端子被配置成用于接收该时钟输入；
第六PMOS晶体管，耦合到该第五PMOS晶体管的源极端子，该第六PMOS晶体管的栅极端子被配置成用于接收该反馈信号；以及
第六NMOS晶体管，耦合到该第五NMOS晶体管的源极端子，该第六NMOS晶体管的栅极端子被配置成用于接收该反馈信号。
15.如权利要求12所述的触发器，其中，当该触发器是正边沿触发的触发器时，该从半三态反相器包括：
第七PMOS晶体管，该第七PMOS晶体管的栅极端子被配置成用于接收该主锁存器的该输出；
第七NMOS晶体管，耦合到该第七PMOS晶体管的漏极端子，该第七NMOS晶体管的栅极端子被配置成用于接收该时钟输入；以及
第八NMOS晶体管，耦合到该第七NMOS晶体管的源极端子，该第八NMOS晶体管的栅极端子被配置成用于接收该第一反相输出。
16.如权利要求12所述的触发器，其中，当该触发器是负边沿触发的触发器时，该从半三态反相器包括：
第七NMOS晶体管，该第七NMOS晶体管的栅极端子被配置成用于接收该主锁存器的该输出；
第七PMOS晶体管，耦合到该第七NMOS晶体管的漏极端子，该第七PMOS晶体管的栅极端子被配置成用于接收该时钟输入；以及
第八PMOS晶体管，耦合到该第七PMOS晶体管的源极端子，该第八PMOS晶体管的栅极端子被配置成用于接收该第一反相输出。
17.如权利要求1所述的触发器，其中，该输出反相器被配置成用于将该从锁存器的该输出反相以便生成该触发器输出。
18.如权利要求1所述的触发器，其中，在稳态下，该触发器输出等于该触发器输入。
19.如权利要求1所述的触发器，其中，该主锁存器和该从锁存器被配置成用于接收清零信号和预设信号中的至少一个。
20.如权利要求1所述的触发器，该触发器进一步包括耦合到该三态反相器的多路复用器，该多路复用器被配置成用于接收该触发器输入和扫描数据输入。
21.如权利要求20所述的触发器，其中，该多路复用器被配置成用于接收扫描使能以便选择该触发器输入和该扫描数据输入中的一个，并且该多路复用器被配置成用于向该三态反相器提供该触发器输入和该扫描数据输入中的一个。
22.一种装置，包括：
时钟输入；
多个触发器，被配置成用于接收该时钟输入，其中该触发器中每一个包括：
三态反相器，被配置成用于接收触发器输入和该时钟输入；
主锁存器，耦合到该三态反相器的输出端并且被配置成用于向该三态反相器提供控制信号，该控制信号被配置成用于激活该三态反相器；
从锁存器，被配置成用于接收该主锁存器的输出和该控制信号；以及
输出反相器，耦合到该从锁存器的输出端并且被配置成用于生成触发器输出。
23.一种触发器，包括：
三态反相器，被配置成用于接收触发器输入和时钟输入；
主锁存器，耦合到该三态反相器的输出端，该主锁存器包括生成控制信号的至少一个反相逻辑门，该控制信号被配置成用于激活该三态反相器；
从锁存器，被配置成用于接收该主锁存器的输出和该控制信号；以及
输出反相器，耦合到该从锁存器的输出端并且被配置成用于生成触发器输出。
24.如权利要求23所述的触发器，其中，该主锁存器中的该反相逻辑门是与非门和或非门中的至少一个，并且该反相逻辑门被配置成对该时钟信号和该三态反相器的该输出中的至少一个进行反相。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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