CN110138361A - 低压主从触发器 - Google Patents

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CN110138361A CN201811326134.7A CN201811326134A CN110138361A CN 110138361 A CN110138361 A CN 110138361A CN 201811326134 A CN201811326134 A CN 201811326134A CN 110138361 A CN110138361 A CN 110138361A
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A·弗玛
A·格罗弗
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Abstract

本公开涉及低压主从触发器，具体涉及一种主从触发器存储电路，其在主锁存的输入处具有部分传送门晶体管。部分传送门晶体管包括上拉时钟使能晶体管，用于选择性地将测试开关的高输出耦合至主锁存器的输入。主锁存器的输入还直接耦合至部分传送门周围的测试开关的低输出。此外，提供了一种修改的电路布局，其中主锁存器具有三个反相器。第一反相器耦合至主锁存器的输入。第二和第三反相器耦合至第一反相器的输出，第二反相器具有耦合至第一反相器的输入的输出，并且第三反相器具有耦合至主锁存器的输出的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的。

Description

低压主从触发器
技术领域
本公开涉及一种主从触发器存储电路，并且具体地，涉及晶体管的布置以改善低压标称保持和可变性特性。
背景技术
存储设备是数字电路中的常见部件。一种类型的存储器是静态随机存取存储器(SRAM)。SRAM单元对每个存储单元使用锁存电路来保存数据值一段时间，而不使用刷新电路。单个D型锁存电路的输出在从经历转换的各种输入切换期间可能是不稳定的。因此，一种解决方案是将两个D型锁存器级联在一起。在这种配置中，第一D型锁存器第一次锁存期望的值，而第二D型锁存器继续输出先前存储的值。在第二次时，第一D型锁存器将先前接收的值输出至第二D型锁存器。这使得输入稳定，可能导致存储电路的总输出可变性较小。
包括存储电路的电路的功耗是切换速度的函数。功率等于电流乘以电压。随着切换速度的增加，更多的电流流过电路，功耗增加。随着功耗的增加，电路变得更容易受到由电路耗散功率而产生的热量引起的热故障的影响。热故障会导致不稳定的电信号行为、电路中出现杂散信号或者部件故障。为了试图防止操作期间的热故障，电路设计可以降低源电压。降低源电压的一个意想不到的结果是，随着晶体管的阈值电压接近电路的总源电压，晶体管行为会变得更加不稳定。
发明内容
本公开旨在不增加电路面积或动态功耗的情况下改善主从触发器存储电路中的低压标称保持和可变性的晶体管布局。
本公开旨在具有重新构造的晶体管布局的主从触发器存储电路，在不增加电路面积或动态功率要求的情况下改善低压标称保持和可变性特性。该电路通过将主锁存器的输入耦合至部分传送门周围的测试开关的低输出来减少标称保持临界路径中的晶体管数量。此外，第一反相器被耦合至主锁存器的输入，第二和第三反相器被耦合至第一反相器的输出。第二反相器的输出耦合至第一反相器的输入，并且第三反相器的输出耦合至主锁存器的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的，使得时钟信号和复位信号在主锁存器内不反相。
附图说明
图1是主从触发器存储电路的高级框图。
图2是主从触发器存储电路的中间级框图。
图3是根据一个实施例的主从触发器存储电路的时序图。
图4A是根据一个实施例的主从触发器的前一半的示意图。
图4B是图4A的主从触发器的后一半的示意图。
图5是根据一个实施例的主从触发器的后一半的示意图。
具体实施方式
在下面的描述中，阐述了特定的具体细节以提供对本公开的各种实施例的完整理解。然而，本领域技术人员将理解，在没有这些具体细节的情况下也可以实践本公开。在其他情况下，没有具体描述与电子部件和制造技术相关联的已知结构以避免不必要地模糊本公开的实施例的描述。
除非上下文另有要求，否则在说明书和权利要求中，词语“包括”及其变体具有开放包容的意义，即“包括但不限于”。
本说明书中提到“一个实施例”是指结合该实施例描述的特定特征，结构或特性包括在至少一个实施例中。因此，说明书各个地方出现的措辞“在一个实施例中”并不一定都是指同一实施例。此外，特定的特征、结构和特性可以在一个或多个实施例中以任何适当的方式来组合。
如本说明书和所附权利要求中所使用的，单数形式“一个”和“该”包括多个参照物，除非另有明确说明。还应该注意，除非另有明确指定，否则术语“或者”的含义一般包括“和/或”。
如本说明书和所附权利要求所使用的，使用“对应”用于描述所参照对象之间的比率或相似性。术语“对应”或其一种形式不应表示精确的形状或尺寸。
本文描述了晶体管布局的具体实施例；然而，本公开和对特定布置、尺寸和细节以及处理步骤的顺序的引用是示例性的，不应限于所示。提到部件的耦合表示部件利用连接件直接耦合到一起的实施例以及部件通过另一部件耦合到一起的实施例。
图1是根据一个实施例的主从触发器100存储电路的高级框图。主从触发器100具有五个输入和一个输出。输入包括数据信号D0、测试输入信号TI、测试使能信号TE、时钟信号C和复位信号R。输出是数据输出Q0。每个输入和输出都是二进制数字信号，具有与提供给主从触发器100的高功率信号和低功率信号相对应的高值和低值。高值可以用“1”表示，而低值可以用“0”表示，那些值不对应于任何特定的功率值。主从触发器100接收并存储数据信号D0，并输出数据输出Q0。信号的存储和输出由时钟信号C控制。另外，当测试使能信号TE使能测试电路时，主从触发器100可以在数据输出Q0上输出测试输入信号TI。
为了实施上述功能，主从触发器100实施SRAM的类型，其中，测试开关102选择输入到主从触发器100中，并且主锁存器104与从锁存器106级联，从锁存器106接收来自反相器108的反向时钟信号。测试开关102包括多路复用器，该多路复用器在第一输入A处的数据信号D0与第二输入B处的测试输入信号TI之间进行选择。多路复用器被测试使能信号TE控制，以控制两个输入A、B中的哪一个被传送至测试开关102的输出Q。在其他实施例中，其他类型的开关可用于测试开关102。
测试开关102的输出Q被提供给主锁存器104的数据输入D1。主锁存器104还接收复位信号R和时钟信号C。主锁存器104输出数据输出Q1。在一些实施例中，主锁存器104是D型锁存器，其具有如下面的表1所示的真值表。如真值表所示，D型锁存器的数据输出Qn受四个参数的影响：数据输入D处的值、时钟信号C处的值、复位信号R处的值以及先前的数据输出Qn-1。如果复位信号R为0，则数据输出Qn为1，而与其他输入的值无关。这一条件集合可以称为复位或清除阶段。如果复位信号R为1且时钟为0，则数据输出Qn等于数据输入D处的值，而不管先前的数据输出Qn-1。这一条件集合可以称为设置或建立阶段。如果复位信号R为1且时钟信号C为1，则数据输出Qn都等于先前数据输出Qn-1的值，而不管数据输入D处的值如何。该条件集合可以称为保持或存储阶段。因此，数据输入D处的值可以在设置阶段被接收，在保持阶段被存储和输出，以及在复位阶段被复位。
表1
数据输出Q1被提供给从锁存器106的数据输入D2。从锁存器106还接收复位信号R和反相时钟信号从锁存器106输出数据输出Q2作为存储电路100的数据输出Q0。在一些实施例中，从锁存器106是D型锁存器，其具有如上表1所示的真值表。主从触发器100配置具有相反时钟电平触发的锁存器，这有助于稳定数据输出Q。在一些实施例中，例如图4B所示的实施例，从锁存器106通过反相器108的输出被相反时钟触发。在其他实施例中，例如图5中的实施例，从触发器106被相反时钟电平触发，而不需要反相器108。
表1是D型锁存器的性能的近似或理想化。在现实世界的实施中，由于任何数量的原因，信号随时间变化。锁存器输出可能发生变化的一个原因通常是通过锁存器的电路传播的信号的定时会引起不希望的行为。例如，数据输入可在时钟信号之后到达，该时钟信号被假定锁存并保持数据值。其他问题可能是设备以在接近设备的操作极限时操作设备而引入非理想行为的时钟速度或功率等级运行。如上所讨论的，设计偏好推动设备更快且在较低的功率等级下操作。
触发器中存在一个特定问题，即在这些条件下发生保持时间要求的高变化。在一些以前的设计中，保持时间性能可能劣化，使得上升或下降保持时间在一系列操作电压范围内变得不期望。随着严重劣化的保持时间，向主从触发器100写入1或0变得不可能。在一些实施例中，期望负保持时间。
一种改善保持时间的方法是从临界保持路径中去除nMOS器件，在该路径中信号通过主从触发器100来保持值。与传统设计相比，一些公开的实施例不包括时钟信号中的第二反相器，以调节用于主锁存器104的时钟信号，并在主锁存器104的输入处去除nMOS晶体管时钟使能的传送门。下文将进一步详细讨论这些实施例。这些实施例可以在不增加电路面积或动态功率的情况下改善低压可变性。
图2是主从触发器200存储电路的中间级框图。主从触发器200包括：测试开关201，选择输入到主从触发器200中；以及主锁存器205，与从锁存器215级联。图2示出了主从触发器200的各种功能部件，具有图1的框图与图4-图5的晶体管示图之间的细节层级。
测试开关201被示为具有多路复用器202，其在第一输入A处接收数据输入D以及在第二输入B处接收测试输入TI。多路复用器202被测试使能信号TE控制。在一个实施例中，当测试使能信号TE为0时，多路复用器的202将数据输入D耦合至多路复用器202的输出，并且当测试使能信号为1时，多路复用器202将测试输入TI耦合至多路复用器202的输出。在另一个实施例中，这些值是相反的。多路复用器202的输出被输入至第一反相器204。第一反相器204的反相输出是测试开关201的输出Q，这也是主锁存器205的输入D1。第一反相器204可以代表来自多路复用器202的不同物理部件，或者可以简单地代表单个物理部件中包含的不同功能。在一些实施例中，测试开关201的部件的顺序不同于所示顺序，这可能会或者可能不会影响测试开关201输出。
主锁存器205在反相器206处接收来自测试开关201的输出Q。反相器206使该信号反相，并将反相信号提供给开关208。开关208可以是任何开关，并且在一个实施例中是一个开/关开关，其将来自反相器206的反相输出耦合至主锁存器205的剩余部件以及使来自反相器206的反相输出与主锁存器205的剩余部件解耦。开关208被示为开路状态。通过控制信号C来控制开关208的开/关状态。在一个实施例中，当时钟信号C为1时，开关208处于打开状态，而当时钟信号C为0时，开关208处于闭合状态。因此，在本实施例中，当时钟信号C为0时，测试开关201耦合至主锁存器205，当时钟信号C为1时，测试开关201与主锁存器205解耦。在其他实施例中，用于控制开关208的值可以翻转。
开关208的输出耦合至NAND门210的第一输入A。在下面的表2中提供用于NAND门210的真值表。NAND门210具有耦合至复位信号R的第二输入B。因此，在一个实施例中，当开关208的输出和复位信号R为1时，NAND门210的输出Q为0。在本实施例中，NAND门210的输入A、B的任何其他组合导致输出Q为1。
表2
NAND门210的输出Q也是主锁存器205的输出Q1，其被输入至包括反相器214和开关212的反馈回路中。反相器214接收NAND门210的输出Q，并将反相信号输出至开关212。开关212可以是任何开关，并且在一个实施例中是开/关开关，其将来自反相器214的反相输出耦合至NAND门210的第一输入A以及使来自反相器214的反相输出与NAND门210的第一输入A解耦。开关212以闭合电路状态示出。通过控制C来控制开关212的开/关状态。在一个实施例中，当时钟信号C为1时，开关212处于关闭状态，而当时钟信号C为0时，开关212处于打开状态。因此，在本实施例中，当时钟信号C为1时，主锁存器205的反馈回路是闭环电路，而当时钟信号C为0时，反馈回路是开放电路。在其他实施例中，用于控制开关212的值可以翻转。在一些实施例中，开关208和开关212对反相输入做出响应，使得时钟信号C使主锁存器205耦合至测试开关201或者使主锁存器205具有闭环反馈回路。
主锁存器205的各种部件可以表示彼此不同的物理部件，或者可以简单地表示在单个或多个物理部件的组合中包括的不同功能。在一些实施例中，主锁存器205的部件顺序不同于所示顺序，这可能会或者可能不会影响主锁存器205的输出。
从锁存器215在开关216处接收来自主锁存器205的输出信号Q，其也是主锁存器205的输入D2。开关216可以是任何开关，并且在一个实施例中是开/关开关，其将从锁存器215的输入耦合至从锁存器215的反馈回路以及使从锁存器215的输入与从锁存器215的反馈回路解耦。开关216以闭合电路状态示出。通过控制信号C来控制开关216的开/关状态。在一个实施例中，当时钟信号C为1时，开关216处于关闭状态，而当时钟信号C为0时，开关216处于打开状态。因此，在本实施例中，当时钟信号C为1时，从锁存器215耦合至主锁存器205，而当时钟信号C为0时，从锁存器215与主锁存器205解耦。在其他实施例中，用于控制开关216的值可以翻转。在一些实施例中，开关208和开关216对反相输入做出响应，使得时钟信号C仅在主锁存器205与测试开关201解耦时使从锁存器215耦合至主锁存器205。
开关216的输出耦合至反相器218的输入。反相器使信号反相，并向NAND门220的第一输入A提供输出。NAND门220可以具有与表2所示的NAND门210相似的真值表。NAND门220具有耦合至复位信号R的第二输入B。因此，在一个实施例中，当反相器218的输出和复位信号218为1时，NAND门220的输出Q为0。在本实施例中，NAND门220的输入A、B的任何其他组合导致输出Q为1。
NAND门220的输出Q耦合至开关222。开关222可以是任何开关，并且在一个实施例中是开/关开关，其将NAND门210的输出Q耦合至反相器218的输入以及使NAND门210的输出Q与反相器218的输入解耦以形成反馈回路。通过时钟信号C控制开关222的打开/闭合状态。在本实施例中，当时钟信号C为0时，从锁存器215的反馈回路为闭环电路，而当时钟信号C为1时，从锁存器215的反馈回路是开路电路。在其他实施例中，用于控制开关222的值可以翻转。在一些实施例中，开关216和开关222对反相输入做出响应，使得时钟信号C使从锁存器215耦合至主锁存器205，或者使从锁存器215具有闭环反馈回路。此外，在一些实施例中，开关212和开关222对反相输入做出响应，使得当主锁存器205具有开环反馈回路时，时钟信号C使从锁存器215具有闭合反馈回路，或者当主锁存器205具有闭合反馈回路时，时钟信号C使从锁存器215具有开路反馈回路。
开关216的输出也耦合至反相器224。从反相器224输出的反相信号是从锁存器215的输出Q2，它也是主从触发器200的输出Q0。从锁存器215的各种部件可以表示彼此不同的物理部件，或者可以简单地表示包含在单个物理部件或多个物理部件的组合中的不同功能。在一些实施例中，从锁存器215的部件顺序不同于所示顺序，这可能影响或者可能不影响从锁存器215的输出。
在一些实施例中，主从触发器200在第一时钟转换时将来自测试开关201的值存储在主锁存器205中，并且在第二时钟转换时将来自主锁存器205的值存储在从锁存器215中。在一些实施例中，在每个部分的输出处保存要存储的值，而在其他实施例中，在一些部分的输出处反相要存储的值而是在主从触发器200的输出处保存。而在另一些实施例中，要存储的值在一些部分的输出处被反相，包括主从触发器200的输出。
图3是根据一个实施例的主从触发器存储电路的时序图。该时序图与D触发器类型的触发器相关联。晶体管布局的一些公开实施例改善主从触发器的定时性能。例如，可以减小主从触发器输入在所需的时间窗口中具有稳定输入，以可靠地捕获值。备选地，可以改善读取窗口的相对开始/停止时间。
图3的时序图包括具有以时间测量的x轴值的时序图300。在时序图300上绘制了三个不同的值，每个均具有其自己的y轴。顶部的子图表示D触发器的数据输入D的值。中间的子图表示到D触发器的时钟信号C的值。底部的子图表示到D触发器的数据输出Q的值。这三个信号中的每一个的值都可以是0、1、或者这些值中的一个之间的转换状态。可能的转换状态被示为倾斜线。
时序图300被划分为五个时间周期。第一时间周期302发生在t-1之前。相对于时钟信号C的转换测量时间t-1。此时，D触发器不读取数据输入D，并且数据输入D具有时间以改变并传播到D触发器的所需部件。换句话说，D触发器尚未锁存数据输入D，并且在时间周期302期间在D触发器的输入处的数据输入D的变化将不会影响D触发器的性能。因此，在时间周期302处的时序曲线300中绘制了数据输入D的各种值，每个X表示数据输入D值从高到低或从低到高的可能转换，这些转换不会影响D触发器的数据输出Q。由于时间周期302被定义为时钟信号C之前的时间量，因此时钟信号被示为单值0。在其他实施例中，时钟信号C可以是恒定的1，或者包括至少一次转换。数据输出Q被示为1或0的恒定值，因为在周期302中，D触发器锁存了先前的数据输入D并输出该值。
时序图300的第二时间周期304发生在t-1之后以及t0之前。在时钟信号C上升通过1和0之间的中点的时刻测量时间t0。在t0处，D触发器已经被触发以在D触发器的输入处锁存该值。如果输入数据D在读取期间不稳定，则可以牺牲D触发器的可靠性。因此，D触发器相对于时钟信号C的上升沿具有一个时间点，其中数据输入D必须保持恒定以允许精确读取。D触发器在t-1之后锁存数据输入D的可靠稳态信号。时间周期304被定义为时钟信号C转换到1之前但是在数据输入D必须稳定以便进行可靠读取之后的时间量。在时间周期304期间，时钟信号C被绘制为单值0，直到时间周期304结束(此时，时钟信号C进行转换到1的前一半)。在其他实施例中，时钟信号可以是恒定的1，或者包括至少一次转换。数据输出Q被示为1或0的恒定值，因为在时间周期304中，D触发器锁存了先前的数据输入D并输出该值。时间t-1也被称为设置时间tsu，反映相对于时钟信号C的上升沿的时间，其中D触发器输入必须被设置并且稳定以便可靠读取。在一些实施例中，设置时间tsu是负的，反映出设置时间tsu在时间上早于时钟信号C的上升沿发生。
时序图300的第三时间周期306发生在t0之后以及t1之前。相对于时钟信号C的转换测量时间t1。因为输入数据D在读取期间必须稳定，所以数据输入D必须通过相对于时钟信号C的上升沿的特定时间点保持恒定以允许精确读取。D触发器锁存数据输入D的可靠稳态信号直到t1。时间周期306被定义为时钟信号C转换到1之后但在数据输入D可以转换而不降低性能之前的时间量。在时间周期306期间，时钟信号C被绘制为单值1，除了在时间周期306的开始处，在时钟信号C进行转换为1的后一半时。在其他实施例中，时钟信号可以是恒定0，或者包括至少一次转换。数据输出Q被示为1或0的恒定值，因为在时间周期306中，D触发器锁存了先前的数据输入D，并且仍然输出该值。时间t1也被称为保持时间th，反映相对于时钟信号C的上升沿的时间，其中D触发器输入必须保持恒定和稳定以用于可靠读取。在一些实施例中，保持时间th为正，反映保持时间th在时间上比时钟信号C的上升沿发生得晚。在其他实施例中，保持时间th可以是任何值，包括负值，反映保持时间th在时间上比时钟信号C的上升沿发生得更早。
时序图300的第四时间周期308发生在t1之后但在t2之前。相对于时钟信号C的转换测量时间t2。在t2处，D触发器转换为在t-1和t1之间的读取窗口期间存在的数据输入D值。换句话说，D触发器已经锁存了新的数据输入D。换句话说，D触发器已经锁存了数据输入D，并且时间周期302期间的D触发器输入处的数据输入D的变化将不影响D触发器的性能。因此，在时间周期308处，在时序曲线300中绘制了用于数据输入D的各种值，其中每个X表示数据输入D值中的可能转换，其不会以其他方式影响D触发器的数据输出Q。由于时间周期308被定义为时钟信号C之后的时间量，因此在时间周期308期间，时钟信号被示为单值1。在其他实施例中，时钟信号可以是恒定0，或者包括至少一次转换。数据输出Q被示为1或0的恒定值，直到时间周期308结束，此时数据输出Q进行转换的前半部分以反映数据输入D。时间t2也被称为传播延迟tpd，反映出相对于时钟信号C的上升沿的时间，其使D触发器锁存并输出数据输入D，或者传播信号通过电路。传播延迟tpd可以是任何正值。
时序图300的第五时间周期310发生在t2之后。在t2之后，D触发器已经达到新的稳态条件。在t1之后的任何时刻，D触发器不读取数据输入D，因此在时间周期310处，在时序曲线300中也绘制了数据输入D的各种值，其中每个X均表示数据输入D值中的可能转换，其不会以其他方式影响D触发器的数据输出Q，并且数据输入D具有时间以在下一读取窗口内改变和传播到D触发器的所需部件。换句话说，D触发器已经完成了数据输入D的锁存，并且时间周期310期间在D触发器的输入处的数据输入D的变化将不会影响D触发器的性能。此外，在t2之后，数据输出Q也已经稳定，除了在时间周期310的开始处，数据输出Q进行转换的后一半。
图4A是根据一个实施例的主从触发器400的前一半的示意图。图4和图5包括在晶体管级细节的电路图。晶体管被绘制为一般的金属氧化物半导体场效应晶体管(MOSFET)；然而，可以使用任何特定类型的晶体管。此外，附图和描述区分了p型MOSFET(pMOS)和n型MOSFET(nMOS)；然而，在其他实施例中，pMOS晶体管中的任何一个可以是nMOS晶体管，并且nMOS晶体管中的任何一个可以是pMOS晶体管。在一个实施例中，各种晶体管通过这些晶体管的相应栅极上的信号来使能。在其他实施例中，晶体管可以通过晶体管的一个或多个端子上的信号来使能。
主从触发器400包括测试开关401。测试开关401具有耦合至pMOS晶体管404a的栅极和nMOS晶体管404b的栅极的数据输入402(D0)。pMOS晶体管404a具有耦合至pMOS晶体管406a的端子的端子，并且nMOS晶体管404b具有耦合至nMOS晶体管406b的端子的端子。晶体管404a、404b的其它端子耦合至测试开关401的输出，其也是主锁存器413的输入D1。晶体管406a、406b的其它端子分别耦合至电压线VDD、GND。在一些实施例中，电压线VDD可以是高信号或者1，并且在一些实施例中，电压线GND可以是低信号或者0。pMOS晶体管406a的栅极耦合至测试使能信号TE，并且nMOS晶体管406b的栅极耦合至反相测试使能信号因此，当数据输入402为0且测试使能信号TE为0时，pMOS晶体管406a、404a导通，并且测试开关401的输出等于电压线VDD上的电压。相反，当数据输入402为1且反相测试使能信号为1时，nMOS晶体管406b、404b导通，并且测试开关401的输出等于电压线GND上的电压。在输入的其他组合中，电压线不通过晶体管404a、404b、406a、406b耦合至测试开关401的输出，将数据输入402与测试开关401的输出隔离。
测试开关401具有耦合至pMOS晶体管410a的栅极和nMOS晶体管410b的栅极的测试输入TI。pMOS晶体管410a具有耦合至pMOS晶体管408a的端子的端子，并且nMOS晶体管410b具有耦合至nMOS晶体管408b的端子的端子。晶体管410a、410b的其他端子分别与电压线VDD、GND耦合。晶体管408a、408b的其它端子耦合至测试开关401的输出。pMOS晶体管408a的栅极耦合至反相测试使能信号并且nMOS晶体管408b的栅极耦合至测试使能信号TE。因此，当测试输入TI为0且反相测试使能信号为0时，pMOS晶体管410a、408a导通，并且测试开关401的输出等于电压线VDD上的电压。相反，当测试输入TI为1且测试使能信号TE为1时，nMOS晶体管410b和408b导通，并且测试开关401的输出等于电压线GND上的电压。在其他输入组合中，电压线不通过晶体管408a、408b、410a、410b耦合至测试开关401的输出，将测试输入TI与测试开关401的输出隔离。
反相测试使能信号由反相器412生成。反相器412在pMOS晶体管412a和nMOS晶体管412b的栅极处接收测试使能信号TE。pMOS晶体管412a的第一端子耦合至电压线VDD，并且nMOS晶体管412b的第一端子耦合至电压线GND。晶体管412a、412b的第二端子是公共的，并且是反相器412生成反相测试使能信号的输出。当测试使能信号TE为0时，pMOS晶体管412a将反相器412输出耦合至电压线VDD，并且当测试使能信号TE为1时，nMOS晶体管430b将反相器412输出耦合至电压线GND。
在一些实施例中，测试开关401进行操作，使得数据输入402和测试输入TI中只有一个控制测试开关401的输出。在这两种情况下，输出信号与接收信号反相。测试开关401的输出耦合至主锁存器413的输入D1。测试开关401的输出被示为两个独立的节点。在其他实施例中，其可以是大于零的任意数量的节点。
主锁存器413包括具有pMOS晶体管414a和nMOS晶体管414b的传送门。晶体管414a、414b的栅极耦合至时钟信号C。pMOS晶体管414a具有耦合至主锁存器413的输入的第一节点的端子，并且具有耦合至主锁存器413的输入的第二节点的端子。nMOS晶体管414b具有耦合至主锁存器413的输入的第二节点的端子。nMOS晶体管414b的另一端子耦合至nMOS晶体管416。在一些实施例中，0的时钟信号C允许接收测试开关输出，并且1的时钟信号C阻挡晶体管414a、414b的传送门处的测试开关的输出。
晶体管414a、414b之间的公共节点还耦合至包括pMOS晶体管418a和nMOS晶体管418b的反相器的栅极。pMOS晶体管418a的第一端子耦合至电压线VDD，并且nMOS晶体管418b的第一端子耦合至电压线GND。晶体管418a、418b的第二端子是反相器的输出。
晶体管418b的端子处的反相器的输出也耦合至nMOS晶体管416的栅极。nMOS晶体管416具有耦合至电压线GND的第二端子。nMOS晶体管416与晶体管414a、414b的传送门一起工作，以控制测试开关401与主锁存器413的耦合。
具有pMOS晶体管420a和nMOS晶体管420b的传送门耦合至具有晶体管418a、418b的反相器的输出。晶体管420a、420b的栅极耦合至时钟信号C。pMOS晶体管420a具有耦合至pMOS晶体管418a的端子的端子，并且具有耦合至nMOS晶体管418b的端子的端子。nMOS晶体管420b具有耦合至pMOS晶体管420a和nMOS晶体管418b之间的节点的端子。在一些实施例中，0的时钟信号C允许传输具有晶体管418a、418b的反相器的输出，以及1的时钟信号C浮置输出。因此，晶体管420a、420b的传送门用作晶体管418a、418b的反相器的时钟使能。
晶体管420a、418b之间的公共节点还耦合至包括pMOS晶体管424a和nMOS晶体管424b的反相器的栅极。pMOS晶体管424a的第一端子耦合至电压线VDD。晶体管424a、424b的公共节点是反相器的输出。包括晶体管424a、424b的公共节点的节点也是主锁存器413的输出，(输出Q1，作为分页符的节点A)。
具有pMOS晶体管426a和nMOS晶体管426b的传送门耦合至具有晶体管424a、424b的反相器的输出。晶体管的426a、426b的栅极耦合至复位信号R。pMOS晶体管具有耦合至电压线VDD的端子，并且具有耦合至晶体管424a、424b之间的节点的端子。nMOS晶体管426b具有耦合至nMOS晶体管424b的端子的端子以及耦合至电压线GBD的端子。在一些实施例中，1的复位信号R允许传输具有晶体管424a、424b的反相器的输出，并且0的复位信号R将输出设置为电压线VDD的电压。因此，晶体管426a、426b的传送门用作晶体管424a、424b的反相器的复位使能。
晶体管之间424a、424b之间的公共节点还耦合至包括pMOS晶体管422a和nMOS晶体管422b的反相器。pMOS晶体管422a第一端子耦合至pMOS晶体管418a和pMOS晶体管420a之间的节点。pMOS晶体管422a的第二端子耦合至pMOS晶体管420a和nMOS晶体管418b之间的节点。nMOS晶体管418b的第一端子耦合至电压线GND。nMOS晶体管418b的第二端子耦合至晶体管420b的端子。因此，晶体管420a、420b的传送门用作晶体管422a、422b的反相器的时钟使能。此外，如所描述的，晶体管422a、422b的反相器提供主锁存器413的反馈回路。
图4B是包括从锁存器427的主从触发器400的后一半的示意图。从锁存器427包括具有pPMOS晶体管428a和nMOS晶体管428b的传送门。晶体管428b的栅极耦合至时钟信号C，并且晶体管428a的栅极耦合至反相时钟信号晶体管具有耦合至从锁存器427的输入(输入D2，作为分页符的节点A)的公共节点，并且具有作为从锁存器427的剩余部分的输出的公共节点。在一些实施例中，0的时钟信号C和1的反相时钟信号将输入D2与从锁存器427解耦，以及1的时钟信号C和0的反相时钟信号将输入D2耦合至从锁存器427。
反相时钟信号由反相器429生成。反相器429在pMOS晶体管430a和nMOS晶体管430b的栅极处接收时钟信号C。pMOS晶体管430a的第一端子耦合至电压线VDD，并且nMOS晶体管430b的第一端子耦合至电压线GND。晶体管430a、430b的第二端子是公共的，并且是生成反相时钟信号的反相器429的输出。当时钟信号C为0时，pMOS晶体管430a将反相器429输出耦合至电压线VDD，并且当时钟信号C为1时，nMOS晶体管430b将反相器429输出耦合至电压线GND。
晶体管428a、428b之间的公共节点还耦合至包括pMOS晶体管432a和nMOS晶体管432b的反相器的栅极。pMOS晶体管432a的第一端子耦合至电压线VDD，并且nMOS晶体管432b的第一端子耦合至电压线GND。晶体管432a、432b的第二端子是反相器的输出。
晶体管432a、432b之间的公共节点还耦合至包括pMOS晶体管434a和nMOS晶体管434b的反相器的栅极。如图所示，晶体管434a、434b的反相器提供从锁存器427的反馈回路。
具有pMOS晶体管436a和nMOS晶体管436b的传送门与具有晶体管434a、434b的反相器耦合。晶体管436a、436b的栅极被耦合至复位信号R。pMOS晶体管436a具有耦合至电压线VDD的端子，并且具有耦合至晶体管434a、434b之间的节点的端子。nMOS晶体管436b具有耦合至nMOS晶体管434b的端子的端子以及耦合至电压线GND的端子。在一些实施例中，1的复位信号R允许具有晶体管424a、424b的反相器的输出被传输，并且0的复位信号R将输出设置为电压线VDD的电压。因此，晶体管436a、436b的传送门用作晶体管434a、434b的反相器的复位使能。
具有pMOS晶体管438a和nMOS晶体管438b的传送门与具有晶体管434a、434b的反相器的输出耦合。晶体管438a、438b的栅极分别耦合至时钟信号C和反相时钟信号pMOS晶体管438a具有与pMOS晶体管434a的端子耦合的端子，并且nMOS晶体管438b具有与nMOS晶体管434b的端子耦合的端子。晶体管438a、438b共享作为传送门的输出的公共节点。在一些实施例中，0的时钟信号C和1的反相时钟信号允许具有晶体管434a、434b的反相器的输出被传输，并且1的时钟信号C和0的反相时钟信号浮置输出。因此，晶体管438a、438b的传送门用作晶体管434a、434b的反相器的时钟使能。
晶体管428a、428b之间的公共节点还耦合至包括pMOS晶体管440a和nMOS晶体管440b的反相器的栅极。pMOS晶体管440a的第一端子耦合至电压线VDD。nMOS晶体管440b的第一端子耦合至电压线GND。晶体管440a、440b的公共节点是反相器的输出。晶体管440a、440b的公共节点也是从锁存器427的输出Q2以及主从触发器400的数据输出442(Q0)。
图5是根据一个实施例的包括从锁存器506的主从触发器500的后一半的示意图。从锁存器506可以取代主从触发器400中的从锁存器427，以产生新的实施例。
从锁存器506在包括pMOS晶体管510a和nMOS晶体管510b的反相器的栅极处接收输入D2。pMOS晶体管510a的第一端子耦合至电压线VDD。晶体管510a、510b的第二端子是反相器的输出。
晶体管510a、510b之间的公共节点还耦合至包括pMOS晶体管514a和nMOS晶体管514b的反相器的栅极。pMOS晶体管514a的第一端子耦合至电压线VDD。晶体管514a、514b的第二端子是反相器的输出。
与具有晶体管510a、510b的反相器耦合的是具有pMOS晶体管512a和nMOS晶体管512b的传送门。晶体管512a、512b的栅极耦合至时钟信号C。pMOS晶体管512a具有耦合至电压线VDD的端子。nMOS晶体管512b具有耦合至电压线GND的端子和耦合至nMOS晶体管510b的端子的端子。在一些实施例中，1的时钟信号C允许节点A处的信号被接收，并且0的时钟信号C阻挡具有晶体管510a、510b的反相器的输出。因此，晶体管512a、512b的传送门用作晶体管510a、510b的反相器的时钟使能。
晶体管514a、514b之间的公共节点还耦合至包括pMOS晶体管520a和nMOS晶体管520b的反相器的栅极。pMOS晶体管520a的第一端子耦合至pMOS晶体管512a的端子，并且第二端子耦合至晶体管510a、510b之间的公共节点。nMOS晶体管520b的第一端子耦合至电压线GND，并且第二端子耦合至nMOS晶体管510b的端子。晶体管520a、520b的第二端子是反相器的输出。另外，如图所示，晶体管520a、520b的反相器提供从锁存器506的第一反馈回路。
与具有晶体管510a、510b的反相器耦合的是具有pMOS晶体管512a和nMOS晶体管516的传送门。晶体管516的栅极耦合至时钟信号C。nMOS晶体管516具有耦合至电压线GND的端子和耦合至nMOS晶体管514b的端子的端子。在一些实施例中，1的时钟信号C允许晶体管510a、510b之间的公共节点处的信号被接收，并且0的时钟信号C阻挡具有晶体管514a、514b的反相器的输出。因此，晶体管512a、516的传送门用作晶体管514a、514b的反相器的时钟使能。
晶体管514a、514b之间的公共节点还耦合至包括pMOS晶体管522a和nMOS晶体管522b的反相器的栅极。pMOS晶体管522a的第一端子耦合至电压线VDD。NMOS晶体管522b的第一端子耦合至电压线GND。晶体管522a、522b的第二端子是反相器的输出。
晶体管522a、522b之间的公共节点还耦合至包括pMOS晶体管524a和nMOS晶体管524b的反相器的栅极。pMOS晶体管524a的第一端子耦合至pMOS晶体管512a和pMOS晶体管520a之间的公共节点。pMOS晶体管524a的第二端子耦合至晶体管514a、514b之间的公共节点。nMOS晶体管524b的第一端子耦合至nMOS晶体管516和nMOS晶体管514b之间的节点。晶体管524a、524b的第二端子是反相器的输出。另外，如图所示，晶体管524a、524b的反相器提供从锁存器506的第二反馈回路。
与具有晶体管524a、524b的反相器耦合的是具有pMOS晶体管518a和nMOS晶体管518b的传送门。晶体管518a、518b的栅极耦合至复位信号R。pMOS晶体管518a具有耦合至电压线VDD的端子以及耦合至晶体管514a、514b之间的公共节点的端子。nMOS晶体管518b具有耦合至电压线GND的端子和耦合至nMOS晶体管524b的端子的端子。在一些实施例中，1的复位信号R使得第二反馈回路成为闭合电路，并且0的复位信号R阻挡具有晶体管514a、514b的反相器的输出，并迫使反相器的输出达到电压线VDD的电压。因此，晶体管518a、518b的传送门用作晶体管514a、514b的反相器的复位使能。
晶体管514a、514b之间的公共节点还耦合至包括pMOS晶体管526a和nMOS晶体管526b的反相器的栅极。pMOS晶体管526a的第一端子耦合至电压线VDD，并且nMOS晶体管526b的第一端子耦合至电压线GND。晶体管526a、526b的第二端子是反相器的输出。包括晶体管526a、526b的公共端子的节点也是从锁存器506的输出Q2，其是主从触发器500的数据输出Q0。
与现有设计相比，本文讨论的一些实施例显示出在不增加电路面积或动态功率的情况下改善低压的标称保持可变性和鲁棒性。具体地，将现有设计1、2、3(表3的最左列)与代表上述实施例的第四设计进行比较。设计1、3、4均具有5.67um2的面积。设计2具有5.8968um2的面积，是设计1、3、4的面积的1.04倍。下文将讨论示例性仿真数据。
表3示出了设计1、2、3、4的仿真数据。对于测试仿真，电压线VDD、GND之间的电压差为0.81V，并且电路的温度为40摄氏度。时钟信号具有250ps的转换(slew)，并且输入数据具有50ps的转换。表中的值的单位为皮秒(ps)。该表示出了：设计4具有最佳的总体标称保持性能，因为保持上升和保持下降均为高负值。参考图3，这意味着保持时间在时钟信号C转换之前很好地结束。另外，表3示出了两个保持裕度都为高值的最佳总体保持裕度。保持裕度是从t-1到t2的时间量减去t-1到t1之间的时间量。更简单地，对于从保持数据输入D到获得数据输出Q的给定总时间，该时间的最大部分不需要保持数据输入D。最后，通过减小值来相对于现有设计改善设置加保持下降时间，这意味着保持数据输入恒定所要求的窗口减小。
表3
表4示出了设计1、2、3、4的仿真数据。对于测试仿真，电压线VDD、GND之间的电压差为0.7V，并且电路的温度为40摄氏度。时钟信号具有250ps的转换，并且输入数据具有50ps的转换。表中的值的单位为ps。该表示出：设计4具有最佳的总体标称保持性能，因为保持上升和保持下降都是高负值。另外，表3示出了两个保持裕度都是高值的最佳总体保持裕度。最后，通过减小值来相对于现有设计改善了设置加保持下降时间。
表4
表5示出了设计1、2、3、4的仿真数据。对于测试仿真，电压线VDD、GND之间的电压差为1.2V，并且电路温度为25摄氏度。时钟信号具有250ps的转换，并且输入数据具有50ps的转换。表中的值的单位为ps。该表示出：设计4具有最佳的总体标称保持性能，因为保持上升和保持下降都是最负值。另外，表3示出了两个保持裕度都是高值的最佳总体保持裕度。最后，通过减小值来相对于现有设计改善设置加保持时间。
表5
表6示出了设计1、2、3、4的仿真数据。对于测试模拟，如表中所示，电压线VDD、GND之间的电压差是变化的。表中的值的单位为ps。该表示出：设计4具有最佳的总体标称保持性能，因为保持上升和保持下降一起是最负值。
表6
除了定时数据之外，申请人还生成功率仿真数据。表7提供了盖功率(cap power)，以及表8至表10提供了动态功率，其是盖功率加上内部功率。表8-表10分别提供用于通过时钟信号转换数据信号、保持高信号或保持低信号的功率值。对于测试仿真，电压线VDD、GND之间的电压差为1.26V，并且电路的温度为130摄氏度。时钟信号具有250ps的转换，并且输入数据具有50ps的转换。除非另有说明，表中的值的单位为瓦特。
表7
表8
表9
表10
表11和12示出了包括3西格玛数据的设计1、2、3、4的仿真数据。电路中的制造变化会使得定时不是精确值。3西格玛数据表示99.7％的定时值是被精确的值。对于表11中的测试仿真，电压线VDD、GND之间的电压差为0.81V，并且电路的温度为40摄氏度。该仿真在具有期望电路变化的2000次迭代上运行。时钟信号具有1500ps的转换，并且输入数据具有50ps的转换。表中的值的单位为ps。该表示出：设计4具有最佳的总体3西格玛标称保持性能，因为保持上升和保持下降都是高负值。此外，表3示出了两个保持裕度都是高值的最佳的总体3西格玛保持裕度。
表11
对于表12中的测试仿真，电压线VDD、GND之间的电压差为0.70V，并且电路的温度为40摄氏度。该仿真在具有期望电路变化的2000次迭代上运行。时钟信号具有1500ps的转换，并且输入数据具有50ps的转换。表中的值的单位为ps。该表示出：设计4具有最佳的总体3西格玛标称保持性能，因为保持上升和保持下降都是高负值。此外，表3示出了两个保持裕度都是高值的最佳的总体3西格玛保持裕度。
表12
与设计4相比，图5所示的实施例在面积上增加了16％，但是在保持相同功能的同时减少了50％的动态功率。
上面描述的各种实施例可以组合以提供进一步的实施例。如果需要利用各种专利、申请和公开的概念来提供进一步的实施例，可以修改实施例的方面。
这些和其他变化可以根据上述说明书对实施例进行。一般地，在以下权利要求中，所使用的术语不应解释为将权利要求限于说明书和权利要求中公开的特定实施例，而应解释为包括所有可能的实施例以及这些权利要求给出的全部等效范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种设备，包括：
主从触发器存储电路，包括：
主锁存器，包括：
第一反相器，耦合至所述主锁存器的输入；
第二反相器，具有耦合至所述第一反相器的输出的输入，并且具有耦合至所述主锁存器的输出的输出；和
第三反相器，具有耦合至所述第二反相器的输出的输入，并且具有耦合至所述第二反相器的输入的输出；以及
从锁存器，耦合至所述主锁存器。
2.根据权利要求1所述的设备，其中所述第一反相器包括：
第一晶体管，具有直接耦合至所述主锁存器的输入的栅极以及直接耦合至高电压线的第一端子；以及
第二晶体管，具有直接耦合至所述主锁存器的输入的栅极、直接耦合至低电压线的第一端子以及耦合至所述第一晶体管的第二端子的第二端子。
3.根据权利要求1所述的设备，其中所述第一反相器是通过低时钟信号而时钟使能的。
4.根据权利要求3所述的设备，其中所述第一反相器包括：
第一晶体管，具有直接耦合至所述主锁存器的输入的栅极以及直接耦合至高电压线的第一端子；
第二晶体管，具有直接耦合至所述主锁存器的输入的栅极、直接耦合至低电压线的第一端子以及耦合至所述第一晶体管的第二端子的第二端子；以及
第三晶体管，具有耦合至时钟输入的栅极、直接耦合至所述主锁存器的输入的第一端子以及耦合至所述低电压线的第二端子。
5.根据权利要求1所述的设备，其中所述第三反相器是通过低时钟信号而时钟使能的。
6.根据权利要求5所述的设备，其中所述第二反相器是通过高复位信号而复位使能的。
7.根据权利要求1所述的设备，其中所述第二反相器是复位使能的。
8.根据权利要求1所述的设备，其中所述从锁存器包括：
第一反相器，具有耦合至所述从锁存器的输入的输入；
第二反相器，具有耦合至所述从锁存器的第一反相器的输出的输入，并且具有耦合至所述从锁存器的输出的输出；以及
第三反相器，具有耦合至所述从锁存器的第一反相器的输出的输入，并且具有耦合至所述从锁存器的第一反相器的输入的输出。
9.一种设备，包括：
主从触发器，包括：
主锁存器，包括：
数据输入；
时钟输入；
高电压线；
低电压线；
第一晶体管，具有直接耦合至所述数据输入的栅极以及直接耦合至所述高电压线的第一端子；
第二晶体管，具有直接耦合至所述数据输入的栅极、直接耦合至所述低电压线的第一端子以及耦合至所述第一晶体管的第二端子的第二端子；以及
第三晶体管，具有直接耦合至所述时钟输入的栅极、直接耦合至所述数据输入的第一端子以及耦合至所述低电压线的第二端子。
10.根据权利要求9所述的设备，其中所述第一晶体管和所述第二晶体管形成第一反相器。
11.根据权利要求9所述的设备，还包括：
第四晶体管，具有直接耦合至所述第二晶体管的第二端子的栅极以及直接耦合至所述高电压线的第一端子；以及
第五晶体管，具有直接耦合至所述第二晶体管的第二端子的栅极、耦合至所述低电压线的第一端子以及直接耦合至所述第四晶体管的第二端子的第二端子。
12.根据权利要求11所述的设备，还包括：
第六晶体管，具有直接耦合至所述第四晶体管的第二端子的栅极和耦合至所述高电压线的第一端子；以及
第七晶体管，具有直接耦合至所述第四晶体管的第二端子的栅极、直接耦合至所述低电压线的第一端子以及耦合至所述第六晶体管的第二端子且耦合至所述第五晶体管的栅极的第二端子。
13.根据权利要求12所述的设备，其中所述第一晶体管和所述第二晶体管形成第一反相器，所述第四晶体管和所述第五晶体管形成第二反相器，并且所述第六晶体管和所述第七晶体管形成第三反相器，所述第一反相器、所述第二反相器和所述第三反相器形成所述主锁存器。
14.根据权利要求11所述的设备，还包括：
第六晶体管，具有直接耦合至复位输入的栅极、直接耦合至所述高电压线的第一端子和直接耦合至所述第四晶体管的第二端子的第二端子；以及
第七晶体管，具有直接耦合至所述复位输入的栅极、直接耦合至所述低电压线的第一端子以及耦合至所述第六晶体管的第二端子的第二端子。
15.根据权利要求9所述的设备，还包括：
第四晶体管，具有耦合至所述第二晶体管的第二端子的栅极、耦合至所述低电压线的第一端子以及耦合至所述第二晶体管的栅极的第二端子。
16.根据权利要求9所述的设备，还包括：
第四晶体管，具有直接耦合至所述时钟输入的栅极、耦合至所述高电压线的第一端子以及耦合至所述第二晶体管的栅极的第二端子；以及
第五晶体管，具有直接耦合至所述时钟输入的栅极、耦合至所述第二晶体管的栅极的第一端子以及耦合至所述低电压线的第二端子。
17.一种方法，包括：
形成主锁存器和耦合至所述主锁存器的从锁存器，形成所述主锁存器包括：
形成耦合至所述主锁存器的输入的第一反相器；
形成第二反相器，所述第二反相器具有耦合至所述第一反相器的输出的输入并具有耦合至所述主锁存器的输出的输出；以及
形成第三反相器，所述第三反相器具有耦合至所述第二反相器的输出的输入并具有耦合至所述第二反相器的输入的输出。
18.根据权利要求17所述的方法，其中形成所述第一反相器包括：
形成第一晶体管，所述第一晶体管具有直接耦合至所述主锁存器的输入的栅极和直接耦合至高电压线的第一端子；以及
形成第二晶体管，所述第二晶体管具有直接耦合至所述主锁存器的输入的栅极、直接耦合至低电压线的第一端子和耦合至所述第一晶体管的第二端子的第二端子。
19.根据权利要求17所述的方法，其中形成所述第一反相器包括：
形成时钟使能电路，所述时钟使能电路被配置为在所述时钟使能电路接收到低时钟信号时使能所述第一反相器。
20.根据权利要求17所述的方法，其中形成所述第一反相器包括：
形成第一晶体管，所述第一晶体管具有直接耦合至所述主锁存器的输入的栅极和直接耦合至高电压线的第一端子；
形成第二晶体管，所述第二晶体管具有直接耦合至所述主锁存器的输入的栅极、直接耦合至低电压线的第一端子和耦合至所述第一晶体管的第二端子的第二端子；以及
形成第三晶体管，所述第三晶体管具有耦合至时钟输入的栅极、直接耦合至所述主锁存器的输入的第一端子和耦合至所述低电压线的第二端子。
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