CN103873024A

CN103873024A - 小面积低电数据保持触发器

Info

Publication number: CN103873024A
Application number: CN201310690464.5A
Authority: CN
Inventors: 扬戈; 林宏国; 张曦; 余佳妮
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2012-12-14
Filing date: 2013-12-16
Publication date: 2014-06-18
Also published as: DE102013113981B4; TW201438402A; US8988123B2; US20140167828A1; DE102013113981A1; TWI543534B

Abstract

小面积低电数据保持触发器。根据本发明的第一实施例，电路包括主锁存器，其耦连到数据保持锁存器。数据保持锁存器配置为作为主锁存器的从锁存器而操作，以在正常操作期间实现主-从触发器。数据保持锁存器配置为当主锁存器断电时在低电数据保持模式期间保存主-从触发器的输出值。单一控制输入配置为在正常操作和低电数据保持模式之间进行选择。电路可独立于第三锁存器。

Description

小面积低电数据保持触发器

技术领域

本发明的实施例涉及集成电路设计与制造的领域。更具体地，本发明的实施例涉及用于小面积低电数据保持（retention）触发器的***和方法。

背景技术

术语“振荡器（flop）”或“触发器（flip-flop）”通常用来描述或指代具有两个稳态的经时钟控制的电子电路，其用来存储数值。触发器通常包括两个锁存器电路。术语“保持”触发器通常用来描述或指代能够在电路的一部分例如输入和/或输出部分断电时保存（retain）数据的触发器。

在常规技术下，通常通过将附加的或“第三”锁存器添加到触发器而形成保持触发器，有时称为“气球（balloon）”触发器。例如，第三锁存器在触发器的其他部分断电时保存数据值。不幸地，这类常规技术设计要求不期望的大裸片面积、电路元件数目的有害增加、在“断电”模式中操作第三锁存器所要求的控制信号的数目和复杂度的不利增加、以及在“正常”和“断电”这两种模式中操作的电源要求的不利增加。

发明内容

因此，需要的是用于小面积低电数据保持触发器的***和方法。附加需要的是用于在电路的一部分断电时保存值的小面积低电数据保持触发器的***和方法。对于用于小面积低电数据保持触发器的***和方法存在进一步的需要，即与现存的集成电路的设计、制造和测试的***和方法兼容和互补。本发明的实施例提供这些优点。

根据本发明的第一实施例，电路包括主锁存器，其耦连到数据保持锁存器。数据保持锁存器配置为作为主锁存器的从（slave）锁存器而操作，以在正常操作期间实现主-从触发器。数据保持锁存器配置为当主锁存器断电时在低电数据保持模式期间保存主-从触发器的输出值。单一控制输入配置为在正常操作和低电数据保持模式之间进行选择。电路可独立于第三锁存器。

根据本发明的另一个实施例，数据保持触发器包括主锁存器，其配置为响应于单一控制输入的激活而被断电。从锁存器配置为接受来自主锁存器的值，并在主锁存器断电时保存值。从锁存器进一步配置为响应于单一控制输入的解除激活（deactivation）而输出值。从锁存器可配置为接收永不断电的供电电压。

根据本发明的又一个实施例，电路包括主锁存器。主锁存器包括第一反相器，其耦连到第一与非（NAND）门的输入，第一传输门，其用于有选择地将第一NAND门的输出耦连到第一反相器的输入，以及第二传输门，其用于有选择地将第一反相器的输入耦连到电路输入。

电路还包括数据保持锁存器。数据保持锁存器包括第二NAND门，其耦连到第二反相器的输入，以及第三传输门，其用于有选择地将反相器的输出耦连到第二NAND门的输入。电路还包括第四传输门，用于有选择地将第一反相器的输出耦连到第二NAND门的输入。

电路进一步包括控制电路。控制电路包括第三NAND门，其接受锁存器时钟信号和低电数据保持控制信号作为输入。第三NAND门的输出耦连到第一、第二、第三以及第四传输门的控制输入，并且第三NAND门的输出被反相并耦连到第一、第二、第三以及第四传输门的相反控制输入。

附图说明

附图合并到说明书中并形成说明书的一部分，其示出本发明的实施例，并与说明书一起用于解释本发明的原理。除非另外注释，否则并未按比例绘制附图。

图1示出了根据本发明实施例的小面积低电数据保持触发器。

图2示出了根据本发明实施例的、描述小面积低电数据保持触发器的操作的示例性时序图。

图3示出了根据本发明实施例的小面积低电数据保持触发器。

具体实施方式

现在将详细参考本发明的各实施例，减轻对长信号线路的外在影响，其示例在附图中示出。虽然将结合这些实施例对本发明进行描述，但是应理解其并不意在将本发明限制到这些实施例。相反，本发明意在覆盖可包括在如附属的权利要求所限定的本发明的精神和范围内的替代、修改和等同物。而且，在下面的本发明的详细描述中，将阐述大量的具体细节以提供对本发明更透彻的理解。然而，本领域的技术人员应该清楚，本发明可以在没有这些具体细节的情况下得以实践。在其他实例中，未详细描述公知方法、程序、部件和电路以避免对本发明的方面造成不必要的混淆。

小面积低电数据保持触发器

图1示出了根据本发明实施例的小面积低电数据保持触发器100。数据保持触发器100包括三个主要的子电路，主锁存器110、数据保持锁存器130和断电控制电路140。数据保持锁存器130和断电控制电路140应当一直具有电源供应以用于数据保持触发器100维持其值。主锁存器110可响应于控制信号“RETN”而被断电，从而有益地节省动态和静态电源。总的来说，数据保持触发器100在通电和“RETN”信号为高电平时实现“D-Q”型触发器。

主锁存器110包括常规设计的反相器111、112、113和114。例如，器件具有处理-标称（nominal）阈值电压Vth，其对于所有器件可以是相同的（在量级（magnitude）上）。主锁存器110还包括常规设计的传输门120、121、122和123。主锁存器110进一步包括常规设计的NAND门116。输入“SI”接受扫描输入。输入“SE”接受扫描使能信号。“D”输入是针对触发器功能的数据输入。

数据保持锁存器130包括NAND门131、反相器133和传输门135，它们均为常规设计。传输门125在主锁存器110和数据保持锁存器130之间。在正常操作中，数据保持锁存器130作为在D-Q触发器的主/从配置中的“从”锁存器而运作。数据保持锁存器130经由反相器139产生输出“Q”。将理解的是，反相器139在数据保持锁存器130的“永不断电”区域之外。例如，当锁存器在电源保持模式中时，不要求反相器139驱动输出信号“Q”。

断电控制电路140包括常规设计的NAND门141和142以及反相器144。断电控制电路140接受时钟信号“CP”，其控制信号从“D”输入到“Q”输出的传播。如在触发器实现方案中已知的，断电控制电路140还接受直接清零信号“CDN”。反相器149在断电控制电路140的“永不断电”区域之外。例如，当数据保持触发器100在低电例如静止模式中时，不要求反相器149将“CDN”信号进行反相。

断电控制电路140接受控制输入“RETN”，其为控制数据保持触发器100保存其状态并为进入操作的低电、数据保持、静止模式做准备的低态有效（active-low）信号。将理解的是，“RETN”实际上不控制任何电路的电源。如下文将进一步讨论的，“RETN”信号应在从任何电路移除电源之前被置位（assert）。

控制信号“RETN”在断电控制电路140的NAND门142处对时钟信号“CP”进行门控。例如，在“RETN”信号有效时，即使时钟信号翻转（toggle）也不会导致乱真（spurious）数据传播。控制信号“RETN”还间接控制传输门122、123、125和135的操作。

图2示出了根据本发明实施例的、描述小面积低电数据保持触发器100的操作的示例性时序图200。时间是横轴，随着向右而增大。在时间t201之前，例如在时间t201的左侧，数据保持触发器100作为常规D-Q型触发器而操作。例如，在时钟信号CP的上升沿，输出Q响应于D输入的类似转变（transition）而从高转变到低。

在时间t201，低电控制信号RETN被置位（低），指示数据保持触发器100应当开始数据保持操作。在时间t201之后一段持续时间的时间t202，电源被从主锁存器110移除，并且在“永不断电”分区之外的其他电路元件例如图1中的传输门125、反相器139和149的电源被移除。数据保持触发器100在电源被移除时保留（hold）值。将理解的是，当CP、D和Q的值浮动和/或在时间t202和t203之间不确定时，低电控制信号RETN一直被驱动。例如，低电控制信号RETN一直被确定，是被置位还是被解置位（deassert）。

在时间t203，电源开始接通。在时间t203和时间t204之间，信号CP、D和Q被示出向所定义的状态“漂移”。在时间t204，电源足以进行正常操作，例如如由“电源良好信号”（未示出）所指示的。在时间t205，低电控制信号RETN被解置位（高），并且数据保持触发器100作为常规D-Q型触发器恢复正常操作。

将理解的是，在时间t205，从数据保持触发器100输出的Q值与在时间t201时低电控制信号RETN被置位之前所锁存的值相同。

图3示出了根据本发明实施例的小面积低电数据保持触发器300。数据保持触发器300与图1中所示的数据保持触发器100稍有不同。数据保持触发器300包括主锁存器110和断电控制电路140。数据保持触发器300还包括反相器149和传输门125。

数据保持触发器300进一步包括数据保持锁存器330。数据保持锁存器330与数据保持锁存器130（图1）的不同之处在于，驱动输出Q的反相器（在锁存器130中是反相器139）不以NAND门131的输出作为其输入。而在数据保持触发器300中，两个反相器338和339以传输门125的输出作为它们的输入以产生Q输出。数据保持触发器300的逻辑功能与数据保持触发器100（图1）的逻辑功能相同。与数据保持触发器100（图1）的延迟相比，最终输出配置的改变可使数据保持触发器300的整体延迟变小。例如，反相器338的延迟可小于NAND门131的延迟。

与常规技术相比，根据本发明的实施例使用较小的裸片面积，例如包括较少的电路元件，并且具有较小的泄漏电流，例如在保持模式中具有较少的电路电源。此外，因为根据本发明的实施例不像在常规技术下普遍的那样利用第三锁存器，所以这类实施例的可测试性设计比常规技术下的更直截了当。例如，包括第三锁存器的电路可能为了可测试性流而要求复杂的定制设计。

根据本发明的实施例不要求所示出的示出为主锁存器110（图1和3）的一部分的扫描原件，并且很好地适合于“无扫描”实施例。例如，输入SI和SE、反相器111和112、以及传输门120和121可被除去以移除扫描能力。反相器113的输出将随后被直接连接到传输门122的输入。本领域技术人员将理解如何将本文的公开推广到其他类型的触发器，例如异步清零/设置，设置/重置等。

根据本发明的实施例提供用于小面积低电数据保持触发器的***和方法。此外，根据本发明的实施例提供用于小面积低电数据保持触发器的***和方法。进一步地，根据本发明的实施例提供用于与集成电路的设计、制造和测试的现存***和方法兼容和互补的小面积低电数据保持触发器的***和方法。

这样，描述了本发明的各实施例。虽然已在特定实施例中描述了本发明，但是应该理解本发明不应被解释为受限于这类实施例，而应根据下面的权利要求来解释本发明。

Claims

1.一种电路，包括：

主锁存器，其耦连到数据保持锁存器；

其中所述数据保持锁存器配置为作为所述主锁存器的从锁存器而操作，以在正常操作期间实现主-从触发器；

其中所述数据保持锁存器配置为当所述主锁存器断电时在低电数据保持模式期间保存所述主-从触发器的输出值；以及

其中单一控制输入配置为在所述正常操作和所述低电数据保持模式之间进行选择。

2.根据权利要求1所述的电路，其独立于第三锁存器电路。

3.根据权利要求1所述的电路，进一步包括控制电路，其配置为，在所述低电数据保持模式中，断开锁存器时钟。

4.根据权利要求1所述的电路，进一步包括：

传输门器件，用于有选择地将所述主锁存器耦连到所述从锁存器，以及

其中所述传输门器件可在所述低电数据保持模式期间被断电。

5.根据权利要求1所述的电路，其中所述主锁存器和所述数据保持锁存器进一步配置为响应于直接清零信号将存储在所述主-从触发器中的值清零。

6.根据权利要求1所述的电路，其中所述控制输入进一步配置为在所述低电数据保持模式中对所述直接清零信号进行门控。

7.根据权利要求1所述的电路，其中所述主锁存器进一步配置为基于扫描使能信号，在数据输入和扫描输入之间进行选择。

8.一种电路，包括：

主锁存器，包括：

第一反相器，其耦连到第一NAND门的输入；

第一传输门，用于有选择地将所述第一NAND门的输出耦连到所述第一反相器的输入；

第二传输门，用于有选择地将所述第一反相器的输入耦连到电路输入；

数据保持锁存器，包括：

第二NAND门，其耦连到第二反相器的输入；

第三传输门，用于有选择地将所述反相器的输出耦连到所述第二NAND门的输入；

第四传输门，用于有选择地将所述第一反相器的输出耦连到所述第二NAND门的所述输入；

控制电路，包括：

第三NAND门，其接受锁存器时钟信号和低电数据保持控制信号作为输入，

其中所述第三NAND门的输出耦连到所述第一、第二、第三和第四传输门的控制输入，以及

其中所述第三NAND门的所述输出被反相并耦连到所述第一、第二、第三和第四传输门的相反控制输入。

9.根据权利要求8所述的电路，其中所述第三NAND门的所述输出耦连到所述第二和第三传输门的非反相控制输入。

10.根据权利要求8所述的电路，其中所述第三NAND门的所述输出耦连到所述第一和第四传输门的反相控制输入

11.根据权利要求8所述的电路，其中所述第四传输门配置为在低电数据保持模式中被断电。

12.根据权利要求8所述的电路，其中所述第一反相器、所述第一NAND门以及所述第一和第二传输门配置为在低电数据保持模式中被断电。

13.根据权利要求8所述的电路，进一步包括：

第四反相器，用于接受清零数据控制信号，以及

第四NAND门，用于将所述清零数据控制信号和所述低电数据保持控制信号进行组合，

其中所述第四NAND门的输出耦连到所述第一和第二NAND门的输入。

14.根据权利要求8所述的电路，进一步包括：

第五反相器，其耦连到所述第二NAND门的输出并用于驱动所述电路的输出信号。

15.根据权利要求8所述的电路，进一步包括：

第五反相器，其耦连到所述第四传输门的输出并用于驱动第六反相器，所述第六反相器用于驱动所述电路的输出信号。

16.一种数据保持触发器，包括：

主锁存器，其配置为响应于单一控制输入的激活而被断电；

从锁存器，其配置为接受来自所述主锁存器的值并在所述主锁存器断电时保存所述值；以及

其中所述从锁存器进一步配置为响应于所述单一控制输入的解除激活而输出所述值。

17.根据权利要求16所述的数据保持触发器，所述从锁存器配置为接收永不断电的供电电压。

18.根据权利要求16所述的数据保持触发器，进一步包括：

传输门，以有选择地将所述主锁存器耦连到所述从锁存器，以及

其中所述触发器配置为响应于所述单一控制输入的激活而被断电。

19.根据权利要求16所述的数据保持触发器，其中所有晶体管器件配置为具有大体上相同量级的阈值电压。

20.根据权利要求16所述的数据保持触发器，其中所述主锁存器和所述从锁存器不包括共有的部件。