CN110138377B - 锁存器 - Google Patents

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Abstract

本发明公开了一种锁存器，包括第一反相器输入端接时钟信号，第二反相器输入端接第一反相器输出端，第一和第二时钟控制反相器输入端接锁存器输入信号D、第一和第二反相器输出端，第四反相器输入端与第二和第四时钟控制反相器输出端相连，其输出端作为该锁存器的输出端，第五反相器输入端与第一，第二和第三时钟控制反相器输出端相连，第三反相器输入端与第五反相器输出端相连；第六反相器输入端与第二时钟控制反相器和第三反相器输出端相连；第三时钟控制反相器输入端与第一、第二和第六反相器输出端相连；第四时钟控制反相器输入端与第一、第二、第五和第六反相器输出端相连。本发明相比现有技术具有更好抗信号干扰能力，更高可靠性的锁存器。

Description

锁存器
技术领域
本发明涉及集成电路领域，特别是涉及一种锁存器。
背景技术
锁存器(Latch)是数字电路中的一产品种具有记忆功能的逻辑元件。锁存，就是把信号暂存以维持某种电平状态，在数字电路中则可以记录二进制数字信号“0”和“1”。只有在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号。通常只有0和1两个值。锁存器(Latch)是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。
如图1所示，一种传统的锁存器，包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第一时钟控制反相器CK_INV1和第二时钟控制反相器CK_INV2。第一反相器INV1将时钟信号CK取反成为CKb。第一时钟控制反相器CK_INV1通过时钟信号控制打开，将输入信号D取反后成为D非信号，再通过第三反相器INV3取反成为D信号给输出。同时D非信号通过第二反相器INV2取反成为D信号被锁存在第二反相器INV2与第二时钟控制反相器CK_INV2之间。当第一时钟控制反相器CK_INV1受时钟信号控制关闭，第二时钟控制反相器CK_INV2打开，被锁存的D信号通过第二时钟控制反相器CK_INV2取反为D非信号，再通过第三反相器INV3取反成为D信号给输出。此类锁存器，在锁存信号输出时，锁存回路(N1节点)如果受到噪声等信号干扰，可能会改变锁存的逻辑状态，以致使输出的逻辑状态错误反转。
发明内容
本发明要解决的技术问题是提供一种与现有技术相比具有更好抗信号干扰能力，更高可靠性的锁存器。
为解决上述技术问题，本发明提供的锁存器，包括第一～第四时钟控制反相器CK_INV1～CK_INV4和第一～第六反相器INV1～INV6；
第一反相器INV1，其输入端连接时钟信号(CK)，其输出第一时钟信号CKb；
第二反相器INV2，其输入端连接第一反相器INV1输出端，其输出第二时钟信号CK1；
第一时钟控制反相器CK_INV1，其输入端连接锁存器输入信号D、第一反相器INV1输出端和第二反相器INV2输出端；
第二时钟控制反相器CK_INV2，其输入端连接锁存器输入信号D、第一反相器INV1输出端和第二反相器INV2输出端；
第四反相器INV4，其输入端与第二时钟控制反相器CK_INV2输出端和第四时钟控制反相器CK_INV4输出端相连，其输出端作为该锁存器的输出端；
第五反相器INV5，其输入端与第一时钟控制反相器CK_INV1输出端，第二时钟控制反相器CK_INV2输出端以及第三时钟控制反相器CK_INV3输出端相连；
第三反相器INV3，其输入端与第五反相器INV5输出端相连；
第六反相器INV6，其输入端与第二时钟控制反相器CK_INV2输出端和第三反相器INV3输出端相连；
第三时钟控制反相器CK_INV3，其输入端与第六反相器INV6输出端、第一反相器INV1输出端和第二反相器INV2输出端相连；
第四时钟控制反相器CK_INV4，其输入端与第五反相器INV5输出端、第六反相器INV6输出端、第一反相器INV1输出端和第二反相器INV2输出端相连。
其中，第一反相器INV1包括第一PMOS晶体管和第一NMOS晶体管；
第一PMOS晶体管源极连接电源，第一PMOS晶体管与第一NMOS晶体管的栅极相连接组成所述第一反相器的输入端，第一PMOS晶体管与第一NMOS晶体管的漏极相连接组成所述第一反相器INV1的输出端，第一NMOS晶体管的源极连接地。
第一反相器INV1时钟输入信号逻辑值为0时，其输出信号逻辑值为1，时钟输入信号逻辑值为1时，其输出信号逻辑值为0。
其中，第二反相器INV2包括第二PMOS晶体管和第二NMOS晶体管；
第二PMOS晶体管源极连接电源，第二PMOS晶体管与第二NMOS晶体管的栅极相连接组成所述第二反相器的输入端，第二PMOS晶体管与第二NMOS晶体管的漏极相连接组成所述第二反相器INV2的输出端，第二NMOS晶体管的源极连接地。
第二反相器INV2时钟输入信号逻辑值为0时，其输出信号逻辑值为1，时钟输入信号逻辑值为1时，其输出信号逻辑值为0。
其中，第三反相器INV3包括第三PMOS晶体管和第三NMOS晶体管；
第三PMOS晶体管源极连接电源，第三PMOS晶体管与第三NMOS晶体管的栅极相连接组成所述第三反相器INV3的输入端，第三PMOS晶体管与第三NMOS晶体管的漏极相连接组成所述第三反相器INV3的输出端，第三NMOS晶体管的源极连接地。
第三反相器INV3输入信号逻辑值为0时，其输出信号逻辑值为1，输入信号逻辑值为1时，其输出信号逻辑值为0。
其中，第四反相器INV4包括第四PMOS晶体管和第四NMOS晶体管；
第四PMOS晶体管源极连接电源，第四PMOS晶体管与第四NMOS晶体管的栅极相连接组成所述第四反相器INV4的输入端，第四PMOS晶体管与第四NMOS晶体管的漏极相连接组成所述第四反相器INV4的输出端，第四NMOS晶体管的源极连接地。
第四反相器INV4输入信号逻辑值为0时，其输出信号逻辑值为1，输入信号逻辑值为1时，其输出信号逻辑值为0。
其中，第五反相器INV5包括第五PMOS晶体管、第六PMOS晶体管、第五NMOS晶体管和第六NMOS晶体管；
第五PMOS的源极连接电源，第五PMOS的漏极与第六PMOS的源极相连，第五PMOS的栅极与第一时钟控制反相器CK_INV1的输出端以及第三时钟控制反相器CK_INV3的输出端相连，第六PMOS的栅极与第二时钟控制反相器CK_INV2的输出端相连，第六PMOS的漏极与第五NMOS的漏极相连接组成第五反相器INV5的输出端，第五NMOS的栅极与第一时钟控制反相器CK_INV1的输出端以及第三时钟控制反相器CK_INV3的输出端相连，第五NMOS的源极与第六NMOS的漏极相连，第六NMOS的栅极与第二时钟控制反相器CK_INV2的输出端相连，第六NMOS的源极连接地。
当时钟信号CK为1时，第一时钟控制反相器CK_INV1与第二时钟控制反相器CK_INV2打开并且传输D信号，此时第一时钟控制反相器CK_INV1和第二时钟控制反相器CK_INV2输出相同为0时，第五反相器INV5反相器输出为1，当第一时钟控制反相器CK_INV1和第二时钟控制反相器CK_INV2输出相同为1时，第五反相器INV5反相器输出为0。第三时钟控制反相器CK_INV3关闭，D输入信号同时被保存在第六反相器INV6与第三时钟控制反相器CK_INV3之间。
其中，第六反相器INV6包括第七PMOS晶体管、第八PMOS晶体管、第七NMOS晶体管和第八NMOS晶体管；
第七PMOS的源极连接电源，第七PMOS的漏极与第八PMOS的源极相连，第七PMOS的栅极与第七NMOS的栅极相连组成第六反相器INV6第一输入端与第二时钟控制反相器CK_INV2的输出端相连，第八PMOS的栅极与第八NMOS的栅极相连组成第六反相器INV6第二输入端与第三反相器INV3的输出端相连，第八PMOS的漏极与第七NMOS的漏极相连组成第六反相器INV6的输出端，第七NMOS的源极与第八NMOS的漏极相连，第八NMOS的源极接地。
第二时钟控制反相器CK_INV2和第三反相器INV3输出相同为0时，第六反相器INV6反相器输出为1，当第二时钟控制反相器CK_INV2和第三反相器INV3输出相同为1时，第六反相器INV6反相器输出为0。
其中，第一时钟控制反相器CK_INV1，包括第九PMOS晶体管、第十PMOS晶体管、第九NMOS晶体管和第十NMOS晶体管；
第九PMOS晶体管的源极连接电源，第九PMOS晶体管的漏极与第十PMOS晶体管的源极相连，第九PMOS晶体管的栅极接输入信号D；
第十PMOS晶体管的栅极接第一反相器INV1的输出端，第十PMOS晶体管的漏极与第九NMOS晶体管的漏极相连组成该第一时钟控制反相器CK_INV1的输出端，第九NMOS晶体管的源极与第十NMOS晶体管的漏极相连，第九NMOS晶体管的栅极接第二反相器INV2输出端，第十NMOS晶体管的栅极输入信号D，第十NMOS晶体管的源极连接地。
第一时钟控制反相器CK_INV1输入第一时钟信号CKb为0，第二时钟信号CK1为1时，第一时钟控制反相器CK_INV1打开；第一时钟控制反相器CK_INV1输入第一时钟信号CKb为1，第二时钟信号CK1为0时，第一时钟控制反相器CK_INV1关闭；
输入信号D逻辑值为0时，输出信号逻辑值为1，输入信号D逻辑值为1时，输出信号逻辑值为0。
其中，第二时钟控制反相器CK_INV2，包括第十一PMOS晶体管、第十二PMOS晶体管、第十一NMOS晶体管和第十二NMOS晶体管；
第十一PMOS晶体管的源极连接电源，第十一PMOS晶体管的漏极与第十二PMOS晶体管的源极相连，第十一PMOS晶体管的栅极接输入信号D；
第十二PMOS晶体管的栅极接第一反相器INV1的输出端，第十二PMOS晶体管的漏极与第十一NMOS晶体管的漏极相连组成该第二时钟控制反相器CK_INV2的输出端，第十一NMOS晶体管的源极与第十二NMOS晶体管的漏极相连，第十一NMOS晶体管的栅极接第二反相器INV2输出端，第十二NMOS晶体管的栅极输入信号D，第十二NMOS晶体管的源极连接地。
第二时钟控制反相器CK_INV2输入第一时钟信号CKb为0，第二时钟信号CK1为1时，第二时钟控制反相器CK_INV2打开；第二时钟控制反相器CK_INV2输入第一时钟信号CKb为1，第二时钟信号CK1为0时，第二时钟控制反相器CK_INV2关闭；
输入信号D逻辑值为0时，输出信号逻辑值为1，输入信号D逻辑值为1时，输出信号逻辑值为0。
其中，第三时钟控制反相器CK_INV3，包括第十三PMOS晶体管、第十四PMOS晶体管、第十三NMOS晶体管和第十四NMOS晶体管；
第十三PMOS的栅极与第十四NMOS的栅极相连接组成第三时钟控制反相器CK_INV3输入端并与第六反相器INV6的输出端相连，第十四PMOS的栅极连接第二反相器INV2的输出端，第十三NMOS的栅极连接第一反相器INV1的输出端，第十四PMOS的漏极与第十三NMOS的漏极相连组成第三时钟控制反相器CK_INV3的输出端。
第三时钟控制反相器CK_INV3输入第一时钟信号CKb为0，第二时钟信号CK1为1时，第三时钟控制反相器CK_INV3关闭；第三时钟控制反相器CK_INV3输入第一时钟信号CKb为1，第二时钟信号CK1为0时，第三时钟控制反相器CK_INV3打开；
当第三时钟控制反相器CK_INV3打开时，第一时钟控制反相器CK_INV1与第二时钟控制反相器CK_INV2关闭，第三时钟控制反相器CK_INV3传输之前第一时钟控制反相器CK_INV1与第二时钟控制反相器CK_INV2打开时传输的D信号(即锁存信号)，锁存信号为0时，输出信号逻辑值为1，锁存信号为1时，输出信号逻辑值为0。
其中，第四时钟控制反相器CK_INV4，包括第十五PMOS晶体管、第十六PMOS晶体管、第十七PMOS晶体管、第十五NMOS晶体管、第十六NMOS晶体管和第十七NMOS晶体管；
第十五PMOS的源极连接电源，第十五PMOS的栅极与第十六NMOS的栅极相连接组成第四时钟控制反相器CK_INV4的第一输入端并连接第五反相器INV5的输出端相连，第十五PMOS的漏极与第十六PMOS的源极相连接，第十六PMOS的栅极与第十七NMOS的栅极相连接组成第四时钟控制反相器CK_INV4的第二输入端并与第六反相器INV6的输出端相连，第十六PMOS的漏极与第十七PMOS的源极相连，第十七PMOS的栅极连接第二反相器的输出端，第十七PMOS的漏极与第十五NMOS的漏极相连组成第四时钟控制反相器CK_INV4的输出端并与第二时钟控制单元CK_INV2的输出端及第四反相器INV4的输入端相连，第十五NMOS的栅极连接第一反相器INV1的输出端，第十五NMOS的源极与第十六NMOS的漏极相连接，第十六NMOS的源极与第十七NMOS的漏极相连接，第十七NMOS的源极连接地。
本发明的时钟信号CK通过第一反相器取反成为CKb，再通过第二反相器成为CK1。电路内部的时钟都由CKb与CK1的信号控制。输入信号D分别通过两组相同的时钟控制反相器来传输。在第一，第二时钟控制反相器被时钟开启时，输入信号D通过第二时钟控制反相器取反成为D非，再通过第四反相器取反成为D传至输出端。同时输入信号D相继通过第一时钟控制反相器，第五反相器，第三反相器，第六反相器的锁存回路，将信号D锁存在第三时钟控制反相器与第六反相器之间。当时钟信号翻转，第一，第二时钟控制反相器关闭，第三时钟控制反相器与第四时钟控制反相器打开，D信号通过锁存回路，第四时钟控制反相器，第四反相器传至输出端。在锁存回路中增加内部节点，并且内部节点之间相互影响，在任一个内部节点受信号干扰出错时，可以通过其它节点调整恢复，同时不影响锁存器的输出结果。如图二所示，锁存回路内部节点S1～S4。在锁存输出时，由于第五反相器有两组不同输入控制，S1连接其中一组输入。所以当S1节点受到干扰出错，第五反相器关闭，不会影响S2节点，同时S1节点的逻辑状态会被S4节点通过第三时钟控制反相器来恢复。同理，当S2节点受扰，S3节点会受影响，但同时S2节点的逻辑状态会被S1，S5节点通过第五反相器来恢复，再通过第三反相器恢复S3节点。当S3节点受扰，被S2节点通过第三反相器来恢复。当S4节点受扰，会影响S1节点，但同时S4的逻辑功能会被S3，S5节点通过第六反相器来恢复。这样有效增加了锁存器的抗信号干扰能力，提高电路的可靠性。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种传统锁存器的电路结构。
图2是本发明提供锁存器的结构示意图。
图3是图1传统锁存器的锁存回路内部节点受信号干扰的仿真波形示意图。
图4～图7分别是本发明锁存器的锁存回路内部节点S1～S4受信号干扰的仿真波形示意图。
附图标记说明
CK_INV1～CK_INV4表示第一～第四时钟控制反相器
INV1～INV6表示第一～第六反相器
N1、S1～S4表示不同的电气节点
D表示D输入信号
CK表示时钟信号
CKb表示第一时钟信号，即经第一反相器处理后的CK
CK1表示第二时钟信号，即经第二反相器处理后的CKb
Q是锁存器输出信号。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
参考图2所示，本发明提供的锁存器一可行实施例，包括第一～第四时钟控制反相器CK_INV1～CK_INV4和第一～第六反相器INV1～INV6；
第一反相器INV1，其输入端连接时钟信号(CK)，其输出第一时钟信号CKb；
第二反相器INV2，其输入端连接第一反相器INV1输出端，其输出第二时钟信号CK1；
第一时钟控制反相器CK_INV1，其输入端连接锁存器输入信号D、第一反相器INV1输出端和第二反相器INV2输出端；
第二时钟控制反相器CK_INV2，其输入端连接锁存器输入信号D、第一反相器INV1输出端和第二反相器INV2输出端；
第四反相器INV4，其输入端与第二时钟控制反相器CK_INV2输出端和第四时钟控制反相器CK_INV4输出端相连，其输出端作为该锁存器的输出端；
第五反相器INV5，其输入端与第一时钟控制反相器CK_INV1输出端，第二时钟控制反相器CK_INV2输出端以及第三时钟控制反相器CK_INV3输出端相连；
第三反相器INV3，其输入端与第五反相器INV5输出端相连；
第六反相器INV6，其输入端与第二时钟控制反相器CK_INV2输出端和第三反相器INV3输出端相连；
第三时钟控制反相器CK_INV3，其输入端与第六反相器INV6输出端、第一反相器INV1输出端和第二反相器INV2输出端相连；
第四时钟控制反相器CK_INV4，其输入端与第五反相器INV5输出端、第六反相器INV6输出端、第一反相器INV1输出端和第二反相器INV2输出端相连。
本发明提供第一反相器INV1一可行实施例，包括：第一PMOS晶体管和第一NMOS晶体管；
第一PMOS晶体管源极连接电源，第一PMOS晶体管与第一NMOS晶体管的栅极相连接组成所述第一反相器的输入端，第一PMOS晶体管与第一NMOS晶体管的漏极相连接组成所述第一反相器INV1的输出端，第一NMOS晶体管的源极连接地。
第一反相器INV1时钟输入信号逻辑值为0时，其输出信号逻辑值为1，时钟输入信号逻辑值为1时，其输出信号逻辑值为0。
本发明提供第二反相器INV2一可行实施例包括：第二PMOS晶体管和第二NMOS晶体管；
第二PMOS晶体管源极连接电源，第二PMOS晶体管与第二NMOS晶体管的栅极相连接组成所述第二反相器的输入端，第二PMOS晶体管与第二NMOS晶体管的漏极相连接组成所述第二反相器INV2的输出端，第二NMOS晶体管的源极连接地。
第二反相器INV2时钟输入信号逻辑值为0时，其输出信号逻辑值为1，时钟输入信号逻辑值为1时，其输出信号逻辑值为0。
本发明提供第三反相器INV3一可行实施例包括：第三PMOS晶体管和第三NMOS晶体管；
第三PMOS晶体管源极连接电源，第三PMOS晶体管与第三NMOS晶体管的栅极相连接组成所述第三反相器INV3的输入端，第三PMOS晶体管与第三NMOS晶体管的漏极相连接组成所述第三反相器INV3的输出端，第三NMOS晶体管的源极连接地。
第三反相器INV3输入信号逻辑值为0时，其输出信号逻辑值为1，输入信号逻辑值为1时，其输出信号逻辑值为0。
本发明提供第四反相器INV4一可行实施例包括：第四PMOS晶体管和第四NMOS晶体管；
第四PMOS晶体管源极连接电源，第四PMOS晶体管与第四NMOS晶体管的栅极相连接组成所述第四反相器INV4的输入端，第四PMOS晶体管与第四NMOS晶体管的漏极相连接组成所述第四反相器INV4的输出端，第四NMOS晶体管的源极连接地。
第四反相器INV4输入信号逻辑值为0时，其输出信号逻辑值为1，输入信号逻辑值为1时，其输出信号逻辑值为0。
本发明提供第五反相器INV5一可行实施例包括：第五PMOS晶体管、第六PMOS晶体管、第五NMOS晶体管和第六NMOS晶体管；
第五PMOS的源极连接电源，第五PMOS的漏极与第六PMOS的源极相连，第五PMOS的栅极与第一时钟控制反相器CK_INV1的输出端以及第三时钟控制反相器CK_INV3的输出端相连，第六PMOS的栅极与第二时钟控制反相器CK_INV2的输出端相连，第六PMOS的漏极与第五NMOS的漏极相连接组成第五反相器INV5的输出端，第五NMOS的栅极与第一时钟控制反相器CK_INV1的输出端以及第三时钟控制反相器CK_INV3的输出端相连，第五NMOS的源极与第六NMOS的漏极相连，第六NMOS的栅极与第二时钟控制反相器CK_INV2的输出端相连，第六NMOS的源极连接地。
当时钟信号CK为1时，第一时钟控制反相器CK_INV1与第二时钟控制反相器CK_INV2打开并且传输D信号，此时第一时钟控制反相器CK_INV1和第二时钟控制反相器CK_INV2输出相同为0时，第五反相器INV5反相器输出为1，当第一时钟控制反相器CK_INV1和第二时钟控制反相器CK_INV2输出相同为1时，第五反相器INV5反相器输出为0。第三时钟控制反相器CK_INV3关闭，D输入信号同时被保存在第六反相器INV6与第三时钟控制反相器CK_INV3之间。
本发明提供第六反相器INV6一可行实施例包括：第七PMOS晶体管、第八PMOS晶体管、第七NMOS晶体管和第八NMOS晶体管；
第七PMOS的栅极与第七NMOS的栅极相连组成第六反相器INV6第一输入端与第二时钟控制反相器CK_INV2的输出端相连，第八PMOS的栅极与第八NMOS的栅极相连组成第六反相器INV6第二输入端与第三反相器INV3的输出端相连，第八PMOS的漏极与第七NMOS的漏极相连组成第六反相器INV6的输出端。
第一时钟控制反相器CK_INV1和第二时钟控制反相器CK_INV2输出相同为0时，第六反相器INV6反相器输出为1，当第一时钟控制反相器CK_INV1和第二时钟控制反相器CK_INV2输出相同为1时，第六反相器INV6反相器输出为0。
本发明提供第一时钟控制反相器CK_INV1一可行实施例包括：第九PMOS晶体管、第十PMOS晶体管、第九NMOS晶体管和第十NMOS晶体管；
第九PMOS晶体管的源极连接电源，第九PMOS晶体管的漏极与第十PMOS晶体管的源极相连，第九PMOS晶体管的栅极接输入信号D；
第十PMOS晶体管的栅极接第一反相器INV1的输出端，第十PMOS晶体管的漏极与第九NMOS晶体管的漏极相连组成该第一时钟控制反相器CK_INV1的输出端，第九NMOS晶体管的源极与第十NMOS晶体管的漏极相连，第九NMOS晶体管的栅极接第二反相器INV2输出端，第十NMOS晶体管的栅极输入信号D，第十NMOS晶体管的源极连接地。
第一时钟控制反相器CK_INV1输入第一时钟信号CKb为0，第二时钟信号CK1为1时，第一时钟控制反相器CK_INV1打开；第一时钟控制反相器CK_INV1输入第一时钟信号CKb为1，第二时钟信号CK1为0时，第一时钟控制反相器CK_INV1关闭；
输入信号D逻辑值为0时，输出信号逻辑值为1，输入信号D逻辑值为1时，输出信号逻辑值为0。
本发明提供第二时钟控制反相器CK_INV2一可行实施例包括:第十一PMOS晶体管、第十二PMOS晶体管、第十一NMOS晶体管和第十二NMOS晶体管；
第十一PMOS晶体管的源极连接电源，第十一PMOS晶体管的漏极与第十二PMOS晶体管的源极相连，第十一PMOS晶体管的栅极接输入信号D；
第十二PMOS晶体管的栅极接第一反相器INV1的输出端，第十二PMOS晶体管的漏极与第十一NMOS晶体管的漏极相连组成该第二时钟控制反相器CK_INV2的输出端，第十一NMOS晶体管的源极与第十二NMOS晶体管的漏极相连，第十一NMOS晶体管的栅极接第二反相器INV2输出端，第十二NMOS晶体管的栅极输入信号D，第十二NMOS晶体管的源极连接地。
第二时钟控制反相器CK_INV2输入第一时钟信号CKb为0，第二时钟信号CK1为1时，第二时钟控制反相器CK_INV2打开；第二时钟控制反相器CK_INV2输入第一时钟信号CKb为1，第二时钟信号CK1为0时，第二时钟控制反相器CK_INV2关闭；
输入信号D逻辑值为0时，输出信号逻辑值为1，输入信号D逻辑值为1时，输出信号逻辑值为0。
本发明提供第三时钟控制反相器CK_INV3一可行实施例包括:第十三PMOS晶体管、第十四PMOS晶体管、第十三NMOS晶体管和第十四NMOS晶体管；
第十三PMOS的栅极与第十四NMOS的栅极相连接组成第三时钟控制反相器CK_INV3输入端并与第六反相器INV6的输出端相连，第十四PMOS的栅极连接第二反相器INV2的输出端，第十三NMOS的栅极连接第一反相器INV1的输出端，第十四PMOS的漏极与第十三NMOS的漏极相连组成第三时钟控制反相器CK_INV3的输出端。
第三时钟控制反相器CK_INV3输入第一时钟信号CKb为0，第二时钟信号CK1为1时，第三时钟控制反相器CK_INV3关闭；第三时钟控制反相器CK_INV3输入第一时钟信号CKb为1，第二时钟信号CK1为0时，第三时钟控制反相器CK_INV3打开；
输入信号D逻辑值为0时，输出信号逻辑值为1，输入信号D逻辑值为1时，输出信号逻辑值为0。
本发明提供第四时钟控制反相器CK_INV4一可行实施例包括：第十五PMOS晶体管、第十六PMOS晶体管、第十七PMOS晶体管、第十五NMOS晶体管、第十六NMOS晶体管和第十七NMOS晶体管；
第十五PMOS的源极连接电源，第十五PMOS的栅极与第十六NMOS的栅极相连接组成第四时钟控制反相器CK_INV4的第一输入端并连接第五反相器INV5的输出端相连，第十五PMOS的漏极与第十六PMOS的源极相连接，第十六PMOS的栅极与第十七NMOS的栅极相连接组成第四时钟控制反相器CK_INV4的第二输入端并与第六反相器INV6的输出端相连，第十六PMOS的漏极与第十七PMOS的源极相连，第十七PMOS的栅极连接第二反相器的输出端，第十七PMOS的漏极与第十五NMOS的漏极相连组成第四时钟控制反相器CK_INV4的输出端并与第二时钟控制单元CK_INV2的输出端及第四反相器INV4的输入端相连，第十五NMOS的栅极连接第一反相器INV1的输出端，第十五NMOS的源极与第十六NMOS的漏极相连接，第十六NMOS的源极与第十七NMOS的漏极相连接，第十七NMOS的源极连接地。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (20)

1.一种锁存器，其特征在于，包括：第一~第四时钟控制反相器（CK_INV1~ CK_INV4）和第一~第六反相器（INV1~INV6）；
第一反相器（INV1），其输入端连接时钟信号(CK)，其输出第一时钟信号（CKb）；
第二反相器（INV2），其输入端连接第一反相器（INV1）输出端，其输出第二时钟信号（CK1）；
第一时钟控制反相器（CK_INV1），其输入端连接锁存器输入信号D，其第一控制端连接第一反相器（INV1）输出端，其第二控制端连接第二反相器（INV2）输出端；
第二时钟控制反相器（CK_INV2），其输入端连接锁存器输入信号D，其第一控制端连接第一反相器（INV1）输出端，其第二控制端连接第二反相器（INV2）输出端；
第四反相器（INV4），其输入端与第二时钟控制反相器（CK_INV2）输出端和第四时钟控制反相器（CK_INV4）输出端相连，其输出端作为该锁存器的输出端；
第五反相器（INV5），其第一输入端与第一时钟控制反相器（CK_INV1）输出端和第三时钟控制反相器（CK_INV3）输出端相连其第二输入端第二时钟控制反相器（CK_INV2）输出端相连；
第三反相器（INV3），其输入端与第五反相器（INV5）输出端相连；
第六反相器（INV6），其第一输入端与第二时钟控制反相器（CK_INV2）输出端相连，其第二输入端和第三反相器（INV3）输出端相连；
第三时钟控制反相器（CK_INV3），其第二控制端与第一反相器（INV1）输出端相连，其第一控制端与第二反相器（INV2）输出端相连，其输入端与第六反相器（INV6）输出端相连；
第四时钟控制反相器（CK_INV4），其第二控制端与第一反相器（INV1）输出端相连，其第一控制端与第二反相器（INV2）输出端相连，其第一输入端与第五反相器（INV5）输出端相连，其第二输入端与第六反相器（INV6）输出端相连。
2.如权利要求1所述的锁存器，其特征在于：第一反相器（INV1）包括第一PMOS晶体管和第一NMOS晶体管；
第一PMOS晶体管源极连接电源，第一PMOS晶体管与第一NMOS晶体管的栅极相连接组成所述第一反相器的输入端，第一PMOS晶体管与第一NMOS晶体管的漏极相连接组成所述第一反相器（INV1）的输出端，第一NMOS晶体管的源极连接地。
3.如权利要求2所述的锁存器，其特征在于：第一反相器（INV1）时钟输入信号逻辑值为0时，其输出信号逻辑值为1，时钟输入信号逻辑值为1时，其输出信号逻辑值为0。
4.如权利要求1所述的锁存器，其特征在于：第二反相器（INV2）包括第二PMOS晶体管和第二NMOS晶体管；
第二PMOS晶体管源极连接电源，第二PMOS晶体管与第二NMOS晶体管的栅极相连接组成所述第二反相器的输入端，第二PMOS晶体管与第二NMOS晶体管的漏极相连接组成所述第二反相器（INV2）的输出端，第二NMOS晶体管的源极连接地。
5.如权利要求4所述的锁存器，其特征在于：第二反相器（INV2）时钟输入信号逻辑值为0时，其输出信号逻辑值为1，时钟输入信号逻辑值为1时，其输出信号逻辑值为0。
6.如权利要求1所述的锁存器，其特征在于：第三反相器（INV3）包括第三PMOS晶体管和第三NMOS晶体管；
第三PMOS晶体管源极连接电源，第三PMOS晶体管与第三NMOS晶体管的栅极相连接组成所述第三反相器（INV3）的输入端，第三PMOS晶体管与第三NMOS晶体管的漏极相连接组成所述第三反相器（INV3）的输出端，第三NMOS晶体管的源极连接地。
7.如权利要求6所述的锁存器，其特征在于：第三反相器（INV3）输入信号逻辑值为0时，其输出信号逻辑值为1，输入信号逻辑值为1时，其输出信号逻辑值为0。
8.如权利要求1所述的锁存器，其特征在于：第四反相器（INV4）包括第四PMOS晶体管和第四NMOS晶体管；
第四PMOS晶体管源极连接电源，第四PMOS晶体管与第四NMOS晶体管的栅极相连接组成所述第四反相器（INV4）的输入端，第四PMOS晶体管与第四NMOS晶体管的漏极相连接组成所述第四反相器（INV4）的输出端，第四NMOS晶体管的源极连接地。
9.如权利要求8所述的锁存器，其特征在于：第四反相器（INV4）输入信号逻辑值为0时，其输出信号逻辑值为1，输入信号逻辑值为1时，其输出信号逻辑值为0。
10.如权利要求1所述的锁存器，其特征在于：第五反相器（INV5）包括第五PMOS晶体管、第六PMOS晶体管、第五NMOS晶体管和第六NMOS晶体管；
第五PMOS的源极连接电源，第五PMOS的漏极与第六PMOS的源极相连，第五PMOS的栅极与第一时钟控制反相器（CK_INV1）的输出端以及第三时钟控制反相器（CK_INV3）的输出端相连，第六PMOS的栅极与第二时钟控制反相器（CK_INV2）的输出端相连，第六PMOS的漏极与第五NMOS的漏极相连接组成第五反相器（INV5）的输出端，第五NMOS的栅极与第一时钟控制反相器（CK_INV1）的输出端以及第三时钟控制反相器（CK_INV3）的输出端相连，第五NMOS的源极与第六NMOS的漏极相连，第六NMOS的栅极与第二时钟控制反相器（CK_INV2）的输出端相连，第六NMOS的源极连接地。
11.如权利要求10所述的锁存器，其特征在于：当时钟信号CK为1时，第一时钟控制反相器（CK_INV1）与第二时钟控制反相器（CK_INV2）打开并且传输D信号，此时第一时钟控制反相器（CK_INV1）和第二时钟控制反相器（CK_INV2）输出相同为0时，第五反相器（INV5）反相器输出为1，当第一时钟控制反相器（CK_INV1）和第二时钟控制反相器（CK_INV2）输出相同为1时，第五反相器（INV5）反相器输出为0，第三时钟控制反相器（CK_INV3）关闭，D输入信号同时被保存在第六反相器（INV6）与第三时钟控制反相器（CK_INV3）之间。
12.如权利要求1所述的锁存器，其特征在于：第六反相器（INV6）包括第七PMOS晶体管、第八PMOS晶体管、第七NMOS晶体管和第八NMOS晶体管；
第七PMOS的源极连接电源，第七PMOS的漏极与第八PMOS的源极相连，第七PMOS的栅极与第七NMOS的栅极相连组成第六反相器（INV6）第一输入端与第二时钟控制反相器（CK_INV2）的输出端相连，第八PMOS的栅极与第八NMOS的栅极相连组成第六反相器（INV6）第二输入端与第三反相器（INV3）的输出端相连，第八PMOS的漏极与第七NMOS的漏极相连组成第六反相器（INV6）的输出端，第七NMOS的源极与第八NMOS的漏极相连 ，第八NMOS的源极接地。
13.如权利要求12所述的锁存器，其特征在于：第二时钟控制反相器（CK_INV2）和第三反相器（INV3）输出相同为0时，第六反相器（INV6）反相器输出为1，当第二时钟控制反相器（CK_INV2）和第三反相器（INV3）输出相同为1时，第六反相器（INV6）反相器输出为0。
14.如权利要求1所述的锁存器，其特征在于：第一时钟控制反相器（CK_INV1），包括第九PMOS晶体管、第十PMOS晶体管、第九NMOS晶体管和第十NMOS晶体管；
第九PMOS晶体管的源极连接电源，第九PMOS晶体管的漏极与第十PMOS晶体管的源极相连，第九PMOS晶体管的栅极接输入信号D；
第十PMOS晶体管的栅极接第一反相器（INV1）的输出端，第十PMOS晶体管的漏极与第九NMOS晶体管的漏极相连组成该第一时钟控制反相器（CK_INV1）的输出端，第九NMOS晶体管的源极与第十NMOS晶体管的漏极相连，第九NMOS晶体管的栅极接第二反相器（INV2）输出端，第十NMOS晶体管的栅极输入信号D，第十NMOS晶体管的源极连接地。
15.如权利要求14所述的锁存器，其特征在于：第一时钟控制反相器（CK_INV1）输入第一时钟信号（CKb）为0，第二时钟信号（CK1）为1时，第一时钟控制反相器（CK_INV1）打开；第一时钟控制反相器（CK_INV1）输入第一时钟信号（CKb）为1，第二时钟信号（CK1）为0时，第一时钟控制反相器（CK_INV1）关闭；
输入信号D逻辑值为0时，输出信号逻辑值为1，输入信号D逻辑值为1时，输出信号逻辑值为0。
16.如权利要求1所述的锁存器，其特征在于：第二时钟控制反相器（CK_INV2），包括第十一PMOS晶体管、第十二PMOS晶体管、第十一NMOS晶体管和第十二NMOS晶体管；
第十一PMOS晶体管的源极连接电源，第十一PMOS晶体管的漏极与第十二PMOS晶体管的源极相连，第十一PMOS晶体管的栅极接输入信号D；
第十二PMOS晶体管的栅极接第一反相器（INV1）的输出端，第十二PMOS晶体管的漏极与第十一NMOS晶体管的漏极相连组成该第二时钟控制反相器（CK_INV2）的输出端，第十一NMOS晶体管的源极与第十二NMOS晶体管的漏极相连，第十一NMOS晶体管的栅极接第二反相器（INV2）输出端，第十二NMOS晶体管的栅极输入信号D，第十二NMOS晶体管的源极连接地。
17.如权利要求16所述的锁存器，其特征在于：第二时钟控制反相器（CK_INV2）输入第一时钟信号（CKb）为0，第二时钟信号（CK1）为1时，第二时钟控制反相器（CK_INV2）打开；第二时钟控制反相器（CK_INV2）输入第一时钟信号（CKb）为1，第二时钟信号（CK1）为0时，第二时钟控制反相器（CK_INV2）关闭；
输入信号D逻辑值为0时，输出信号逻辑值为1，输入信号D逻辑值为1时，输出信号逻辑值为0。
18.如权利要求1所述的锁存器，其特征在于：第三时钟控制反相器（CK_INV3），包括第十三PMOS晶体管、第十四PMOS晶体管、第十三NMOS晶体管和第十四NMOS晶体管；
第十三PMOS的栅极与第十四NMOS的栅极相连接组成第三时钟控制反相器（CK_INV3）输入端并与第六反相器（INV6）的输出端相连，第十四PMOS的栅极连接第二反相器（INV2）的输出端，第十三NMOS的栅极连接第一反相器（INV1）的输出端，第十四PMOS的漏极与第十三NMOS的漏极相连组成第三时钟控制反相器（CK_INV3）的输出端。
19.如权利要求18所述的锁存器，其特征在于：第三时钟控制反相器（CK_INV3）输入第一时钟信号（CKb）为0，第二时钟信号（CK1）为1时，第三时钟控制反相器（CK_INV3）关闭；第三时钟控制反相器（CK_INV3）输入第一时钟信号（CKb）为1，第二时钟信号（CK1）为0时，第三时钟控制反相器（CK_INV3）打开；
当第三时钟控制反相器（CK_INV3）打开时，第一时钟控制反相器（CK_INV1）与第二时钟控制反相器（CK_INV2）关闭，第三时钟控制反相器（CK_INV3）传输之前第一时钟控制反相器（CK_INV1）与第二时钟控制反相器（CK_INV2）打开时传输的D信号（即锁存信号），锁存信号为0时，输出信号逻辑值为1，锁存信号为1时，输出信号逻辑值为0。
20.如权利要求1所述的锁存器，其特征在于：第四时钟控制反相器（CK_INV4），包括第十五PMOS晶体管、第十六PMOS晶体管、第十七PMOS晶体管、第十五NMOS晶体管、第十六NMOS晶体管和第十七NMOS晶体管；
第十五PMOS的源极连接电源，第十五PMOS的栅极与第十六NMOS的栅极相连接组成第四时钟控制反相器（CK_INV4）的第一输入端并连接第五反相器（INV5）的输出端相连，第十五PMOS的漏极与第十六PMOS的源极相连接，第十六PMOS的栅极与第十七NMOS的栅极相连接组成第四时钟控制反相器（CK_INV4）的第二输入端并与第六反相器（INV6）的输出端相连，第十六PMOS的漏极与第十七PMOS的源极相连，第十七PMOS的栅极连接第二反相器的输出端，第十七PMOS的漏极与第十五NMOS的漏极相连组成第四时钟控制反相器（CK_INV4）的输出端并与第二时钟控制单元（CK_INV2）的输出端及第四反相器（INV4）的输入端相连，第十五NMOS的栅极连接第一反相器（INV1）的输出端，第十五NMOS的源极与第十六NMOS的漏极相连接，第十六NMOS的源极与第十七NMOS的漏极相连接，第十七NMOS的源极连接地。
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