TW201421907A - 脈衝式正反器 - Google Patents

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TW201421907A
TW201421907A TW101145081A TW101145081A TW201421907A TW 201421907 A TW201421907 A TW 201421907A TW 101145081 A TW101145081 A TW 101145081A TW 101145081 A TW101145081 A TW 101145081A TW 201421907 A TW201421907 A TW 201421907A
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Chen-Yi Lee
Wei-Hao Sung
Ming-Che Lee
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Univ Nat Chiao Tung
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    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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Abstract

一種脈衝式正反器，係響應第一及第二時脈訊號，閂鎖資料輸入訊號，以將其轉換為資料輸出訊號，脈衝式正反器包含脈衝產生器以及閂鎖器，脈衝產生器包含第一反相器及訊號延遲電路，用以接收第一時脈訊號並產生第二時脈訊號；而閂鎖器包含傳遞電路、閂鎖電路以及控制電路。閂鎖器響應第一及第二時脈訊號，用以閂鎖資料輸入訊號並輸出資料輸出訊號，其中傳遞電路用以傳遞資料輸入訊號；閂鎖電路電性連接於傳遞電路，用以接收和閂鎖資料輸入訊號，並輸出資料輸出訊號；而控制電路電性連接於閂鎖電路，用以提供電壓控制閂鎖電路的開與關。

Description

脈衝式正反器
本發明是有關於一種正反器(flip-flop,FF)，且特別是有關於一種脈衝式正反器。
近年來，由於各種可攜式和消費性電子產品(例如：智慧型手機、數位相機、筆記型電腦和醫療用途之感測系統等)的普及，電子產品的設計趨向低功率、低工作電壓和低漏電的設計。
正反器(flip-flop,FF)為一種根據時脈訊號之邊緣觸發而將資料進行儲存的電路元件，一般正反器所消耗的動態功率與漏電流約占整體系統之40~60%，為高耗能、高漏電的電路元件。
脈衝式正反器(pulse-based flip-flop)由一脈衝產生器(pulse generator)以及一閂鎖器(data latch)所組成，一般在設計脈衝式正反器時，僅著重降低動態功率，而無法同時降低漏電流以及工作電壓。舉例而言，以動態電路(dynamic circuit)、骨牌電路(domino circuit)和預充電電路(pre-charged circuit)所設計的脈衝式正反器在低工作電壓下皆難以維持正確的邏輯運作。
此外，多數脈衝式正反器內之閂鎖器常使用兩個反相器對接(亦即一反相器之輸出端相接於另一反相器之輸入端)，在寫入資料時易發生電流競爭的情況。
因此，設計低功率、低工作電壓和低漏電的脈衝式正 反器，並且避免發生電流競爭的情況，有其必要性。
本發明之一態樣是在提供一種脈衝式正反器，利用其內閂鎖器中控制電路的設計，阻斷閂鎖器中的直流電流路徑，降低功耗與漏電流。
本發明一實施例係關於一種脈衝式正反器，脈衝式正反器係響應第一時脈訊號以及第二時脈訊號，閂鎖資料輸入訊號，以將資料輸入訊號轉換為資料輸出訊號，脈衝式正反器包含脈衝產生器以及閂鎖器。脈衝產生器用以接收第一時脈訊號並產生第二時脈訊號，其包含第一反相器以及訊號延遲電路，第一反相器用以接收第一時脈訊號並輸出第二時脈訊號；訊號延遲電路電性連接於第一反相器，用以接收第二時脈訊號並延遲第二時脈訊號。閂鎖器響應第一時脈訊號以及第二時脈訊號，用以閂鎖資料輸入訊號並輸出資料輸出訊號，其包含傳遞電路、閂鎖電路以及控制電路，傳遞電路用以傳遞資料輸入訊號；閂鎖電路電性連接於傳遞電路，用以接收和閂鎖資料輸入訊號，並且輸出資料輸出訊號；控制電路電性連接於閂鎖電路，用以提供電壓控制閂鎖電路的開與關。
下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之 結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。
關於本文中所使用之『約』、『大約』或『大致』一般通常係指數值之誤差或範圍於百分之二十以內，較好地是於百分之十以內，而更佳地則是於百分之五以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如『約』、『大約』或『大致』所表示的誤差或範圍。
下述本發明實施例係揭示一種脈衝式正反器，其藉由電晶體堆疊的方式降低漏電流，因此具有極低的動態功率消耗，此脈衝式正反器並以靜態電路的方式設計以用於低電壓之工作環境。
脈衝式正反器包含一脈衝產生器(pulse generator)以及一資料閂鎖器(data latch)，係響應第一時脈訊號CLK以及第二時脈訊號CLKB，閂鎖資料輸入訊號D，並將資料輸入訊號D轉換為資料輸出訊號Q。下述將分別針對脈衝產生器以及資料閂鎖器作詳細說明。
第1圖係依照本發明一實施例所繪示之一種脈衝產生器電路圖。脈衝產生器100包含第一反相器120以及訊號延遲電路160，其用以接收第一時脈訊號CLK並產生第二時脈訊號CLKB，其中第二時脈訊號CLKB的相位為第一時脈訊號CLK之相位的反相。第一反相器120更包含第九NMOS電晶體MN9，且第一反相器120用以接收第一時脈訊號CLK並輸出第二時脈訊號CLKB，訊號延遲電路160電性連接於第一反相器120，用以接收第二時脈訊號CLKB並延遲第二時脈訊號CLKB。
上述之訊號延遲電路160包含第二反相器140以及第一NMOS電晶體MN1，其中第二反相器140包含第十NMOS電晶體MN10以及第七PMOS電晶體MP7，且第二反相器140電性連接於第一反相器120，用以接收第二時脈訊號CLKB，而第一NMOS電晶體MN1的閘極(gate)電性連接於第二反相器140之輸出端，用以與第二反相器140共同作用以延遲第二時脈訊號CLKB。
由上述可知，脈衝產生器可接收第一時脈訊號CLK並產生反相且延遲的第二時脈訊號CLKB。為方便說明起見，請同時參照第1圖以及第2圖，第2圖係依照本發明一實施例所繪示之時脈訊號波形示意圖。
由第2圖可知，第一時脈訊號CLK原為邏輯低位準，經第1圖所示之第一反相器120接收後產生邏輯高位準的第二時脈訊號CLKB，使第二反相器140內的電晶體MN10處於導通的狀態。由於電晶體MN10的汲極和電晶體MN1的閘極相接，此時電晶體MN1為關閉的狀態。當第一時脈訊號CLK正緣觸發而由邏輯低位準轉換至邏輯高位準時，第二時脈訊號CLKB本應由邏輯高位準轉換至邏輯低位準，但因第二反相器140以及電晶體MN1之共同作用，而延遲第二時脈訊號CLKB轉換至邏輯低位準的時間。
更詳細而言，當第一時脈訊號CLK正緣觸發而由邏輯低位準轉換至邏輯高位準時，第一反相器內的電晶體MN9由關閉狀態轉換為導通狀態，此時因電晶體MN1尚未導通，造成第二時脈訊號CLKB在放電過程中對電晶體MN1的汲極充電，而使電晶體MN1的電位上升，進而導致流經 電晶體MN9的電流越來越小，故第二時脈訊號CLKB緩慢轉換至邏輯低位準。由於第二時脈訊號CLKB轉換至邏輯低位準的速度緩慢，電源供應電位VDD對第二反相器140內的電晶體MP7充電緩慢，且電晶體MP7之汲極與電晶體MN1之閘極相接，延遲電晶體MN1導通的時間，便又延遲第二時脈訊號CLKB轉換至邏輯低位準的時間。
如第2圖所示，當第一時脈訊號CLK以及第二時脈訊號CLKB皆為邏輯高位準時，可將兩者視為一脈衝訊號，以控制位於其後的資料閂鎖器，對此，以下會有更詳細之說明。
第3圖係依照本發明一實施例所繪示之一種資料閂鎖器電路圖。閂鎖器300係響應第一時脈訊號CLK以及第二時脈訊號CLKB，用以閂鎖資料輸入訊號D並輸出資料輸出訊號Q，其包含傳遞電路360、閂鎖電路340以及控制電路320。傳遞電路360用以傳遞資料輸入訊號D，閂鎖電路340電性連接於傳遞電路360，用以接收並閂鎖資料輸入訊號D，並且輸出資料輸出訊號Q。而控制電路320電性連接於閂鎖電路340，用以提供電壓控制閂鎖電路340的開關。
當資料輸入訊號D輸入至閂鎖器300時，控制電路320控制閂鎖電路340使其無充電電流路徑，避免在資料輸入訊號D輸入至閂鎖器300時產生電流消耗的情形，以下將針對此作更詳細之說明。
如第3圖所示，控制電路320包含第一、第二、第三以及第四PMOS電晶體MP1、MP2、MP3以及MP4。第一 PMOS電晶體MP1之閘極用以接收反相於資料輸入訊號D之反相資料輸入訊號DB，且其源極(source)電性連接於電源供應電位VDD。第二PMOS電晶體MP2之閘極用以接收資料輸入訊號D，且其源極電性連接於電源供應電位VDD。
第三PMOS電晶體MP3之閘極用以接收第一時脈訊號CLK，且其源極電性連接於電晶體MP1之汲極(drain)或電晶體MP2之汲極，其汲極電性連接於電晶體MP2之汲極或電晶體MP1之汲極。而第四PMOS電晶體MP4之閘極用以接收第二時脈訊號CLKB，且其源極電性連接於電晶體MP3之源極，其汲極電性連接於電晶體MP3之汲極。
接著，閂鎖電路340包含第三反相器345、第四反相器350以及第五反相器355。第三反相器345的輸入端電性連接於第一節點Q1，且其輸出端電性連接於第二節點Q2，而第四反相器350與第三反相器345對接，亦即第四反相器350的輸入端電性連接於第二節點Q2，且其輸出端電性連接於第一節點Q1。第五反相器355的輸入端電性連接於第一節點Q1，且其輸出端用以輸出資料輸出訊號Q。
其中第三反相器345包含第五PMOS電晶體MP5以及第二NMOS電晶體MN2，第五PMOS電晶體MP5串聯於控制電路320內之電晶體MP1，而第二NMOS電晶體MN2串聯於電晶體MP5，其閘極電性連接於電晶體MP5之閘極，其源極連接於接地電壓VSS。另外，第四反相器350包含第六PMOS電晶體MP6以及第三NMOS電晶體MN3，第六PMOS電晶體MP6串聯於控制電路320內之電晶體MP2，而第三NMOS電晶體MN3串聯於電晶體MP6， 其閘極電性連接於電晶體MP6之閘極，其源極連接於接地電壓VSS。
至於傳遞電路360則包含第一開關元件365、第二開關元件370、第三開關元件375以及第六反相器380，第一開關元件365電性連接於第一節點Q1，係於第一時脈訊號CLK以及第二時脈訊號CLKB皆為邏輯高位準時開啟；第二開關元件370電性連接於第二節點Q2，亦於第一時脈訊號CLK以及第二時脈訊號CLKB皆為邏輯高位準時開啟。第三開關元件375電性耦接於第二開關元件370、第六反相器380的輸出端以及接地電壓VSS，係於資料輸入訊號D為邏輯低位準時開啟。而第六反相器380的輸入端用以接收資料輸入訊號D，且其輸出端電性連接於第一開關元件365。
更詳細而言，第一開關元件365可包含第四NMOS電晶體MN4以及第五NMOS電晶體MN5，其中電晶體MN4之閘極用以接收第一時脈訊號CLK，而電晶體MN5之閘極用以接收第二時脈訊號CLKB。第二開關元件370可包含第六NMOS電晶體MN6以及第七NMOS電晶體MN7，其中電晶體MN6之閘極用以接收第一時脈訊號CLK，而電晶體MN7之閘極用以接收第二時脈訊號CLKB。第三開關元件375可為第八NMOS電晶體MN8，且其閘極用以接收第六反相器380輸出端所輸出之反相資料輸入訊號DB。
當第一時脈訊號CLK以及第二時脈訊號CLKB皆為邏輯高位準，且當資料輸入訊號D亦為邏輯高位準時，第一開關元件365以及第二開關元件370會導通，第三開關元 件375則受邏輯低位準的反相資料輸入訊號DB控制而關閉。由於第一開關元件365導通，第一節點Q1之電壓位準等同於第六反相器380輸出端之電壓位準，而此時資料輸入訊號D為邏輯高位準，故第六反相器380輸出端之電壓位準為邏輯低位準，第一節點Q1之電壓位準亦為邏輯低位準。
以控制電路320而言，電晶體MP1、MP2、MP3以及MP4分別受反相資料輸入訊號DB、資料輸入訊號D、第一時脈訊號CLK以及第二時脈訊號CLKB所控制，因此當第一時脈訊號CLK以及第二時脈訊號CLKB皆為邏輯高位準，且當資料輸入訊號D亦為邏輯高位準時，電晶體MP1導通，而電晶體MP2、MP3以及MP4皆為斷路。
請見第3圖，當電晶體MP1以及MP5分別受反相資料輸入訊號DB以及第一節點Q1控制所開啟時，第二節點Q2會因電源供應電位VDD至電晶體MP1以及MP5所形成的通路而轉換為邏輯高位準，再將電晶體MN3開啟。因此，電晶體MP1、MP5以及MN3為導通狀態，並無直流電流(direct current,DC)自電源供應電位VDD流至接地電位VSS。而邏輯高位準的資料輸入訊號D經第六反相器380、第一開關元件365以及第五反相器355後，自第五反相器355的輸出端輸出邏輯高位準的資料輸出訊號Q。
由於控制電路320內的電晶體MP2為關閉狀態，且邏輯低位準的第一節點Q1控制電晶體MN2關閉，邏輯高位準的第二節點Q2控制電晶體MP6關閉，故閂鎖電路340無直流電流路徑，不產生充電電流而造成電流衝突，可應 用於低工作電壓的系統。
第4圖係於資料輸入訊號為邏輯高位準時的資料輸出訊號波形示意圖。由第4圖可知，當第一時脈訊號CLK以及第二時脈訊號CLKB皆為邏輯高位準且資料輸入訊號D亦為邏輯高位準時，如上所解釋，資料輸出訊號Q自第3圖之第五反相器355的輸出端所輸出，自邏輯低位準轉換為邏輯高位準。
另一方面，為方便說明起見，請同時參照第3圖與第5圖。當第一時脈訊號CLK以及第二時脈訊號CLKB皆為邏輯高位準，而當資料輸入訊號D為邏輯低位準時，第3圖中之第二開關元件370會導通，第三開關元件375受邏輯高位準的反相資料輸入訊號DB控制也導通。由於第二開關元件370導通，第二節點Q2之電壓位準為邏輯低位準，電晶體MP6之閘極受其控制而導通。
以控制電路320而言，電晶體MP1、MP2、MP3以及MP4分別受反相資料輸入訊號DB、資料輸入訊號D、第一時脈訊號CLK以及第二時脈訊號CLKB所控制，因此當第一時脈訊號CLK以及第二時脈訊號CLKB皆為邏輯高位準，且當資料輸入訊號D為邏輯低位準時，電晶體MP2導通，而電晶體MP1、MP3以及MP4皆為斷路。
請見第3圖，當電晶體MP2以及MP6分別受資料輸入訊號D以及第二節點Q2控制所開啟時，第一節點Q1會因電源供應電位VDD至電晶體MP2以及MP6所形成的通路而轉換為邏輯高位準，將電晶體MN2開啟。因此，電晶體MP2、MP6以及MN2為導通狀態，並無直流電流自 電源供應電位VDD流至接地電位VSS。而此時第一節點Q1的電壓位準為邏輯高位準，故經第五反相器355反相後即產生邏輯低位準的資料輸出訊號Q。
由於控制電路320內的電晶體MP1為關閉狀態，且邏輯低位準的第二節點Q2控制電晶體MN3關閉，邏輯高位準的第一節點Q1控制電晶體MP5關閉，故閂鎖器340無直流電流路徑，不產生充電電流而造成電流衝突，可應用於低工作電壓的系統。
第5圖係於資料輸入訊號為邏輯低位準時的資料輸出訊號波形示意圖。由第5圖可知，當第一時脈訊號CLK以及第二時脈訊號CLKB皆為邏輯高位準且資料輸入訊號D為邏輯低位準時，如上所解釋，資料輸出訊號Q自第3圖之第五反相器355的輸出端所輸出，自邏輯高位準轉換為邏輯低位準。
綜上所述，本發明係揭示一種脈衝式正反器，其包含脈衝產生器以及閂鎖器。脈衝產生器使用五個電晶體即能實現，有效降低電子電路佈局面積以及成本，而閂鎖器內之控制電路配合傳遞電路的設計亦阻斷直流電流路徑，有效降低操作功率以及漏電流，並可應用於低工作電壓的系統。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧脈衝產生器
120、140、345、350、355、380‧‧‧反相器
160‧‧‧訊號延遲電路
300‧‧‧閂鎖器
320‧‧‧控制電路
340‧‧‧閂鎖電路
360‧‧‧傳遞電路
365、370、375‧‧‧開關元件
第1圖係依照本發明一實施例所繪示之一種脈衝產生器電路圖。
第2圖係依照本發明一實施例所繪示之時脈訊號波形示意圖。
第3圖係依照本發明一實施例所繪示之一種資料閂鎖器電路圖。
第4圖係依照本發明一實施例所繪示之一種資料輸出訊號波形示意圖。
第5圖係依照本發明另一實施例所繪示之一種資料輸出訊號波形示意圖。
300‧‧‧閂鎖器
320‧‧‧控制電路
340‧‧‧閂鎖電路
345、350、355、380‧‧‧反相器
360‧‧‧傳遞電路
365、370、375‧‧‧開關元件

Claims (12)

  1. 一種脈衝式正反器，係響應一第一時脈訊號以及一第二時脈訊號，閂鎖一資料輸入訊號，以將該資料輸入訊號轉換為一資料輸出訊號，該脈衝式正反器包含：一脈衝產生器，用以接收該第一時脈訊號並產生該第二時脈訊號，該脈衝產生器包含：一第一反相器，用以接收該第一時脈訊號並輸出該第二時脈訊號；一訊號延遲電路，電性連接於該第一反相器，用以接收該第二時脈訊號並延遲該第二時脈訊號；以及一閂鎖器，響應該第一時脈訊號以及該第二時脈訊號，用以閂鎖該資料輸入訊號並輸出該資料輸出訊號，該閂鎖器包含：一傳遞電路，用以傳遞該資料輸入訊號；一閂鎖電路，電性連接於該傳遞電路，用以接收和閂鎖該資料輸入訊號，並且輸出該資料輸出訊號；以及一控制電路，電性連接於該閂鎖電路，用以提供電壓控制該閂鎖電路的開與關。
  2. 如請求項1所述之脈衝式正反器，其中該訊號延遲電路包含：一第二反相器，電性連接於該第一反相器，用以接收該第二時脈訊號；以及 一第一NMOS電晶體，該第一NMOS電晶體之閘極電性連接於該第二反相器之輸出端，用以與該第二反相器共同作用延遲該第二時脈訊號。
  3. 如請求項2所述之脈衝式正反器，其中該第二時脈訊號之相位為該第一時脈訊號之相位的反相。
  4. 如請求項1所述之脈衝式正反器，其中該控制電路包含：一第一PMOS電晶體，該第一PMOS電晶體之閘極用以接收反相於該資料輸入訊號之一反相資料輸入訊號，且該第一PMOS電晶體之源極電性連接於一電源供應電位；一第二PMOS電晶體，該第二PMOS電晶體之閘極用以接收該資料輸入訊號，且該第二PMOS電晶體之源極電性連接於該電源供應電位；一第三PMOS電晶體，該第三PMOS電晶體之閘極用以接收該第一時脈訊號，且該第三PMOS電晶體之源極電性連接於該第一PMOS電晶體之汲極或該第二PMOS電晶體之汲極，該第三PMOS電晶體之汲極電性連接於該第二PMOS電晶體之汲極或該第一PMOS電晶體之汲極；以及一第四PMOS電晶體，該第四PMOS電晶體之閘極用以接收該第二時脈訊號，且該第四PMOS電晶體之源極電性連接於該第三PMOS電晶體之源極，該第四PMOS電晶體之汲極電性連接於該第三PMOS電晶體之汲極。
  5. 如請求項4所述之脈衝式正反器，其中該閂鎖電路包含：一第三反相器，該第三反相器之輸入端電性連接於一第一節點，且該第三反相器之輸出端電性連接於一第二節點；以及一第四反相器，該第四反相器之輸入端電性連接於該第二節點，且該第四反相器之輸出端電性連接於該第一節點。
  6. 如請求項5所述之脈衝式正反器，其中該第三反相器包含：一第五PMOS電晶體，串聯於該第一PMOS電晶體；以及一第二NMOS電晶體，串聯於該第五PMOS電晶體，且該第二NMOS電晶體之閘極電性連接於該第五PMOS電晶體之閘極，該第二NMOS電晶體之源極連接於一接地電壓。
  7. 如請求項6所述之脈衝式正反器，其中該第四反相器包含：一第六PMOS電晶體，串聯於該第二PMOS電晶體；以及一第三NMOS電晶體，串聯於該第六PMOS電晶體，且該第三NMOS電晶體之閘極電性連接於該第六PMOS電晶體之閘極，該第三NMOS電晶體之源極連接於該接地電 壓。
  8. 如請求項7所述之脈衝式正反器，其中該閂鎖電路更包含：一第五反相器，該第五反相器之輸入端電性連接於該第一節點，且該第五反相器之輸出端用以輸出該資料輸出訊號。
  9. 如請求項8所述之脈衝式正反器，其中該傳遞電路包含：一第一開關元件，電性連接於該第一節點，該第一開關元件係於該第一以及該第二時脈訊號皆為邏輯高位準時開啟；以及一第六反相器，該第六反相器之輸入端用以接收該資料輸入訊號，且該第六反相器之輸出端電性連接於該第一開關元件。
  10. 如請求項9所述之脈衝式正反器，其中當該第一以及該第二時脈訊號皆為邏輯高位準，且當該資料輸入訊號亦為邏輯高位準時，該第一開關元件導通，該第一PMOS電晶體、該第五PMOS電晶體以及該第三NMOS電晶體亦為導通狀態。
  11. 如請求項8所述之脈衝式正反器，其中該傳遞電路更包含： 一第二開關元件，電性連接於該第二節點，該第二開關元件係於該第一以及該第二時脈訊號皆為邏輯高位準時開啟；以及一第三開關元件，電性耦接於該第二開關元件、該第六反相器之該輸出端以及該接地電壓，該第三開關元件係於該資料輸入訊號為邏輯低位準時開啟。
  12. 如請求項11所述之脈衝式正反器，其中當該第一以及該第二時脈訊號皆為邏輯高位準，且當該資料輸入訊號為邏輯低位準時，該第二開關元件以及該第三開關元件導通，該第二PMOS電晶體、該第六PMOS電晶體以及該第二NMOS電晶體亦為導通狀態。
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