CN105471409A - 具有共享反相器的低面积触发器 - Google Patents

Abstract

本发明公开一种利用低面积的触发器(200)。该触发器(200)包括三态反相器(208)，该三态反相器(208)接收触发器输入(202)、时钟输入(204)和反相时钟输入(206)。主控锁存器(210)接收该三态反相器(208)的输出。该主控锁存器(208)包括公用反相器(218)。伺服锁存器(220)被耦合到该主控锁存器(210)。该公用反相器(218)在主控锁存器(210)和伺服锁存器(220)之间被共享。输出反相器(224)耦合到该公用反相器(218)并且生成触发器输出(226)。

Description

具有共享反相器的低面积触发器

技术领域

本公开的实施例涉及集成电路中的低功率时钟门控触发器。

背景技术

由于集成电路(IC)的不断发展，触发器有助于任何电路设计的功率的主要部分。IC消耗功率的各种单元是逻辑实现、触发器、RAM、时钟树和集成时钟门控(ICG)单元。各种单元的功率消耗的比较结果如下：逻辑实现29％、触发器27％、RAM18％、时钟树16％和ICG消耗典型设计中总功率的10％。在数字设计中，触发器形成数字分片(sub-chip)的20-40％。

触发器中晶体管数量的减少将减少面积，并因此减少触发器内的功率消耗。触发器面积的减少将直接改善数字设计区域和整体功率消耗。触发器由主控锁存器和伺服锁存器组成。主控锁存器和伺服锁存器均需要偶数个反相器。因此，在触发器中存在最少4个反相器。因此，反相器数量的减少将直接减少触发器的面积。

发明内容

本发明内容被提供以符合37C.F.R.§1.73，其需要本发明的发明内容简要地指明本发明的性质和实质。在提交的同时应理解的是不应将其用于解释或限制权利要求的范围和含义。

一个实施例提供了一种触发器。所述触发器包括三态反相器，所述三态反相器接收触发器输入、时钟输入和反相时钟输入。主控锁存器接收所述三态反相器的输出。所述主控锁存器包括共用反相器。伺服锁存器耦合到所述主控锁存器。所述共用反相器在所述主控锁存器与所述伺服锁存器之间被共享。输出反相器耦合到所述共用反相器并且生成触发器输出。

其他方面和示例实施例在附图和随后的详细描述中提供。

附图说明

图1示出了触发器的示意图；

图2根据实施例示出了触发器的示意图；

图3根据实施例示出了触发器的晶体管级实施方式的示意图；

图4根据实施例示出了扫描触发器的示意图；以及

图5根据实施例示出了装置的示意图。

具体实施方式

图1示出了触发器100的示意图。触发器100包括三态反相器108、主控锁存器110、第二传输门116、伺服锁存器120、输出反相器124和时钟反相器130。三态反相器108接收触发器输入D102、时钟输入CLK104和反相时钟输入CLKZ106。主控锁存器110耦合到三态反相器108。主控锁存器110包括接收三态反相器108的输出的第一传输门109。第一传输门109也接收时钟输入CLK104和反相时钟输入CLKZ106。

主控锁存器110还包括第一反相器112和第二反相器114。第一反相器112接收三态反相器108的输出，并且第二反相器114接收第一反相器112的输出。第一传输门109的输出等于第二反相器114的输出。由第二传输门116接收第一传输门109的输出。第二传输门116还接收时钟输入CLK104和反相时钟输入CLKZ106。

伺服锁存器120接收第二传输门116的输出。伺服锁存器120包括第三反相器118，第三反相器118接收第二传输门116的输出。伺服锁存器120还包括伺服三态反相器122，伺服三态反相器122接收第三反相器118的输出。伺服三态反相器122还接收时钟输入CLK104和反相时钟输入CLKZ106。输出反相器124接收第二传输门116的输出并且生成触发器输出Q126。时钟反相器130接收时钟输入CLK104并且生成反相时钟输入CLKZ106。

现在解释图1中示出的触发器100的操作。触发器100是使用PMOS和NMOS晶体管实现的。触发器100的晶体管级实施方式需要22个晶体管。使用主控锁存器110和伺服锁存器120存储触发器输入D102。输出反相器124使从所述伺服锁存器120接收的数据反相以生成触发器输出Q126。

随着晶体管数量的减少，可以减少由触发器100消耗的大量功率。

图2根据实施例示出了触发器200的示意图。触发器200包括三态反相器208、主控锁存器210、伺服锁存器220、输出反相器224和时钟反相器230。三态反相器208接收触发器输入D202、时钟输入CLK204和反相时钟输入CLKZ206。主控锁存器210耦合到三态反相器208。主控锁存器210包括接收三态反相器208的输出的第一传输门209。第一传输门209也接收时钟输入CLK204和反相时钟输入CLKZ206。

主控锁存器210还包括主控反相器212，主控反相器212接收三态反相器208的输出。第二传输门216耦合到主控反相器212。第二传输门216还接收时钟输入CLK204和反相时钟输入CLKZ206。主控锁存器210还包括共用反相器218。

共用反相器218由主控锁存器210和伺服锁存器220共享。共用反相器218接收第二传输门216的输出。伺服锁存器220还包括伺服三态反相器222，伺服三态反相器222接收第一传输门209的输出和共用反相器218的输出。伺服三态反相器222接收时钟输入CLK204和反相时钟输入CLKZ206。

共用反相器218接收伺服三态反相器222的输出。第一传输门209的输出等于共用反相器218的输出。另外，第二传输门216的输出等于伺服三态反相器222的输出。输出反相器224耦合到共用反相器218并且生成触发器输出Q226。时钟反相器230接收时钟输入CLK204并且生成反相时钟输入CLKZ206。

在一个示例中，主控锁存器210和伺服锁存器220被配置为接收清除信号和预置信号中的至少一个信号。清除信号清除存储在主控锁存器210和伺服锁存器220中的比特值。预置信号将存储在主控锁存器210和伺服锁存器220中的比特值恢复为预定义值。触发器200可以包括对于相关领域中技术人员来说已知的一个或多个附加组分或输入，并且为了描述简单，这里不再对其进行讨论。

现在解释图2所示的触发器200的操作。触发器200是正边沿触发的触发器和负边沿触发的触发器中的一种。三态反相器208使触发器输入D202反相以生成三态反相器208的输出。节点‘A’接收三态反相器208的输出。主控反相器212使三态反相器208的输出反相，并且节点‘B’接收主控反相器212的输出。

当时钟输入CLK204处于逻辑‘1’时，第一传输门209和第二传输门216被激活。因此，在节点‘E’处的逻辑等于在节点‘A’处的逻辑，并且在节点‘C’处的逻辑等于在节点‘B’处的逻辑。共用反相器218使第二传输门216的输出反相，因此在节点‘E’处的逻辑与在节点‘C’处的逻辑是相反的。伺服三态反相器222接收在节点‘E’处的逻辑。输出反相器224使在节点‘E’处的逻辑反相以生成触发器输出Q226。

现在在逻辑状态的帮助下解释触发器200的操作。触发器输出Q226的初始值被假设为是逻辑‘1’。在第一状态中，时钟输入CLK204处于逻辑‘0’，并且触发器输入D202处于逻辑‘0’。三态反相器208的输出处于逻辑1，即节点‘A’处于逻辑‘1’。主控反相器212的输出处于逻辑‘0’，即节点‘B’处于逻辑‘0’。由于时钟输入CLK204处于逻辑‘0’，因此第一传输门209和第二传输门216是未激活的。当触发器输出Q226的初始值是逻辑‘1’时，节点‘E’处于逻辑‘0’。由于节点‘E’处于逻辑‘0’且时钟输入CLK204处于逻辑‘0’，因此伺服三态反相器222的输出处于逻辑‘1’，即节点‘C’处于逻辑‘1’。触发器输出Q226保持处于逻辑‘1’。

在第二状态中，时钟输入CLK204转换到逻辑‘1’并且触发器输入D202仍然处于逻辑‘0’。节点‘A’继续处于逻辑‘1’，并且节点‘B’继续处于逻辑‘0’。当时钟输入CLK204处于逻辑‘1’时，第一传输门209和第二传输门216被激活。因此，节点‘C’转换到逻辑‘0’，并且节点‘E’转换到逻辑‘1’。由于第一传输门209是激活的，节点‘A’和节点‘E’被维持在相同的状态。因此，主控锁存器210是激活的并且保持正确值被提供作为触发器输出Q226。因为时钟输入CLK204处于逻辑‘1’，所以伺服三态反相器222是未激活的。输出反相器224使在节点‘E’处的逻辑反相并且因此触发器输出Q226处于逻辑‘0’。

在第三状态中，时钟输入CLK204转换到逻辑‘0’并且触发器输入D202从逻辑‘0’转换到逻辑‘1’。三态反相器208的输出即节点‘A’转换到逻辑‘0’。因此，主控反相器212的输出转换到逻辑‘1’，即节点‘B’转换到逻辑‘1’。当时钟输入CLK204处于逻辑‘0’时，第一传输门209和第二传输门216是未激活的。因此，当在第二状态中时，触发器输出Q226保持在逻辑‘0’。另外，当在第二状态中时，节点‘E’保持在逻辑‘1’。在从节点‘E’接收到逻辑‘1’时，伺服三态反相器222生成逻辑‘0’。因此，节点‘C’保持在逻辑‘0’。

在第四状态中，时钟输入CLK204转换到逻辑‘1’并且触发器输入D202仍然处于逻辑‘1’。节点‘A’保持在逻辑‘0’并且节点‘B’保持在逻辑‘1’。当时钟输入CLK204处于逻辑‘1’时，第一传输门209和第二传输门216被激活。因此，节点‘E’转换到逻辑‘0’并且节点‘C’转换到逻辑‘1’。输出反相器224使在节点‘E’处的逻辑反相并且生成处于逻辑‘1’的触发器输出Q226，触发器输出Q226是。表1总结了触发器200的状态。

表1

	节点‘A’	节点‘B’	节点‘C’	节点‘E’	Q
						Clk＝0，D＝0	1	0	1	0	1
Clk＝1，D＝0	1	0	0	1	0
						Clk＝0，D＝1	0	1	0	1	0
Clk＝1，D＝1	0	1	1	0	1

图3根据另一个实施例示出了触发器300的晶体管级实施方式的示意图。触发器300是触发器200的晶体管级实施方式。触发器300包括三态反相器308、主控锁存器310、伺服锁存器320、输出反相器324和时钟反相器330。三态反相器308接收触发器输入D302、时钟输入CLK304和反相时钟输入CLKZ306。三态反相器308包括第一PMOS晶体管352和第一NMOS晶体管354。第一PMOS晶体管352的栅极端子和第一NMOS晶体管354的栅极端子接收触发器输入D302。

第一PMOS晶体管352的源极端子和第一NMOS晶体管354的源极端子分别耦合到电源端子(VDD)和接地端子。三态反相器308进一步包括第二PMOS晶体管356和第二NMOS晶体管358。第二PMOS晶体管356耦合到第一PMOS晶体管352的漏极端子。第二NMOS晶体管358耦合到第一NMOS晶体管354的漏极端子。第二PMOS晶体管356接收时钟输入CLK304，并且第二NMOS晶体管358接收反相时钟输入CLKZ306。

第二PMOS晶体管356的漏极端子耦合到第二NMOS晶体管358的漏极端子以生成三态反相器308的输出。在一个示例中，当触发器300是负边沿触发的触发器时，第二PMOS晶体管356接收反相时钟输入CLKZ306，并且第二NMOS晶体管358接收时钟输入CLK304。

主控锁存器310耦合到三态反相器308。主控锁存器310包括接收三态反相器308的输出的第一传输门309。第一传输门309还接收时钟输入CLK304和反相时钟输入CLKZ306。第一传输门309包括PMOS晶体管372和NMOS晶体管374。PMOS晶体管372的栅极端子接收反相时钟输入CLKZ306，并且NMOS晶体管374的栅极端子接收时钟输入CLK304。PMOS晶体管372的源极端子和NMOS晶体管374的源极端子耦合到节点‘A’。

PMOS晶体管372的漏极端子和NMOS晶体管374的漏极端子耦合到节点‘E’。在一个示例中，当触发器300是负边沿触发的触发器时，PMOS晶体管372的栅极端子接收时钟输入CLK304，并且NMOS晶体管374的栅极端子接收反相时钟输入CLKZ306。

主控锁存器310还包括主控反相器312，主控反相器312接收三态反相器308的输出。主控反相器312包括PMOS晶体管368和NMOS晶体管370。PMOS晶体管368的栅极端子和NMOS晶体管370的栅极端子耦合到节点‘A’。PMOS晶体管368的源极端子和NMOS晶体管370的源极端子分别耦合到电源端子(VDD)和接地端子。PMOS晶体管368的漏极端子与NMOS晶体管370的漏极端子耦合以生成主控反相器312的输出。节点‘B’接收主控反相器312的输出。

第二传输门316耦合到节点‘B’和主控反相器312。第二传输门316还接收时钟输入CLK304和反相时钟输入CLKZ306。第二传输门316包括PMOS晶体管376和NMOS晶体管378。PMOS晶体管376的栅极端子接收反相时钟输入CLKZ306，并且NMOS晶体管378的栅极端子接收时钟输入CLK304。PMOS晶体管376的源极端子和NMOS晶体管378的源极端子耦合到节点‘B’。PMOS晶体管376的漏极端子和NMOS晶体管378的漏极端子耦合到节点‘C’。

在一个示例中，当触发器300是负边沿触发的触发器时，PMOS晶体管376的栅极端子接收时钟输入CLK304，并且NMOS晶体管378的栅极端子接收反相时钟输入CLKZ306。

主控锁存器310还包括共用反相器318。共用反相器318由主控锁存器310和伺服锁存器320共享。共用反相器318接收第二传输门316的输出。共用反相器318包括第五PMOS晶体管380和第五NMOS晶体管382。第五PMOS晶体管380的栅极端子和第五NMOS晶体管382的栅极端子彼此耦合并且接收第二传输门316的输出。第五PMOS晶体管380的源极端子和第五NMOS晶体管382的源极端子分别耦合到电源端子(VDD)和接地端子。第五PMOS晶体管380的漏极端子耦合到第五NMOS晶体管382的漏极端子以在节点‘E’处生成共用反相器318的输出。

伺服锁存器320还包括伺服三态反相器322，伺服三态反相器322接收第一传输门309的输出和共用反相器318的输出。第一传输门309的输出等于共用反相器318的输出。另外，第二传输门316的输出等于伺服三态反相器322的输出。伺服三态反相器322接收时钟输入CLK304和反相时钟输入CLKZ306。伺服三态反相器322包括第三PMOS晶体管360和第三NMOS晶体管362。第三PMOS晶体管360的栅极端子和第三NMOS晶体管362的栅极端子接收共用反相器318的输出。第三PMOS晶体管360的源极端子和第三NMOS晶体管362的源极端子分别耦合到电源端子(VDD)和接地端子。

伺服三态反相器322还包括第四PMOS晶体管364和第四NMOS晶体管366。第四PMOS晶体管364耦合到第三PMOS晶体管360的漏极端子，并且第四NMOS晶体管366耦合到第三NMOS晶体管362的漏极端子。第四PMOS晶体管364的栅极端子接收时钟输入CLK304，并且第四NMOS晶体管366的栅极端子接收反相时钟输入CLKZ306。第四PMOS晶体管364的漏极端子耦合到第四NMOS晶体管366的漏极端子以生成伺服三态反相器322的输出。

共用反相器318接收伺服三态反相器322的输出。输出反相器324耦合到共用反相器318并且生成触发器输出Q326。输出反相器324包括第六PMOS晶体管384和第六NMOS晶体管386。第六PMOS晶体管384的栅极端子和第六NMOS晶体管386的栅极端子接收共用反相器318的输出。第六PMOS晶体管384的源极端子和第六NMOS晶体管386的源极端子分别耦合到电源端子(VDD)和接地端子。第六PMOS晶体管384的漏极端子耦合到第六NMOS晶体管386的漏极端子以生成触发器输出Q326。

时钟反相器330接收时钟输入CLK304并且生成反相时钟输入CLKZ306。时钟反相器330包括PMOS晶体管388和NMOS晶体管390。PMOS晶体管388的栅极端子和NMOS晶体管390的栅极端子接收时钟输入CLK304。PMOS晶体管388的源极端子和NMOS晶体管390的源极端子分别耦合到电源端子(VDD)和接地端子。PMOS晶体管388的漏极端子耦合到NMOS晶体管390的漏极端子以生成反相时钟输入CLKZ306。

在一个示例中，主控锁存器310和伺服锁存器320被配置为接收清除信号和预置信号中的至少一个信号。所述清除信号清除存储在主控锁存器310和伺服锁存器320中的比特值。所述预置信号将存储在主控锁存器310和伺服锁存器320中的比特值恢复为预定义值。触发器300的操作类似于触发器200的操作，并且因此为了描述简洁不在此进行解释。

图4根据另一个实施例示出了扫描触发器400的示意图。扫描触发器400包括多路复用器401、三态反相器408、主控锁存器410、伺服锁存器420、输出反相器424和时钟反相器430。多路复用器401接收触发器输入D402、扫描数据输入(SD)403和扫描使能信号(S)411。多路复用器401耦合到三态反相器408。三态反相器408接收多路复用器401的输出、时钟输入CLK404和反相时钟输入CLKZ406。主控锁存器410耦合到三态反相器408。主控锁存器410包括接收三态反相器408的输出的第一传输门409。第一传输门409还接收时钟输入CLK404和反相时钟输入CLKZ406。

主控锁存器410还包括主控反相器412，主控反相器412接收三态反相器408的输出。第二传输门416耦合到主控反相器412。第二传输门416还接收时钟输入CLK404和反相时钟输入CLKZ406。主控锁存器410还包括共用反相器418。

共用反相器418由主控锁存器410和伺服锁存器420共享。共用反相器418接收第二传输门416的输出。伺服锁存器420还包括伺服三态反相器422，伺服三态反相器422接收第一传输门409的输出和共用反相器418的输出。伺服三态反相器422接收时钟输入CLK404和反相时钟输入CLKZ406。

共用反相器418接收伺服三态反相器422的输出。第一传输门409的输出等于共用反相器418的输出。另外，第二传输门416的输出等于伺服三态反相器422的输出。输出反相器424耦合到共用反相器418并且生成触发器输出Q426。时钟反相器430接收时钟输入CLK404并且生成反相时钟输入CLKZ406。

在一个示例中，主控锁存器410和伺服锁存器420被配置为接收清除信号和预置信号中的至少一个信号。所述清除信号清除存储在主控锁存器410和伺服锁存器420中的比特值。所述预置信号将存储在主控锁存器410和伺服锁存器420中的比特值恢复为预定义值。扫描触发器400可以包括对于相关领域中技术人员来说已知的一个或多个附加组分或输入，并且为了描述简单，这里不再对其进行讨论。

现在解释图4中所示的扫描触发器400的操作。多路复用器401基于扫描使能信号(S)411选择触发器输入D402和扫描数据输入(SD)403中的一个。多路复用器401将触发器输入D402和扫描数据输入(SD)403中的一个提供给三态反相器408。在三态反相器408、主控锁存器410、伺服锁存器420和输出反相器424中处理触发器输入D402和扫描数据输入(SD)403中的一个输入类似于如结合图2所解释的在触发器200中处理触发器输入(D)202。因此，为了描述简单，这里不再讨论扫描触发器400的完整操作。应当认识到扫描触发器400可以是正边沿触发的触发器或负边沿触发的触发器。结合图2和图3所讨论的实施例适用于扫描触发器400和变型，并且替代构造是显而易见的且很好地在本公开的精神和范围内。

图5根据另一个实施例示出了装置500的示意图。装置500包括时钟输入504和多个触发器。多个触发器中的每个触发器502被配置为接收时钟输入504。多个触发器中的每个触发器502在连接和操作上都与触发器200、触发器300和扫描触发器400中的至少一个触发器相似，因此为了简单起见不再重复。

装置500包括大量的触发器502，因此通过减少晶体管的数量，可以减少由装置500消耗的功率。在触发器502中晶体管数量被减少，这导致与触发器100相比功率消耗减少。这减少了装置500中的功率消耗。另外，触发器502与触发器100相比需要较少的面积，从而大大地减少装置500所需的面积。

在上述讨论中，术语“连接”指的是至少在所连接的设备之间的直接电气连接或者通过一个或多个无源中间设备的间接连接。术语“电路”指的是至少单个部件或多个无源部件连接到一起以提供期望的功能。术语“信号”指的是至少一个电流、电压、电荷、数据或其它信号。另外，术语“耦合到”或“与…耦合”(诸如此类)旨在描述间接或直接的电气连接。因此，如果第一设备耦合到第二设备，那么该连接可以是通过直接电气连接或者是经由其他设备和连接件通过间接电气连接来实现。进一步地，术语“高”一般旨在描述信号处于逻辑“1”，并且术语“低”一般旨在描述信号处于逻辑“0”。应用于晶体管或晶体管组的术语“接通”一般旨在描述栅极偏置以使电流能够流过该晶体管或多个晶体管。

上述描述阐述了许多具体的细节以传达对本发明的透彻理解。然而，对本领域技术人员来说显而易见的是可以在没有这些具体细节的情况下实践本发明。为了避免使本发明含糊不清，有时没有详细描述众所周知的特征。按照上述教导内容，其他变型和实施例是可能的，并且因此本发明的保护范围不受限于该具体实施方式，而只受限于随附的权利要求书。

Claims (20)

1.一种触发器，其包括：

三态反相器，其被配置为接收触发器输入、时钟输入和反相时钟输入；

主控锁存器，其被配置为接收所述三态反相器的输出，所述主控锁存器包括公用反相器；

伺服锁存器，其耦合到所述主控锁存器，其中所述公用反相器在所述主控锁存器与所述伺服锁存器之间被共享；以及

输出反相器，其耦合到所述公用反相器并且被配置为生成触发器输出。

2.根据权利要求1所述的触发器，进一步包括时钟反相器，所述时钟反相器被配置为响应于所述时钟输入生成所述反相时钟输入。

3.根据权利要求1所述的触发器，其为正边沿触发的触发器和负边沿触发的触发器中的至少一个触发器。

4.根据权利要求1所述的触发器，其中所述主控锁存器包括：

第一传输门，其被配置为接收所述三态反相器的输出、所述时钟输入和所述反相时钟输入；

主控反相器，其被配置为接收所述三态反相器的输出；以及

第二传输门，其耦合到所述主控反相器并且被配置为接收所述时钟输入和所述反相时钟输入，其中所述公用反相器被配置为接收所述第二传输门的输出。

5.根据权利要求1所述的触发器，其中所述伺服锁存器包括伺服三态反相器，所述伺服三态反相器被配置为接收所述第一传输门的输出和所述公用反相器的输出，其中所述公用反相器被配置为接收所述伺服三态反相器的输出。

6.根据权利要求5所述的触发器，其中所述伺服三态反相器被配置为接收所述时钟输入和所述反相时钟输入。

7.根据权利要求5所述的触发器，其中所述第一传输门的输出等于所述公用反相器的输出，并且所述第二传输门的输出等于所述伺服三态反相器的输出。

8.根据权利要求1所述的触发器，其中所述输出反相器被配置为响应于所述公用反相器的输出生成所述触发器输出。

9.根据权利要求1所述的触发器，其中所述三态反相器包括：

第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管的栅极端子和所述第一NMOS晶体管的栅极端子被配置为接收所述触发器输入；

第二PMOS晶体管，其耦合到所述第一PMOS晶体管的漏极端子并且被配置为接收所述时钟输入；以及

第二NMOS晶体管，其耦合到所述第一NMOS晶体管的漏极端子并且被配置为接收所述反相时钟输入，其中所述第二PMOS晶体管的漏极端子耦合到所述第二NMOS晶体管的漏极端子以生成所述三态反相器的输出。

10.根据权利要求1所述的触发器，其中所述第一传输门和所述第二传输门中的每一个包括：

PMOS晶体管，所述PMOS晶体管的栅极端子被配置为接收所述反相时钟输入；以及

NMOS晶体管，所述NMOS晶体管的栅极端子被配置为接收所述时钟输入。

11.根据权利要求1所述的触发器，其中所述伺服三态反相器包括：

第三PMOS晶体管和第三NMOS晶体管，所述第三PMOS晶体管的栅极端子和所述第三NMOS晶体管的栅极端子被配置为接收所述公用反相器的输出；

第四PMOS晶体管，其耦合到所述第三PMOS晶体管的漏极端子并且被配置为接收所述时钟输入；以及

第四NMOS晶体管，其耦合到所述第三NMOS晶体管的漏极端子并且被配置为接收所述反相时钟输入，其中所述第四PMOS晶体管的漏极端子耦合到所述第四NMOS晶体管的漏极端子以生成所述伺服三态反相器的输出。

12.根据权利要求1所述的触发器，其中所述公用反相器包括第五PMOS晶体管和第五NMOS晶体管，所述第五PMOS晶体管和所述第五NMOS晶体管中的每一个的栅极端子被配置为接收所述第二传输门的输出，并且所述第五PMOS晶体管的漏极端子耦合到所述第五NMOS晶体管的漏极端子以生成所述公用反相器的输出。

13.根据权利要求1所述的触发器，其中所述输出反相器包括第六PMOS晶体管和第六NMOS晶体管，所述第六PMOS晶体管和所述第六NMOS晶体管中的每一个的栅极端子被配置为接收所述公用反相器的输出，并且所述第六PMOS晶体管的漏极端子耦合到所述第六NMOS晶体管的漏极端子以生成所述触发器输出。

14.根据权利要求1所述的触发器，其中所述第一PMOS晶体管、所述第三PMOS晶体管、所述第五PMOS晶体管和所述第六PMOS晶体管中的每一个的源极端子耦合到电源端子。

15.根据权利要求1所述的触发器，其中所述第一NMOS晶体管、所述第三NMOS晶体管、所述第五NMOS晶体管和所述第六NMOS晶体管中的每一个的源极端子耦合到接地端子。

16.根据权利要求1所述的触发器，其中所述主控锁存器和所述伺服锁存器被配置为接收清除信号和预置信号中的至少一个信号。

17.根据权利要求1所述的触发器，进一步包括多路复用器，所述多路复用器耦合到所述三态反相器，所述多路复用器被配置为接收所述触发器输入和扫描数据输入。

18.根据权利要求17所述的触发器，其中所述多路复用器被配置为接收扫描使能以选择所述触发器输入和所述扫描数据输入中的一个输入，并且所述多路复用器被配置为将所述触发器输入和所述扫描数据输入中的一个输入提供给所述三态反相器。

19.一种装置，其包括：

时钟输入；

多个触发器，其被配置为接收所述时钟输入，其中每个所述触发器包括：

三态反相器，其被配置为接收触发器输入、所述时钟输入和反相时钟输入；

主控锁存器，其被配置为接收所述三态反相器的输出，所述主控锁存器包括公用反相器；

伺服锁存器，其耦合到所述主控锁存器，其中所述公用反相器在所述主控锁存器与所述伺服锁存器之间被共享；以及

输出反相器，其耦合到所述公用反相器并且被配置为生成触发器输出。

20.一种方法，其包括：

提供三态反相器，所述三态反相器被配置为接收触发器输入、时钟输入和反相时钟输入；

提供主控锁存器，所述主控锁存器被配置为接收所述三态反相器的输出，所述主控锁存器包括公用反相器；

提供伺服锁存器，所述伺服锁存器耦合到所述主控锁存器，其中所述公用反相器在所述主控锁存器与所述伺服锁存器之间被共享；以及

提供输出反相器，所述输出反相器耦合到所述公用反相器并且被配置为生成触发器输出。