CN104854705B - 半导体装置的制造方法 - Google Patents

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Abstract

半导体装置的制造方法包括：从第一导电型的半导体基板(1)的表面向深度方向形成沟槽(2)的工序；在沟槽内隔着第一绝缘膜(3a)形成导电层(4)的工序；在沟槽的内部，将导电层分割为相互对置的栅电极(4a)和沟槽内布线层(4b)，并用第二绝缘膜(3e)填充栅电极与沟槽内布线层之间的间隙的工序；向半导体基板的整个表面导入第二导电型的杂质而形成第二导电型的沟道形成区(7)的工序；以及在作为沟道形成区的一部分的沿着沟槽的表面开口部并与其相邻的区域，选择性地形成第一导电型的主电极区(8)的工序。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，特别涉及具有沟槽栅结构的绝缘栅型半导体装置的制造方法的改良。
背景技术
在推进电力变换装置的低功耗化的过程中，对于在该电力变换装置中发挥核心作用的功率器件的低功耗化的期望值较高。在该功率器件当中，通过电导调制效应而能够实现低通态电压，而且因为进行电压驱动，因此容易进行栅极控制的绝缘栅型双极晶体管(以下，称为IGBT)的使用逐渐趋于稳定。对于该IGBT的结构，在图24中示出了一例。在图24中，为了容易观察附图，省略了表示截面的阴影线的一部分。在图24(a)的主要部分截面图所示的平面栅型IGBT 100中，通过沿着晶片表面设有栅电极101a来形成平面栅结构。在图24(b)的主要部分截面图所示的沟槽栅型IGBT 200中，通过在具有从晶片表面的条纹状的平面图案向深度方向垂直延伸的形状的沟槽201内部隔着氧化膜202埋设栅电极203来形成沟槽栅结构。另外，由于沟槽栅型IGBT 200在沿着沟槽201的内部的两侧壁的p型基区204，即在基板面沿垂直方向形成n沟道(未图示)，所以容易使沟槽开口宽度和间隔变窄。其结果，容易使沟道密度比平面栅型IGBT高。另外，由于能够进行沟道的高密度化，并且能够使通态电压进一步降低，所以近年来沟槽栅型IGBT的使用不断增加。
针对如上所述的能够通过提高沟道密度而降低通态电压的沟槽栅结构，公开了一种沟槽栅结构的附图，记载了在沟槽底部将在沟槽内表面形成的栅电极膜分离的构成(专利文献1)。另外，在专利文献1中，公开了通过各向异性蚀刻对在沟槽内同样形成的多晶硅膜进行蚀刻的栅电极的分割方法。此外，在专利文献2中，公开了在底部将填充于沟槽内部的多晶硅层分割，仅将靠近n+型发射区和p型基区侧(活性台面区侧)的侧壁侧的多晶硅层分离分割为栅电极，浮动台面区侧的多晶硅层不与栅电极连接，而与发射极连接的结构。此外，在该专利文献2中，也公开了这种多晶硅层的分割方法。即，形成不完全填充沟槽内的程度的厚度的多晶硅层。在残留基板表面的多晶硅层的状态下，将氧化膜用作掩模而切断沟槽底部的多晶硅层。是在用氧化膜等填充沟槽内的多晶硅层之间而使两侧壁的多晶硅层相互绝缘分离之后，形成基板表面的多晶硅层之间的抽出部的方法。
图25～图34是按步骤顺序表示现有的沟槽栅型IGBT的制造工艺的主要部分截面图。
首先，如图25所示，通过基于公知的反应性离子蚀刻(RIE)等进行的各向异性等离子刻蚀从硅基板301的表面向垂直方向形成沟槽302。通过在硅基板301的表面形成沟槽302，从而形成被沟槽302划分的活性台面区305和浮动台面区306。然后，如图26所示，在沟槽302的内部形成栅氧化膜303a。
接下来，如图27所示，在沟槽302内，以不填满沟槽302的程度的厚度利用例如化学气相沉积(CVD)法形成掺杂多晶硅层304。例如，相对于2μm的沟槽宽度形成厚度0.5μm左右的掺杂多晶硅层304。
接着，通过利用各向异性蚀刻对该掺杂多晶硅层304进行蚀刻，从而如图28所示，除去硅基板301的表面上和沟槽302的底部的掺杂多晶硅层304，残留以沿着沟槽302的两侧壁部分粘附的形状而分离的掺杂多晶硅层304。在该工序中，沿着沟槽302的内壁表面形成的掺杂多晶硅层304被分离分割为在沟槽302的宽度方向的侧壁隔着间隙对置的两个掺杂多晶硅电极304a、304b。
接下来，如图29所示，利用例如化学机械研磨(CMP)法选择性地除去硅基板301的表面上的栅氧化膜303a。
接着，为了在相邻的沟槽302之间的台面状硅基板部分形成p型基区307，如图30所示，将利用光刻法形成的光致抗蚀剂314a作为掩模，从硅基板301的表面向其内部离子注入硼(B)。然后，在除去光致抗蚀剂314a之后，通过实施使被离子注入的硼活化的热处理来形成p型基区307(参照图31)。
接下来，为了形成n+型发射区308，如图31所示，将利用光刻法形成的光致抗蚀剂314b作为掩模，从硅基板301的表面向其内部离子注入磷(P)。然后，在除去光致抗蚀剂314b之后，通过实施使被离子注入的磷活化的热处理，从而如图32所示，形成n+型发射区308。
这样，在现有的沟槽栅型IGBT的制造方法中，通过两次离子注入，从而如图32所示，在相邻的沟槽302之间的台面状硅基板部分形成p型基区307和n+型发射区308。在该两次离子注入中，通过用抗蚀剂(光致抗蚀剂314a、314b)填埋沟槽302的内部，从而防止向露出了栅氧化膜303a的沟槽302的底部进行离子注入。
接着，如图33所示，用高温氧化膜(HTO)和/或四乙氧基硅烷(TEOS)那样的埋入性高的氧化膜303c填充沟槽302内部、即两个掺杂多晶硅电极之间的间隙。
接下来，如图34所示，选择性地除去p型基区307上和n+型发射区308上的氧化膜303c而进行开口，并接触发射极310。其结果，如图34所示，在沟槽302内的两侧壁隔着栅氧化膜303a形成掺杂多晶硅层304分别被分离分割为活性台面区305侧的掺杂多晶硅电极304a和浮动台面区306侧的掺杂多晶硅电极304b的沟槽栅结构。
然而，如上所述，在现有的沟槽栅型IGBT的制造方法中，在沟槽栅结构的制作工艺中的图30和图31中，为了利用选择性的离子注入而在硅基板301的表面的预定区域形成p型基区307和n+型发射区308，可进行光刻工序。这时，光致抗蚀剂314a、314b进入宽度窄的沟槽302的凹部内。虽然沟槽302中的光致抗蚀剂314a、314b需要在离子注入后除去，但是由于沟槽302的宽度为2μm左右，比较狭窄，所以可以说完全除去固化的光致抗蚀剂314a、314b是不容易的。残留的光致抗蚀剂314a、314b在后续工序中成为污染源，是导致合格率降低的原因之一。
现有技术文献
专利文献
专利文献1：日本特开2009-200103号公报(图1，0024段)
专利文献2：美国专利第6815769号(Fig1)
发明内容
技术问题
本发明是为了消除上述的问题点而完成的。即，本发明提供具有在沟槽内不残留光致抗蚀剂的工艺的半导体装置的制造方法。
技术方案
为了实现上述目的，本发明的一个方式的半导体装置的制造方法的特征在于，包括如下工序：从第一导电型的半导体基板的表面向深度方向形成沟槽的工序；在沟槽内隔着第一绝缘膜形成导电层的工序；在沟槽的内部，将导电层分割为相互对置的栅电极和沟槽内布线层，并用第二绝缘膜填充栅电极与上述沟槽内布线层之间的间隙的工序；向半导体基板的整个表面导入第二导电型的杂质而形成第二导电型的沟道形成区的工序；以及在作为沟道形成区的一部分的沿着沟槽的表面开口部并与其相邻的区域，选择性地形成第一导电型的主电极区的工序。
有益效果
根据本发明，能够提供在制造在沟槽内具有被分割成在沟槽的侧壁隔着间隙对置的两个导电体的半导体装置时，具有在沟槽内不残留光致抗蚀剂的工艺的半导体装置的制造方法。
附图说明
图1是本发明的第一实施方式的半导体装置(沟槽栅型IGBT)的主要部分放大截面图。
图2是用于说明本发明的第一实施方式的半导体装置(沟槽栅型IGBT)的制造工艺流程的主要部分截面图。
图3是用于说明本发明的第一实施方式的半导体装置的制造工艺流程的主要部分截面图。
图4是用于说明本发明的第一实施方式的半导体装置的制造工艺流程的主要部分截面图。
图5是用于说明本发明的第一实施方式的半导体装置的制造工艺流程的主要部分截面图。
图6是用于说明本发明的第一实施方式的半导体装置的制造工艺流程的主要部分截面图。
图7是用于说明本发明的第一实施方式的半导体装置的制造工艺流程的主要部分截面图。
图8是用于说明本发明的第一实施方式的半导体装置的制造工艺流程的主要部分截面图。
图9是用于说明本发明的第一实施方式的半导体装置的制造工艺流程的主要部分截面图。
图10是用于说明本发明的第一实施方式的半导体装置的制造工艺流程的主要部分截面图。
图11是用于说明本发明的第一实施方式的半导体装置的制造工艺流程的主要部分截面图。
图12是用于说明本发明的第一实施方式的半导体装置的制造工艺流程的主要部分截面图。
图13是用于说明本发明的第一实施方式的半导体装置的制造工艺流程的主要部分截面图。
图14是用于说明本发明的第一实施方式的半导体装置的制造工艺流程的主要部分截面图。
图15是本发明的第一实施方式的半导体装置的主要部分立体图。
图16是用于说明本发明的第二实施方式的半导体装置(沟槽栅型IGBT)的制造工艺流程的主要部分截面图。
图17是用于说明本发明的第二实施方式的半导体装置的制造工艺流程的主要部分截面图。
图18是用于说明本发明的第二实施方式的半导体装置的制造工艺流程的主要部分截面图。
图19是用于说明本发明的第二实施方式的半导体装置的制造工艺流程的主要部分截面图。
图20是用于说明本发明的第二实施方式的半导体装置的制造工艺流程的主要部分截面图。
图21是用于说明本发明的第二实施方式的半导体装置的制造工艺流程的主要部分截面图。
图22是用于说明本发明的第二实施方式的半导体装置的制造工艺流程的主要部分截面图。
图23是用于说明本发明的第二实施方式的半导体装置的制造工艺流程的主要部分截面图。
图24是表示现有的IGBT的简要构成的主要部分截面图(图24(a)表示平面栅型IGBT，图24(b)表示沟槽栅型IGBT)。
图25是用于说明现有的沟槽栅型IGBT的制造工艺流程的主要部分截面图。
图26是用于说明现有的沟槽栅型IGBT的制造工艺流程的主要部分截面图。
图27是用于说明现有的沟槽栅型IGBT的制造工艺流程的主要部分截面图。
图28是用于说明现有的沟槽栅型IGBT的制造工艺流程的主要部分截面图。
图29是用于说明现有的沟槽栅型IGBT的制造工艺流程的主要部分截面图。
图30是用于说明现有的沟槽栅型IGBT的制造工艺流程的主要部分截面图。
图31是用于说明现有的沟槽栅型IGBT的制造工艺流程的主要部分截面图。
图32是用于说明现有的沟槽栅型IGBT的制造工艺流程的主要部分截面图。
图33是用于说明现有的沟槽栅型IGBT的制造工艺流程的主要部分截面图。
图34是用于说明现有的沟槽栅型IGBT的制造工艺流程的主要部分截面图。
符号说明
1、21…半导体基板
2、22…沟槽
3a、23a…栅极绝缘膜
3b、3c、23b、23c、23e…氧化膜
3h、23h…开口部
4、24…掺杂多晶硅层
4a、24a…栅电极
4b、24b…电极
5、25…活性台面区
6、26…浮动台面区
7、27…沟道形成区
8、28…主电极区
9…孔
10、30…发射极
11…缓冲层
12…集电区
13…集电极
14、14a…光致抗蚀剂
具体实施方式
以下，参照附图详细说明本发明的第一实施方式和第二实施方式的半导体装置的制造方法。
在本说明书中，“主电极区”在IGBT中是指作为发射区和集电区中任一个的低电阻率的半导体区域。在场效应晶体管(FET)和/或静电感应晶体管(SIT)中，是指成为源区和漏区中任一个的半导体区域，因此是以“半导体装置”为依据的名称。更具体而言，如果将上述的“其中一个半导体区域”定义为“第一主电极区”，则“另一个半导体区域”为“第二主电极区”。即，“第二主电极区”在IGBT中是指非第一主电极区的作为发射区和集电区中任一个的半导体区域，在FET、SIT中，是指非上述第一主电极区的作为源区和漏区中任一个的半导体区域。在以下的第一实施方式和第二实施方式中，仅对“第一主电极区”进行说明，因此为了方便而将“第一主电极区”称为“主电极区”。
在以下的第一实施方式和第二实施方式的说明中，对第一导电型为n型、第二导电型为p型的情况进行例示性说明，但也可以相反地选择导电型，使第一导电型为p型，使第二导电型为n型。
另外，在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示与未标记+和-的半导体区域相比，杂质浓度相对高或低的半导体区域。
应予说明，在以下的第一实施方式和第二实施方式的说明和附图中，对同样的构成标注相同符号，省略重复的说明。
另外，为了容易观察或理解，在第一实施方式和第二实施方式中进行说明的附图不是以正确的标尺、尺寸比描绘的。本发明只要不超过其主旨，就不限于以下说明的第一实施方式和第二实施方式的记载。
在以下的第一实施方式和第二实施方式中，对作为本发明的“半导体装置”的代表例的沟槽栅型IGBT的制造方法进行例示性说明。另外，在以下的第一实施方式和第二实施方式中，为了方便，对使用掺杂多晶硅层作为在沟槽内分割形成的两个电极的导电层的情况进行说明，但导电层不限于掺杂硅层。作为导电层，可以是钨(W)、钼(Mo)等高熔点金属、这些高熔点金属的硅化物、或硅化物与掺杂多晶硅的复合膜的多晶硅硅化物膜(Polycidefilm)等。
(第一实施方式)
如图1和图15所示，本发明的第一实施方式的半导体装置例如是以由单晶硅构成的第一导电型(n-型)的半导体基板1为主体的沟槽栅型IGBT。
在半导体基板1的表面形成有被沟槽2划分的活性台面区5和浮动台面区6。活性台面区5和浮动台面区6在与沟槽2的长度方向正交的宽度方向(短边方向)交替地分别配置有多个。
另外，虽然未对本发明的第一实施方式的半导体装置进行详细图示，但构成为电性并联连接多个形成在活性台面区5的晶体管单元而获得大功率。在图1中示出了一个晶体管单元。
晶体管单元构成为主要具有沟槽2、作为第一绝缘膜的栅极绝缘膜3a、栅电极4a、第二导电型(p型)的沟道形成区7、第一导电型(n+型)的主电极区8、第一导电型(n+型)的缓冲层11、第二导电型(p+型)的集电区(第二主电极区)12、集电极(第二主电极)13等。“沟道形成区7”在IGBT中是指基区，但在IGBT以外的半导体装置中，是指在相当于IGBT的基区的表面形成沟道的区域。另外，“主电极区8”如上所述，是指IGBT的发射区。
沟槽2从半导体基板1的表面向深度方向延伸。沟槽2形成为例如宽度2μm、深度5μm～10μm左右的条纹状平行平面图案。另外，沟槽2是利用例如RIE等干式蚀刻而形成的。位于隔着栅极绝缘膜3a与栅电极4a对置的沟槽2的侧壁的位置的沟道形成区7的表面被施加于栅电极4a的电压控制而形成沟道。
栅极绝缘膜3a沿着沟槽2的内壁形成，例如由对半导体基板1实施热氧化处理而制作的二氧化硅膜(SiO2)形成。作为栅极绝缘膜3a，还可以使用通过热氧化法以外的化学气相沉积(CVD)法制作的氧化硅膜、氮化硅(Si3N4)膜，或者它们的层叠膜，但在要求高耐压的功率器件(电力用半导体装置)中，优选使用通过对致密性有利的热氧化法制作的二氧化硅膜。
在FET中，栅极绝缘膜可以是由氧化膜构成的MOS型，栅极绝缘膜也可以是由氧化硅膜、氮化硅膜或者它们的层叠膜等绝缘膜构成的MIS型。
栅电极4a在沟槽2内，在活性台面区5侧的侧壁隔着栅极绝缘膜3a而形成。沟道形成区7在活性台面区5中设置在半导体基板1的表面。主电极区8在活性台面区5中形成在作为沟道形成区7的一部分的沿着沟槽2的表面开口部并与该表面开口部相邻的区域。缓冲层11和集电区12形成在与半导体基板1的表面相反一侧的背面。集电极13以在半导体基板1的背面与集电区12接触的方式形成。
在浮动台面区6中，与活性台面区5同样地在半导体基板1的表面形成有沟道形成区7。在该浮动台面区6的沟道形成区7，与活性台面区5不同而未形成有主电极区8。在浮动台面区6的沟槽2内的侧壁，隔着栅极绝缘膜3a形成有沟槽内布线层4b。出于降低反馈电容的目的，该沟槽内布线层4b与后述的发射极10电连接。
栅电极4a和沟槽内布线层4b作为导电层4，例如由添加了杂质的低电阻率的掺杂多晶硅层形成。该栅电极4a和沟槽内布线层4b在沟槽2内通过如下方式形成，即将导电层4分离分割为在沟槽2的宽度方向的侧壁隔着间隙而对置的两个导电体(布线层)而形成。
栅电极4a和沟槽内布线层4b通过填充到它们电极间的间隙的作为第二绝缘膜的氧化膜3e而被电绝缘分离。氧化膜3e也形成在半导体基板1的表面上。
在半导体基板1的表面上，隔着作为绝缘膜的氧化膜3e而形成发射极10。该发射极10通过形成在氧化膜3e的开口部3h而分别与沟道形成区7和主电极区8电连接。
在此，主电极区8的表面图案是沿着沟槽2的表面开口部并与其相邻的图案，如图1和图15所示，还优选不是连续的图案，而是在沟槽2之间的基板表面隔开预定的间隔而形成的结构。在该结构中，形成主电极区8的区域为活性台面区5，未形成主电极区8的区域为浮动台面区6。这两个区域5、6中的沟道形成区7的深度如图9、图10所示，可以是相同的深度，但为了缓和在沟槽2底部的电场强度，也优选使浮动台面区6的沟道形成区7的深度比沟槽2深(未图示)。
接下来，使用图2～图14对本发明的第一实施方式的半导体装置(沟槽栅型IGBT)的制造方法进行说明。
首先，准备图2所示的半导体基板1。
接着，如图2所示，形成从半导体基板1的表面向深度方向、例如垂直方向延伸的沟槽2。沟槽2例如是利用RIE等干式蚀刻而形成的。通过该工序，从而在半导体基板1的表面形成被沟槽2划分的活性台面区5和浮动台面区6。然后，如图3所示，在沟槽2的内部，例如通过热氧化处理形成由二氧化硅膜构成的栅极绝缘膜3a作为第一绝缘膜。
接下来，如图4所示，在沟槽2内，以填满沟槽2的厚度形成添加杂质而降低了电阻率的掺杂多晶硅层作为导电层4。例如相对于2μm的沟槽宽度，形成厚度2.5μm左右的导电层4。导电层4例如通过CVD法形成。
接着，通过利用RIE等干式蚀刻对该导电层4进行蚀刻，从而如图5所示，选择性地除去半导体基板1的表面上和沟槽2上的导电层4。然后，通过湿式蚀刻等选择性地除去半导体基板1的表面上的栅极绝缘膜3a而使半导体基板1的表面露出。由此，如图6所示，仅在沟槽2的内部选择性地埋入栅极绝缘膜3a和导电层4，半导体基板1的表面成为大致平坦的表面。
接下来，利用光刻法和离子注入在相邻的沟槽2之间的半导体基板1的表面形成第二导电型(p型)的沟道形成区7和第一导电型(n+)的主电极区8。首先，为了形成沟道形成区7，如图7所示，向半导体基板1的整个表面注入例如硼(B)离子作为第二导电型的杂质离子。在该离子注入中，由于沟槽2内已经被导电层4填充，无需保护沟槽2的内部、底面，因此能够在不使用由光致抗蚀剂构成的掩模的情况下对半导体基板1的整个表面进行离子注入。然后，通过实施使被离子注入的硼离子活化的热处理，从而如图8所示，形成利用离子注入添加了第二导电型杂质的沟道形成区7，在沟槽2与沟槽2之间定义为活性台面区5。在该工序中，沟道形成区7也形成在浮动台面区6。面向沟槽2的侧壁的沟道形成区7的表面成为形成了沟道的部分。
接下来，为了形成主电极区8，如图8所示，使用通过光刻法形成的光致抗蚀剂14作为杂质离子注入用掩模，选择性地注入例如磷(P)离子作为第一导电型的杂质离子。在此，在该离子注入中，使用光致抗蚀剂14作为杂质离子注入用掩模，但由于沟槽2内完全被导电层4填埋，所以不会发生光致抗蚀剂进入沟槽2内，在离子注入后光致抗蚀剂的除去变得困难的情况。接着，在除去光致抗蚀剂14后，通过实施使被离子注入的磷离子活化的热处理，从而如图9所示，在活性台面区5的沟道形成区7的内部形成添加了磷作为杂质的主电极区8。在该工序中，主电极区8不形成在浮动台面区6。
通过如此地形成沟道形成区7和主电极区8，从而能够在沟槽2内不残留光致抗蚀剂的残渣的情况下在活性台面区5的表面形成沟道形成区7和主电极区8。主电极区8形成在沟道形成区7内的表层。
接下来，如图10所示，在半导体基板1的表面利用例如CVD法沉积氧化膜3b作为绝缘膜。
接着，利用光刻法，在埋入到条纹状表面图案的沟槽2内的导电层4上的氧化膜3b的中央，换言之与沟槽2的宽度方向的中央对应的部分，沿着沟槽2的条纹状图案而进行开孔蚀刻，如图11所示，在氧化膜3b形成开口部3d。开口部3d与沟槽2的条纹状图案同样地形成为条纹状图案。
接下来，将残留的氧化膜3b用作蚀刻掩模，将通过氧化膜3b的条纹状图案的开口部3d埋入到沟槽2的导电层4的中央部，即将填充到沟槽2的导电层4在沟槽2的宽度方向的中央，利用RIE和/或离子铣削等指向性高的干式蚀刻从表面除去到沟槽2的底部，如图12所示，形成孔9。
在该工序中，填充到沟槽2的导电层4形成在沟槽2的宽度方向的侧壁，且被分离分割成隔着由孔9形成的间隙而相互对置的两个导电体，即栅电极4a和沟槽内布线层4b。栅电极4a在活性台面区5的沟槽2内的侧壁隔着栅极绝缘膜3a而形成，被用作沟槽栅型IGBT的栅电极。沟槽内布线层4b在浮动台面区6的沟槽2内的侧壁隔着栅极绝缘膜3a而形成，与栅电极4a电绝缘分离，并且出于降低反馈电容的目的，与后述的发射极10电连接。
接着，如图13所示，利用高温氧化膜(HTO)、有机硅化合物、磷硅玻璃(PSG)、添加了硼的磷硅玻璃(BPSG)那样的埋入性高的氧化膜3c作为第二绝缘膜来填充孔9的内部。作为有机硅化合物，可以使用四乙氧基硅烷(TEOS)、八甲基环四硅氧烷(OMCTS)、四丙氧基硅烷(TPOS)和/或四甲基环硅氧烷(TMCTS)等。即，用流动性高的氧化膜3c填充栅电极4a与沟槽内布线层4b之间(两个导电体间)的间隙。在该工序中，在半导体基板1的表面上也形成氧化膜3c。
接下来，选择性地除去沟道形成区7上和主电极区8上的绝缘膜，即氧化膜3c和氧化膜3b，如图14所示，形成开口部3h。
接着，利用溅射蒸镀等在包括开口部3h内的半导体基板1的整个表面上形成例如铝(Al)膜或Al-Si、Al-Cu、Al-Cu-Si等铝合金膜等金属膜，然后，对该金属膜进行图案化，如图14所示，形成通过开口部3h而与沟道形成区7和主电极区8分别接触的、即电连接且机械连接的作为金属电极的发射极10。
在第一实施方式的半导体装置(沟槽栅型IGBT)的制造方法中，图14所示的氧化膜3b与氧化膜3c的层叠膜相当于图1的作为绝缘膜的氧化膜3e。另外，由于构成未形成主电极区8的浮动台面区6的沟道形成区7的部分的表面被氧化膜3e(3b、3c)覆盖，所以构成浮动台面区6的沟道形成区7与发射极10电绝缘。也可以在发射极10的表面进一步形成聚酰亚胺树脂膜作为钝化膜(未图示)。此外，为了完成功率器件，在结束上述工艺处理的半导体基板1的表面侧贴附保护胶带后，通过CMP等对厚度600μm以上的半导体基板1的相反面(背面)进行研磨磨削而使其减薄成耐压所必须的厚度。在对磨削面进行清洁处理后，在半导体基板1的背面形成缓冲层11(或电场终止层、FP层)和集电区(第二主电极区)12，在背面的表面形成集电极13时，结束图1所示的本发明的第一实施方式的半导体装置(沟槽栅型IGBT)的晶片工艺。
在此，在现有的沟槽栅型IGBT的制造方法中，如图28～图33所示，在将沟槽302内的掺杂多晶硅层304分离分割为在沟槽302的侧壁隔着间隙对置的两个导电体(掺杂多晶硅电极304a、304b)后(参照图28)、用氧化膜303c填充该两个导电体(电极)间的间隙前(参照图33)，由于实施两次用于形成p型基区307和n+型发射区308的离子注入(参照图30和图31)，所以在离子注入时用作掩模的光致抗蚀剂314a、314b进入到两个导电体(304a、304b)之间的间隙。
对此，在本发明的第一实施方式的半导体装置(沟槽栅型IGBT)的制造方法中，如图12和图13所示，将沟槽2内的导电层4分离分割为在沟槽2的侧壁经由间隙(孔9)对置的两个导电体(栅电极4a、沟槽内布线层4b)，用氧化膜3c填充该两个导电体之间的间隙，将沟槽2内的导电层4分割为两个导电体(栅电极4a、沟槽内布线层4b)，在这之后直到用氧化膜3c填充该两个导电体间的间隙(孔9)为止的期间，是不实施用于形成沟道形成区7和主电极区8的两次离子注入的工艺。并且，在本发明的第一实施方式的半导体装置的制造方法中，在将沟槽2内的导电层4分离分割成两个导电体(栅电极4a、沟槽内布线层4b)前，即在用导电层4全部填满沟槽2内的状态下，实施用于形成沟道形成区7和主电极区8的两次离子注入。(参照图7和图8)。因此，根据本发明的第一实施方式的半导体装置的制造方法，不会像现有的沟槽栅型IGBT的制造方法那样，在离子注入时使作为掩模使用的光致抗蚀剂进入到沟槽2内。
(第二实施方式)
在上述的第一实施方式中，如图4所示，在沟槽2内，以完全填满沟槽2的厚度形成导电层4。与此相对，在第二实施方式的半导体装置的制造方法中，实施与上述的图25和图26相同的工序，在例如由单晶硅构成的第一导电型(n-型)的半导体基板21形成沟槽22和作为第一绝缘膜的栅极绝缘膜23a(参照图16)，之后，与上述的图27、图28同样地利用例如CVD法，以不填满沟槽22的程度的厚度、即在沟槽22内留有空间的厚度在半导体基板21的沟槽22内形成例如掺杂多晶硅层作为导电层24。例如，相对于2μm的沟槽宽度，形成厚度0.5μm左右的导电层24。通过利用RIE和/或离子铣削等指向性高的干式蚀刻对该导电层24进行蚀刻，从而除去半导体基板21的表面上和沟槽22的底部的部分导电层24，如图16所示，残留以沿着沟槽22的两侧壁部分粘附的形状而分离的导电层24，形成由该导电层24构成的两个导电体，即栅电极24a和沟槽内布线层24b。对于该栅电极24a和沟槽内布线层24b而言，沿着沟槽22的内壁表面而形成在沟槽22的宽度方向的侧壁，且隔着通过使膜厚度变薄所形成的间隙相互对置地被分离分割。栅电极24a在活性台面区25的沟槽22内的侧壁隔着栅极绝缘膜23a而形成，构成沟槽栅型IGBT的栅电极。沟槽内布线层24b在浮动台面区26的沟槽22内的侧壁隔着栅极绝缘膜23a而形成，与栅电极24a电分离，并且出于降低反馈电容的目的，与后述的发射极30电连接。栅极绝缘膜23a由例如对半导体基板21实施热氧化处理而制作的二氧化硅膜构成。
接下来，如图17所示，在半导体基板21的表面上，利用例如CVD法以完全填满沟槽22的厚度形成作为第二绝缘膜的氧化膜23b。作为氧化膜23b，可以使用HTO、有机硅系化合物、TEOS、PSG、BPSG那样的埋入性高的氧化膜。在该工序中，栅电极24a与沟槽内布线层24b之间(两个导电体间)的间隙被氧化膜23b填充。
接着，如图18所示，通过蚀刻选择性地除去半导体基板21的表面上的绝缘膜，即氧化膜23b和栅极绝缘膜23a而使半导体基板21的表面露出。由此，仅在沟槽22的内部选择性地埋入栅极绝缘膜23a、氧化膜23b和隔着该氧化膜23b对置的两个导电体(栅电极24a、沟槽内布线层24b)，半导体基板21的表面成为大致平坦的表面。
接下来，在该状态下，利用光刻法和离子注入在邻接的沟槽22之间的半导体基板1的表面以所需要的图案形成第二导电型(p型)的沟道形成区(基区)27和第一导电型(n+)型的主电极区(发射区)28。首先，为了形成沟道形成区27，如图19所示，向半导体基板21的整个表面注入例如硼(B)离子作为第二导电型的杂质离子(图19)。在该离子注入中，由于沟槽22内填充有由杂质浓度高的掺杂多晶硅层构成的两个导电体(栅电极24a、沟槽内布线层24b)和氧化膜23b，无需保护沟槽22的内部和/或底面，所以能够在不使用由光致抗蚀剂构成的掩模的情况下向半导体基板21的整个表面注入杂质离子。此后，通过实施使离子注入的硼活化的热处理，从而形成添加了经过离子注入的第二导电型杂质的沟道形成区27(参照图20)，在沟槽22与沟槽22之间定义为活性台面区25。面向沟槽22的侧壁的沟道形成区27的表面成为形成了沟道的部分。在该工序中，沟道形成区27也形成于浮动台面区26。
接着，为了形成主电极区28，如图20所示，使用利用光刻法形成的光致抗蚀剂14a作为杂质离子注入用掩模，选择性地注入例如磷(P)离子作为第一导电型的杂质离子。在此，在该离子注入中，虽然使用光致抗蚀剂14a作为杂质离子注入用掩模，但由于沟槽22内被两个导电体(栅电极24a、沟槽内布线层24b)和氧化膜23b填埋，所以不存在光致抗蚀剂进入沟槽22内，在离子注入后将其除去变得困难的情况。接下来，在除去光致抗蚀剂14a后，通过实施使经过离子注入的磷活化的热处理，从而如图21所示，形成添加了经过离子注入的第一导电型杂质的主电极区28。在该工序中，主电极区28不形成在浮动台面区26。
由此，通过利用光刻法和离子注入而形成沟道形成区27和主电极区28，从而能够在沟槽22内不残留抗蚀剂的残渣的情况下在活性台面区25的表面形成沟道形成区27和主电极区28。主电极区28形成在沟道形成区27内的表层。
接着，如图22所示，在半导体基板1的整个表面上利用例如CVD法形成作为第三绝缘膜的氧化膜23c。
接下来，如图23所示，利用光刻法，与实施例1同样地选择性地除去沟道形成区27上和主电极区28上的绝缘膜，即氧化膜23c而形成开口部23h(参照图23)。
接着，在包括开口部23h内的半导体基板21的整个表面上，利用溅射蒸镀等形成例如铝膜或铝合金膜等金属膜，然后，对该金属膜进行图案化，如图23所示，形成通过开口部23h而与沟道形成区27和主电极区28分别接触的、即电连接且机械连接的作为金属电极的发射极(第一主电极)30。
后续的晶片工艺与第一实施方式同样地进行，从而成为本发明的第二实施方式的半导体装置(沟槽栅型IGBT)的晶片工艺。
在此，在本发明的第二实施方式的半导体装置(沟槽栅型IGBT)的制造方法中，如图16和图17所示，将沟槽22内的导电层24分离分割成在沟槽22的侧壁隔着间隙对置的两个导电体(栅电极24a、沟槽内布线层24b)，用氧化膜23b填充这两个导电体之间的间隙，将沟槽22内的导电层24分割成两个导电体(栅电极24a、沟槽内布线层24b)，在这之后直到用氧化膜23b填充两个导电体之间的间隙为止的期间，是不实施用于形成沟道形成区27和主电极区28的两次离子注入的工艺。并且，在本发明的第二实施方式的半导体装置的制造方法中，在用氧化膜23b填充沟槽22内的两个导电体(栅电极24a、沟槽内布线层24b)之间的间隙后，即在沟槽22内被两个导电体(栅电极24a、沟槽内布线层24b)和氧化膜23b全部填满的状态下，实施用于形成沟道形成区27和主电极区28的两次离子注入。因此，在本发明的第二实施方式的半导体装置的制造方法中，与上述的第一实施方式的半导体装置的制造方法同样，在离子注入时，作为掩模使用的光致抗蚀剂不会进入到沟槽22内。
(其它实施方式)
在以上说明的本发明的第一实施方式和第二实施方式的半导体装置的制造方法中，对主电极区为n型而形成的npn型的沟槽栅型IGBT进行了说明。然而，本发明不限于此，例如，可以适用于主电极区(第一主电极区)为p型而形成的pnp型的沟槽栅型IGBT的制造。另外，可以适用于n沟道导电型和/或p沟道导电型的沟槽栅型MISFET的制造。
此外，也可以适用于耗尽型晶闸管(DMT)和/或场控晶闸管(FCT)等MOS复合器件。
另外，如果不形成半导体基板的背面侧的集电区，则作为其它绝缘栅型半导体装置的例子，也容易形成沟槽栅型MOSFET或沟槽栅型MOSSIT。
如上所述，根据本发明的第一实施方式和第二实施方式的半导体装置的制造方法，能够成为具有在沟槽内不残留光致抗蚀剂的工艺的半导体装置的制造方法。
另外，对于本发明的第一实施方式和第二实施方式的半导体装置的制造方法而言，由于在导入用于形成沟道形成区的杂质时均不使用光致抗蚀剂作为杂质的选择导入用掩模，所以与以往相比，能够降低光致抗蚀剂用的掩模(中间掩膜：Reticle)片数，能够实现低成本化。即，掩模片数的降低不仅能够降低掩模本身的制作成本，也能够减少用于形成使用了掩模的光致抗蚀剂图案的光致抗蚀剂的涂布、感光、显影和清洗·干燥这一系列的处理，因此能够大幅降低半导体装置的工艺成本。此外，能够降低由异物导致的不良发生率，能够提高半导体装置的成品率和可靠性。
另外，在本发明的第一实施方式和第二实施方式的半导体装置的制造方法中，对使用硅半导体基板作为半导体基板的情况进行了说明，但本发明不限于此，例如可以适用于使用碳化硅(SiC)和/或氮化镓(GaN)等半导体基板的沟槽栅型半导体装置的制造。
另外，在本发明的第一实施方式和第二实施方式的半导体装置的制造方法中，对使用掺杂多晶硅层作为导电层的情况进行了说明，但如上所述，本发明不限于此，也可以适用于使用例如铂(Pt)、钨、钼等高熔点金属层和/或硅化物层，或者硅化物层与掺杂多晶硅层的复合层作为导电层的沟槽栅型半导体装置。
产业上的可利用性
如上所述，本发明的半导体装置的制造方法具有在沟槽内不残留光致抗蚀剂的工艺，对在沟槽内具有两个导电体的半导体装置的制造方法有用。

Claims (6)

1.一种半导体装置的制造方法，其特征在于，包括：
从第一导电型的半导体基板的表面向深度方向形成沟槽的工序；
在所述沟槽内，以隔着第一绝缘膜填充所述沟槽的整个内部的方式形成导电层的工序；
在所述沟槽的内部，将所述导电层分割为相互对置的栅电极和沟槽内布线层，并用第二绝缘膜填充所述栅电极与所述沟槽内布线层之间的间隙的工序；
向所述半导体基板的整个表面导入第二导电型的杂质而形成第二导电型的沟道形成区的工序；以及
在作为所述沟道形成区的一部分的沿着所述沟槽的表面开口部并与该表面开口部相邻的区域，选择性地形成第一导电型的主电极区的工序，
在所述沟槽的内部分割所述导电层时，将氧化膜用作蚀刻掩模，
在所述氧化膜的表面上也形成所述第二绝缘膜。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，形成所述沟道形成区的工序在将所述导电层分离之前实施。
3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，形成所述沟道形成区的工序包括向所述半导体基板的整个表面注入第二导电型的杂质离子的工序。
4.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，形成所述主电极区的工序包括向所述沟道形成区选择性地注入第一导电型的杂质离子的工序。
5.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，所述导电层是添加了杂质的多晶硅层。
6.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，所述第一绝缘膜通过所述半导体基板的热氧化而制作，所述第二绝缘膜是HTO、有机硅化合物、PSG、BPSG中的任一个。
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