KR20120021240A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

트렌치 구조를 구비한 세로형 MOS 트랜지스터의 구동 능력을 향상시킨다.
트렌치 구조를 구비한 세로형 MOS 트랜지스터의 트렌치 홈으로부터 인출한 게이트 전극에 인접하여 후막 산화막을 형성하고, 그것을 제거함으로써 주위 평면보다 낮은 면 및 경사면을 형성한다. 이에 의해 소스 고농도 확산층 형성을 위한 이온 주입에 있어서 게이트 전극 바로 아래에 고농도 확산층을 형성하는 것이 가능해져, 소자의 일부에서 전류가 얻어지지 않는다는 문제를 해소하여, 고구동 능력화를 가능하게 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 발명은, 트렌치 구조를 구비한 세로형 MOS 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 전압 조정기, 전압 검출기로 대표되는 전원 IC에 있어서, 탑재되는 휴대 기기의 소형화나 다양화에 수반하여 칩 사이즈가 축소 및 출력 전류가 증가하는 경향이 있다. 그 전원 IC를 구성하는 소자 중에서도 전류를 흐르게 하기 위한 드라이버 소자가 칩 면적의 대부분을 점유하므로, 현재까지도, 트렌치 구조를 구비한 MOS 트랜지스터를 채용함으로써, 면적의 축소와 실효적인 채널 폭이 증대하는 것에 의한 고구동 능력화가 도모되어져 왔었다.
현재에도, 트렌치 구조를 구비한 반도체 장치 및 그 제조 방법에 관한 것으로, 예를 들면 특허 문헌 1 혹은 특허 문헌 2에 소개되어 있다.
종래의 트렌치 구조를 구비한 세로형 MOS 트랜지스터의 제조 방법에 대해, 도 3을 기초로 설명한다. 도 3은 제조 방법에 의거한 공정순 모식적 단면도 흐름이다.
우선, 도 3(A)에 나타낸 바와 같이, 제2 도전형 매입(埋入)층(21) 상에는, 제1 도전형 웰 확산층(22)(보디라고 불린다)이 형성되어 있고, 그 표면에는 열 산화막(23) 및 퇴적 산화막(24), 레지스트막(25)이 적층되어 있으며, 부분적으로 에칭되어 있다.
다음에 도 3(B)에 나타낸 바와 같이, 레지스트막(25)을 제거한 후, 상기 패터닝된 열 산화막(23) 및 퇴적 산화막(24)에 의해 적층된 하드 마스크를 이용하여 에칭에 의해 트렌치 홈(26)을 형성시킨다. 이어서, 도 3(C)에 나타낸 바와 같이, 하드 마스크로서 이용한 열 산화막(23) 및 퇴적 산화막(24)을 제거한 후, 트렌치 홈(26)의 형상 개선을 위해 희생 산화막(27)을 열 산화로 형성한다.
그 후, 도 3(D)에 나타낸 바와 같이, 희생 산화막(27)을 제거하고, 게이트 절연막(28)을 열 산화에 의해 형성하며, 또한, 불순물을 포함한 도핑된 다결정 실리콘막(29)을 퇴적한다.
다음에 도 3(E)에 나타낸 바와 같이, 레지스트막(31)을 이용하여 패터닝하고, 도핑된 다결정 실리콘막(29)을 오버 에치함으로써 게이트 전극(30)을 얻는다.
그 후, 도 3(F)에 나타낸 바와 같이 레지스트막(32)을 패터닝하여 소스 영역을 형성하기 위한 제2 도전형의 불순물 첨가를 행하고, 이어서, 도 3(G)에 나타낸 바와 같이 새롭게 레지스트막(33)을 패터닝하여 기판 전위 영역을 형성하기 위한 제1 도전형의 불순물 첨가를 행한다.
그 후, 도 3(H)에 나타낸 바와 같이, 열 처리로, 제2 도전형 소스 고농도 확산층(34) 및 제1 도전형 기판 전위 고농도 확산층(35)을 형성시킨다. 이어서, 층간 절연막(36)을 퇴적시킨 후, 게이트 전극(30), 제2 도전형 소스 고농도 확산층(34) 및 제1 도전형 기판 전위 고농도 확산층(35)의 전기적 접속을 취하기 위한 콘택트홀(37)을 형성하고, 텅스텐 등의 플러그를 매입하여, 소스 기판 전위 배선(39) 및 게이트 전위 배선(38)을 형성한다.
이에 의해, 제1 도전형 웰 확산층(22)에 형성된 트렌치 홈(26)을 구비한, 세로 방향으로 동작하는 트렌치 구조를 구비한 세로형 MOS 트랜지스터의 소자 구조가 갖추어진다.
[특허 문헌 1] 일본국 특허공개 평10-32331호 공보 [특허 문헌 2] 일본국 특허공개 2008-34794호 공보
그러나, 상술한 종래의 반도체 장치의 제조 방법에서는, 트렌치 구조를 구비한 세로형 MOS 트랜지스터의 트렌치 홈으로부터 인출한 게이트 전극에 콘택트홀을 설치할 때, 게이트 전극 바로 아래의 기판에 고농도 확산층이 형성되지 않음으로써 소자의 일부에 있어서 전류가 얻어지지 않는다는 문제가 있었다.
본 발명은 이상과 같은 점에 주목한 반도체 장치의 제조 방법이다. 트렌치 구조를 구비한 세로형 MOS 트랜지스터의 트렌치 홈으로부터 인출한 게이트 전극에 인접하여 후막(厚膜) 산화막을 형성하고, 그것을 제거함으로써 주위 평면보다 낮은 면 및 경사면을 갖는 단차부를 형성한다. 이에 의해 소스 고농도 확산층 형성을 위한 이온 주입에 있어서 게이트 전극 바로 아래에 고농도 확산층을 형성하는 것이 가능해져, 소자의 일부에서 전류가 얻어지지 않는 문제를 해소하여 고구동 능력화를 한층 더 가능하게 할 수 있다.
상기 과제를 해결하기 위해, 본 발명의 반도체 장치 및 그 제조 방법은 다음의 구성을 취한다.
(1) 제1 도전형 반도체 기판 중에 제2 도전형 매입층을 갖는 제1 도전형 에피택셜 성장층의 일부에 제1 도전형 웰 확산층을 형성하여 반도체 기판으로 하고, 반도체 기판 표면으로부터 제2 도전형 매입층에 이르는 깊이로 형성된 트렌치 홈에 게이트 절연막을 통해 게이트 전극을 매입한 트렌치 구조를 구비하고, 제1 도전형 웰 확산층의 트렌치 구조 이외의 남겨진 섬부의 상부에 형성된 제2 도전형 소스 고농도 확산층 및 제1 도전형 기판 전위 확산층을 구비하고 표면 노출부에는 게이트 절연막을 통해 트렌치 구조로부터 게이트 전극을 인출하여 전기적 접속을 취하기 위한 콘택트홀을 설치하여 배선을 구비하며, 섬부의 상부에 형성된 제2 도전형 소스 고농도 확산층 및 제1 도전형 기판 전위 확산층을 공통으로 접촉하는 배선을 구비함으로써 트렌치 구조 측면을 채널로 하여 동작하는 세로형 MOS 트랜지스터에 있어서, 트렌치 홈으로부터 인출한 게이트 전극에 인접하여 후막 산화막을 형성하고 제거함으로써 주위 평면보다 낮고 또한 경사면을 갖는 단차부를 형성하여 게이트 전극 바로 아래에 제2 도전형 소스 고농도 확산층을 형성하는 것을 특징으로 한 반도체 장치로 한다.
(2) 상기 반도체 장치의 제조 방법으로서, 상기 후막 산화막은 STI(Shallow Trench Isolation)에 의해 형성되는 매입 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법으로 한다.
(3) 상기 반도체 장치의 제조 방법으로서, 게이트 전극 바로 아래에 형성하는 제2 도전형 소스 고농도 확산층의 형성 방법은 스핀 주입법 혹은 스텝 주입법으로 행하는 것을 특징으로 하는 반도체 장치의 제조 방법으로 한다.
(4) 상기 반도체 장치에 있어서, 제1 도전형 웰 확산층 중의 트렌치 구조의 형상은 격자형상 혹은 스트라이프형상인 것을 특징으로 하는 반도체 장치로 한다.
상술한 바와 같이, 본 발명은 트렌치 구조를 구비한 세로형 MOS 트랜지스터의 트렌치 홈으로부터 인출한 게이트 전극에 인접하여 후막 산화막을 형성하고, 그것을 제거함으로써 주위 평면보다 낮은 면 및 경사면을 갖는 단차부를 형성한다. 이에 의해 소스 고농도 확산층 형성을 위한 이온 주입에 있어서 게이트 전극 바로 아래에 고농도 확산층을 형성하는 것이 가능해져, 소자의 일부에서 전류가 얻어지지 않는 문제를 해소하여 고구동 능력화가 가능해진다. 또한, 게이트 전극 바로 아래에 소스 고농도 확산층을 형성하고자 할 때에 생기는, 게이트 전극의 일부의 폭을 축소시키는 것에 의한 AC 동작 시의 게이트 전극 임피던스의 증가 염려를 해소하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공한다.
도 1은, 본 발명의 실시예를 도시한 모식적 단면도에 의한 공정 흐름이다.
도 2는, 본 발명의 특징을 도시한 실시예의 특징적 평면도이다.
도 3은, 종래의 제조 방법을 도시한 모식적 단면도 흐름이다.
도 4는, 본 발명의 특징을 도시한 공정 단면도 흐름의 보충도이다.
이하, 본 발명을 실시하기 위한 형태를 도면에 의거하여 설명한다. 도 1은 본 발명의 반도체 장치의 제조 방법의 실시예를 도시한 모식적 단면도에 의한 흐름이다. 또한, 모식적 단면도에 의한 흐름에는, 도 2(B)에 나타낸, 본 발명의 반도체 장치의 제조 방법으로 얻어지는 소자 평면도의 B-B' 단면도를 이용하고 있다.
도 1(A)는, 트렌치 에칭을 위한 하드 마스크의 형성이 종료된 상태의 기판을 나타내고 있다. 기판은, 제1 도전형 반도체 기판(51)으로서, 예를 들면, P형 반도체 기판으로서 붕소를 첨가한 저항률 20Ωcm 내지 30Ωcm의 불순물 농도의 반도체 기판에, 제2 도전형 매입층(1)으로서, 예를 들면 1×1016atoms/cm3 내지 1×1018atoms/cm3 정도의 농도를 갖는 예를 들면 비소, 인, 안티몬 등의 불순물이 확산된 N형 매입층을 부분적으로 형성하고, 제1 도전형 에피택셜 성장층(52)을 예를 들면 수 μm 내지 수십 μm의 두께가 되도록 성장시킨 것이며, 또한 뒤에 트렌치 구조를 구비한 영역에는, 제1 도전형 웰 확산층(2)(보디라고 불린다)을, 예를 들면 1×1012atoms/cm2 내지 1×1013atoms/cm2의 도스량에 의해, 예를 들면 붕소 혹은 2불화붕소 등의 불순물을 이온 주입하여 형성한다. 상기의 제2 도전형 매입층(1)이 예를 들면 P형 매입층이면 붕소 등의 불순물을 상기의 농도가 되도록 불순물 첨가를 행한다. 반도체 기판(51), 매입층(1) 및 에피택셜 성장층(52)의 도전형은 본 발명의 본질과는 관계가 없다. 또한, 이하의 도면에서는 반도체 기판(51)과 제1 도전형의 에피택셜 성장층(52)을 생략하고 있다.
또한, 뒤에 트렌치 구조를 구비하는 영역의 제1 도전형 웰 확산층(2)의 표면 일부에, 본 발명의 특징의 하나인 후막 산화막(3)으로서, 예를 들면 수백 nm의 막두께를 갖는 소자 분리용의 STI(Shallow Trench Isolation)와 같은 매입 산화막을 구비해 둔다. 또한 트렌치 에칭을 위한 하드 마스크를 형성하기 위해, 제1 도전형 웰 확산층(2)의 표면에서는, 적층된, 막두께가 예를 들면 수십 nm 내지 수백 nm인 열 산화막(4) 및 막두께가 예를 들면 수백 nm 내지 1μm인 퇴적 산화막(5)이, 레지스트막(6)의 패턴을 이용하여, 에칭에 의해 제거되어 있으며, 개구부가 설치되어 있다. 이 때의 하드 마스크는, 뒤의 트렌치 에칭으로 충분한 내성이 얻어진다면 열 산화막 혹은 퇴적 산화막 어느 쪽의 단층 구조도 가능하다. 또한, 여기에서의 하드 마스크에는 레지스트막 혹은 질화막도 사용할 수 있으며, 문제는 없다.
다음에 도 1(B)에 나타낸 바와 같이, 레지스트막(6)을 제거한 후, 상기 패터닝된 열 산화막(4) 및 퇴적 산화막(5)으로 적층된 하드 마스크를 이용하여 에칭에 의해 트렌치 홈(7)을 형성시킨다. 트렌치 홈(7)의 깊이에 관해서는, 제2 도전형 매입층(1)에 이르는 것이 바람직하다. 또한, 트렌치 홈(7)의 평면형상에 관해서는, 도 2(B) 및 도 2(C)에 나타낸 바와 같이 격자형상이어도 스트라이프형상이어도 형성 가능하다. 따라서, 트렌치 홈이 형성되지 않는 영역은, 평면적으로는 섬형상으로 고립된 섬형상 영역이며, 주위가 트렌치 홈으로 둘러싸여져 있다.
이어서, 도 1(C)에 나타낸 바와 같이, 하드 마스크로서 이용한 열 산화막(4) 및 퇴적 산화막(5)을 제거한 후, 트렌치 홈(7)의 형상 개선을 위해 희생 산화막(8)을 예를 들면 막두께는 수 nm 내지 수십 nm의 열 산화로 형성한다. 그 후 도 1(D)에 나타낸 바와 같이, 희생 산화막(8)을 제거하는 것과 동일하게 하여 후막 산화막(3)을 제거한다. 이 때, 본 발명의 특징의 하나인, 후막 산화막(3)을 제거한 영역은 주위 평면보다 낮아지고 또한 경사면이 형성된 단차부가 된다. 이어서, 게이트 절연막(9), 예를 들면 막두께가 수백 Å 내지 수천 Å인 열 산화막을 형성한다. 또한 도핑된 다결정 실리콘막(10)을 바람직하게는 막두께가 100nm 내지 500nm가 되도록 퇴적하고, 트렌치 홈에 다결정 실리콘막(10)을 충전한다. 여기에서의 도핑된 다결정 실리콘막(10)의 도전형은 예를 들면 제1 도전형이어도 제2 도전형이어도 가능하다.
다음에 도 1(E)에 나타낸 바와 같이, 레지스트막(12)을 이용해 패터닝하여 도핑된 다결정 실리콘막(10)을 오버 에치하여 게이트 전극(11)을 얻는다. 이 때 본 발명의 특징의 하나인, 후막 산화막(3)을 제거한 영역에는 게이트 전극(11)이 피복되지 않도록 패터닝하여, 게이트 전극(11)의 단부가 후막 산화막(3)의 단부에 위치하도록 형성한다. 또한 여기에서 소자 평면도의 도 2를 이용하여 설명한다. 도 2(A), (B) 및 (C)는 모두 트렌치 구조를 구비한 세로형 MOS 트랜지스터를 기본 셀로 하고, 적어도 수백개 내지 수천개의 오더로 칩 내에 집적되어 있다.
도 2(A), (B) 및 (C)에 있어서 부호 C가 나타내는 것은 게이트 전극(11)과 전기적 접속을 취하기 위한 콘택트홀이다. 도 2(A)는 게이트 전극(11)을 도면 중 A 부분에서 폭을 가늘게 패터닝함으로써, 도 2(A) 중 D로 나타낸 바와 같이 뒤에 형성되는 제2 도전형 소스 고농도 확산층(15)을 형성하는 제조 방법을 나타내고 있다. 이 경우, 소자의 일부에 있어서 전류가 얻어지지 않는 문제는 상당히 해소되지만, 게이트 전극의 임피던스가 증가하는 것에 의한 AC 동작 시의 특성 열화가 염려된다. 임피던스를 저하시키기 위해, 게이트 전극(11)의 A 부분의 폭을 확장시키면, 게이트 전극(11)의 A 부분 바로 아래에는 제2 도전형 소스 고농도 확산층(15)이 형성되지 않으므로, 소자의 일부에서 전류가 얻어지지 않게 된다.
이에 반해, 도 2(B) 및 (C)의 평면도에 나타낸 본 발명의 반도체 장치에 있어서는, 상술한 후막 산화막(3)의 제거에 의해 형성된 주위 평면보다 낮은 면 및 경사면을 갖는 단차부를 게이트 전극(11)에 인접하여 형성함으로써, 게이트 전극(11) 바로 아래에 제2 도전형 소스 고농도 확산층(15)의 형성이 가능해져, 소자의 일부에서 전류가 얻어지지 않는 문제를 해소하여 고구동 능력화가 가능하며, 또한, 게이트 전극(11)의 일부의 폭을 축소하는 일은 없다.
그 후, 도 1(F)에 나타낸 바와 같이 레지스트막(13)을 패터닝하여 소스 영역을 형성하기 위한 제2 도전형의 불순물 첨가를 행한다. 불순물 첨가는 이온 주입법으로 행한다. 이 때, 도 4(A)에 나타낸 바와 같이, 주입되는 이온에 대해 반도체 기판을 경사시켜 스핀 주입 혹은 스텝 주입에 의해 행함으로써, 본 발명의 특징인 후막 산화막(3)의 제거에 의해 형성된 주위 평면보다 낮은 면 및 경사면을 갖는 단차부로부터 게이트 전극(11)의 하면에 이온 주입된다.
또한, 도 1(G)에 나타낸 바와 같이 레지스트막(13)을 제거한 후, 새롭게 레지스트막(14)을 패터닝하여 기판 전위 영역을 형성하기 위한 제1 도전형의 불순물 첨가를 행한다. 불순물 첨가는 이온 주입법을 이용하여 행한다. 도 1(F) 및 도 1(G)의 이온 주입에 있어서는, 도전형이 N형이면 예를 들면 비소 혹은 인을 바람직하게는 1×1015atoms/cm2 내지 1×1016atoms/cm2의 도스량에 의해 이온 주입한다. 한편, 도전형이 P형이면 붕소 혹은 2불화붕소를 바람직하게는 1×1015atoms/cm2 내지 1×1016atoms/cm2의 도스량에 의해 이온 주입한다.
또한, 여기에서의 소스 영역 및 기판 전위 영역으로의 불순물 첨가는, 트렌치 홈(7)을 구비하지 않는 동일 칩 내의 MOS 트랜지스터와 동일 조건으로 동시에 행하는 것이 가능하다.
그 후, 도 1(H)에 나타낸 바와 같이, 800℃~1000℃로 수시간 열 처리함으로써, 게이트 전극(11) 바로 아래에 제2 도전형 소스 고농도 확산층(15)이 형성된다. 또한, 상기 열 처리와 동일하게 하여, 제1 도전형 기판 전위 고농도 확산층(16)을 형성시킨다. 이에 의해, 제1 도전형 웰 확산층(2)에 형성된 트렌치 홈(7)을 구비하고, 세로 방향으로 동작하는 트렌치 구조를 구비한 세로형 MOS 트랜지스터의 소자 구조가 갖추어진다.
이어서, 층간 절연막(17), 예를 들면 막두께는 수백 nm 내지 1μm로 적층시킨 후, 게이트 전극(11), 제2 도전형 소스 고농도 확산층(15) 및 제1 도전형 기판 전위 고농도 확산층(16)의 전기적 접속을 취하기 위한 콘택트홀(18)을 형성하고, 텅스텐 등의 플러그를 매입하여, 소스 기판 전위 배선(19) 및 게이트 전위 배선(20)을 형성한다.
이상으로부터, 본 발명의 특징인, 트렌치 홈으로부터 인출한 게이트 전극에 인접하여 형성한 후막 산화막을 제거함으로써 주위 평면보다 낮은 면 및 경사면을 갖는 단차부를 형성하고, 소스 고농도 확산층을 이온 주입법에 의해 게이트 전극 바로 아래에 형성 가능한 것으로부터, 소자의 일부에서 전류가 얻어지지 않는 문제를 해소하여 고구동 능력화가 가능한 반도체 장치 및 그 제조 방법을 얻을 수 있다.
1, 21 : 제2 도전형 매입층
2, 22 : 제1 도전형 웰 확산층
3 : 후막 산화막
4, 8, 19, 23 : 열 산화막
5, 20 : 퇴적 산화막
6, 12, 13, 14 : 레지스트막
25, 31, 32, 33 : 레지스트막
7, 26 : 트렌치 홈
9, 28 : 게이트 절연막
10, 29 : 도핑된 다결정 실리콘막
11, 30 : 게이트 전극
15, 34 : 제2 도전형 소스 고농도 확산층
16, 35 : 제1 도전형 기판 전위 고농도 확산층
17, 36 : 층간 절연막
18, 37 : 콘택트홀
19, 39 : 소스 기판 전위 배선
20, 38 : 게이트 전위 배선
51 : 제1 도전형 반도체 기판
52 : 제1 도전형 에피택셜 성장층

Claims (4)

  1. 제1 도전형 반도체 기판과,
    상기 제1 도전형 반도체 기판 상에 제2 도전형 매입(埋入)층을 사이에 두고 설치된 제1 도전형 에피택셜 성장층과,
    상기 제2 도전형 매입층 상의 상기 제1 도전형 에피택셜 성장층의 일부에 형성된 제1 도전형 웰 확산층과,
    상기 제1 도전형 웰 확산층으로부터 상기 제2 도전형 매입층에 이르는 깊이가 되도록 형성된 격자형상 혹은 스트라이프형상의 서로 연결된 트렌치 홈과,
    상기 트렌치 홈의 표면에 형성된 게이트 절연막과 상기 게이트 절연막을 통해 상기 트렌치 홈을 충전하는 다결정 실리콘막의 게이트 전극과,
    제1 도전형 웰 확산층의 상기 트렌치 홈이 아닌 섬형상 영역의 표면의 상부에 형성된 제1의 제2 도전형 소스 고농도 확산층 및 제1 도전형 기판 전위 확산층과,
    상기 게이트 전극의 일변을 따라 상기 게이트 전극 상에 배치된 콘택트홀과,
    상기 게이트 전극의 상기 일변과 접하는 상기 제1 도전형 웰 확산층의 표면에 상기 게이트 전극의 상기 일변을 따라 설치된 주위 평면보다 낮은 면 및 경사면을 갖는 단차부에 설치된 제2의 제2 도전형 소스 고농도 확산층을 갖는, 반도체 장치.
  2. 제1 도전형 반도체 기판 중에 제2 도전형 매입층을 갖는 제1 도전형 에피택셜 성장층의 일부에 제1 도전형 웰 확산층이 형성된 기판과,
    상기 기판 표면으로부터 제2 도전형 매입층에 이르는 깊이가 되도록 형성된 트렌치 홈에 게이트 절연막을 통해 게이트 전극을 매입한 트렌치 구조와,
    제1 도전형 웰 확산층의 트렌치 구조 이외의 남겨진 섬형상 영역의 상부에 형성된 제2 도전형 소스 고농도 확산층 및 제1 도전형 기판 전위 확산층과,
    표면 노출부에 배치된 상기 게이트 절연막을 통해 상기 트렌치 구조로부터 상기 게이트 전극을 인출하여 전기적 접속을 취하기 위해 설치된 콘택트홀 및 배선과,
    상기 섬형상 영역의 상부에 형성된 상기 제2 도전형 소스 고농도 확산층 및 상기 제1 도전형 기판 전위 확산층을 공통으로 접촉하는 배선과,
    상기 트렌치 홈으로부터 인출한 상기 게이트 전극에 인접하여 배치된 주위 평면보다 낮은 면 및 경사면을 갖는 단차부에 형성된 상기 게이트 전극 바로 아래의 제2 도전형 소스 고농도 확산층을 갖는, 반도체 장치.
  3. 청구항 1에 기재된 반도체 장치의 제조 방법으로서,
    상기 단차부를 쉘로우 트렌치 아이솔레이션(STI)에 의한 매입 산화막인 후막(厚膜) 산화막을 에칭 제거함으로써 형성하는, 반도체 장치의 제조 방법.
  4. 청구항 1에 기재된 반도체 장치의 제조 방법으로서,
    스핀 주입법 혹은 스텝 주입법에 의한 이온 주입에 의해 상기 게이트 전극 바로 아래에 형성되는 상기 제2의 제2 도전형 소스 고농도 확산층의 형성을 행하는, 반도체 장치의 제조 방법.
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