KR950004842B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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KR950004842B1
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trench
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오스카 아단 알베르토
마사요시 호리따
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샤프 가부시끼가이샤
쓰지 하루오
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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도는 본 발명의 1실시예에 제조스텝을 표시하는 도.
제2도는 본 발명의 실시예에 의한 주부분의 구성을 설명하는 도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 15 : 절연층
9 : 상부게이트전극 17 : 금속막
16 : 컨택트홀
본 발명은 반도체장치를 제조하는 방법에 관한것이고, 특히 Double-gated MOS 트랜지스터를 제조하는 방법에 관한 것이다. MOS 트랜지스터는 그들의 저출력소산과 고밀도 집적화에 기인하는 집적회로(IC)에서의 구성부분으로 넓게 사용된다. 그러나, 몇몇의 문제가 다음점에서 야기된다.
1. 쇼트채널효과,
2. 역극성 MOSFFTS 간의 분리
제1문제를 해결하기 위해 매우 얕은 접합과 고채널접속이 요구된다. 이들은 브레이크 다운제한 때문에 실현되기가 매우 곤란하다. 역극성의 장치사이에 분리는 종래의 기술에서는 래치업(Lach-Up)에 의해 한정되어 있다. 결과로서, 장치사이의 분리는 장치스케일링을 한정한다.
본 발명은 제1산화층을 통한 반도체기판의 전표면상에 제1폴리실리콘을 적층하고(i), 거기에 트랜치를 형성하고 그리고 각 RKR보텀게이트전극과 절연막과 같이 잔류 제1폴리실리콘층과 제1산화층을 처리하도록 소자분리영역에서 제1폴리실리콘층과 제1산화층을 제거하고(ii), 트랜치를 포함하는 반도체기판의 전표면상에 에피택셜성장에 의해 모노크리스탈린 실리콘층을 형성하고(iii), 소자분리영역에서 모노크리스탈린 실리콘층을 제거하고, 제거부분을 포함하는 반도체기판의 전표면상에 제2산화층을 적층하고 그리고 소자분리영역에서만 소자분리막으로서 제2산화층을 남게하고 그리고 잔류 모노크리스탈린실리콘막상에 게이트 산화막과 상부 게이트전극을 형성하고, 그리고 잔존 모노크리스탈린 실리콘막상에 소스/드레인 영역을 형성하는 (V)스텝을 포함하는 반도체 장치를 제공하는 방법을 제공한다.
[실시예]
본 발명에 따라 모노크리스탈린실리콘층을 에피택셜기술로 트랜치를 완전하게 매설하도록 성장된다.
마지막에 표시하는 것과같이, 트랜지스터는 트랜치에 축막되는 CVD 산화막에 의해 서로 가로로 분리된다. 따라서 Double-gated MOS 트랜지스터의 특성은 개량될수가 있다. SiO2절연막과 보텀게이트전극은 영역(R)과 다른 영역에 형성된다. 따라서, 장치의 상부는 장치의 하부의 보텀게이트전극에 의해 반도체기판에서 분리된다.
이리하여, 소음저항 Double-gated MOS 박막트랜지스터(DFTFT)와 새로운 분리 그리고 에피택셜성장프로세스는 종래기술의 한계를 제거하는 CMOS 프로세스를 실현하는 것이 제안되었다. 횡방향 선택 에피택셜성장을 사용하는 Double-gate의 구성을 위해,
(i) 트랜지스터는 보텀게이트전극의 절연효과에 의해 기판에서 분리될 수 있고,
(ii) 트랜지스터간의 분리는 트랜치에 의해 실행될수가 있고,
(iii)트랜지스터의 특성은 Double-gated 접속에 의해 향상될 수가 있다.
본 발명의 바람직한 실시예는 도면을 참조하여 더윽 상세히 설명된다. 본 발명은 다음 실시예에 제한되지 않는다. 제조방법을 이하 설명한다.
제1도는 Double-gated CMOS 장치를 형성하는 스텝을 표시한다.
제1(a)도에 표시된것과 같이 1000Å의 두께를 가지는 SiO2막(제1산화막) 2는 실리콘기판(1)에서 보텀게이트전극을 분리하도록 실리콘기판(1)상에 형성된다. 1000Å의 두께를 가지는 폴리실리콘층(3)은 SiO2막 2상에 보텀게이트전극으로서 적층된다.
그리고, 약 200Å 열 SiO2층(100)은 폴리실리콘(3)상에 성장된다.
이리하여 소자분리영역(R)에서의 SiO2막 2와 폴리실리콘층(3)은 그영역(R)에서의 실리콘기판(1)이 노출되도록 포토에칭기술에 의해 패턴된다.
2000Å 의 깊이 T와 5000Å 의 개방지름 M을 가지는 트랜치(4)는 실리콘기판/상영역(R)에 형성된다.
SiO2절연막 2a와 보텀게이트전극 3a는 영역(R)(제1(b)도참조)과 다른 영역에 형성된다.
그 후에, 100Å의 두께 C를 가지는 SiO2산화막(20)이 트랜치(4)를 포함하는 실리콘기판(1)의 전표면상에 열산화에 의해 형성된다.
그리고나서, 트랜치(4)의 측면부상에 형성되는 열산화막(20)은 남도록 만들어진다.
1000Å의 두께 D를 가지는 모노크리스태린실리콘층(5)은 에피택셜기술(제1(c)도 참조)로 트랜치(4)를 완전하게 매설하기 위해 SiO2박막(20)과 트랜치(4)를 포함하는 실리콘기판(1)의 전표면에 성장된다.
모토크리스태린실리콘층(5)은 CMOS 장치보디(BODY)를 형성한다. 그리고나서, 포토레지스터마스트를 사용하여, 모토크리스태린실리콘층(5)은 모토크리스태린실리콘막(5a)을 형성하도록 장치간의 소자분리영역에서 부식된다. 3000Å 의 깊이(E)를 가지는 트랜치(24)는 재차 형성된다.
이 경우에 에칭이 실리콘기판(1)의 표면(1a)가 노출될때 까지 실행된다.
그후, 100Å 의 두께F를 가지는 SiO2열산화막(7)은 트랜치(24)를 포함하는 실리콘기판(1)의 전표면상에 열산화에 의해 형성된다.
3000Å 의 두께 G를 가지는 SiO2CVD산화막(6)은 CVD산화막(제1(d)도 참조)을 사용하는 용착, 리플로 그리고 에치백 기술에 의해 영역(R)에서 소자분리막으로 형성된다.
따라서 디바이스분리는 실행된다. 그 경우에는 소자분리막(6)은 트랜치(34)를 매설한다. 결과로서, 트랜지스터는 트랜치(24)에 충만되는 CVD산화막(6)에 의해 화살표 A의 방향으로 서로횡방향으로 분리된다.
장치의 하부는 보텀게이트 폴리실리콘전극(3a)에 의해 서로 분리된다.
제2도에 표시된것과 같이 접점윈도(8)는 이후 형성되는 상부게이트 폴리실리콘전극과 보텀게이트 폴리실리콘전극(3a)사이에 스택으로서 형성된다.
제1(e)도에 표시된 것과 같이, 2000Å의 두께 H를 가지는 폴리실리콘층은 소자분리막(6)을 포함하는 실리콘기판(1)의 전표면상에 상부게이트 전극으로서 적층된다. 그리고나서, 폴리실리콘층은 패턴된다.
따라서 상부게이트 폴리실리콘 전극 9와 14는 SiO2막 7을 통하여 잔류하느 ㄴ모노크리스태린 실리콘막(5a)상에만 남는다. 그리고나서, 이온이 포토레지스트마스트(표시되지 않음)를 사용하는 알려진 이온주입에 의해 상부게이트전극 9와 14을 포함하는 실리콘기판(1)의 전표면상에 선택적으로 도프된다.
따라서 MOS트랜지스터 10과 PMOS트랜지스터(11)(제1(e)도 참조)의 소스와 드레인 12와 13이 각각 형성된다. 제1(f)도에 표시된 것과 같이 5000Å의 두께 1를 가지는 절연층(15)은 상부게이트전극 9와 14를 포함하는 실리콘기판(1)의 전표면상에 적층된다. 콘택트홀(16)은 절연층(15)상에 형성된다. 4000Å두께 J를 가지는 금속층은 콘택트홀(16)을 포함하는 실리콘기판(1)의 전표면상에 적층된다.
이리하여 그 금속층은 금속막(17)을 형성하기 위해 패턴된다. 따라서 디바이스 상호접속이 형성된다. 이리하여 제2도에 표시된 Double-gated CMOS 인버터가 생산될 수가 있다.
본 실시예에 따라 모노크리스태린실리콘층(5)는 제1(c) 에 표시된 것과같이 에피택셜기술에 의해 트랜치(4)를 완전하게 매설하도록 성장된다.
최종적으로, 트랜지스터 10과 11은 제1(f)도에 표시된 것과같이 트랜치(24)에 충만되는 CVD산화막(6)에 의해 화살표 A의 방향으로 서로 횡방향으로 분리된다.
따라서 Double-gated MOS 트랜지스트의 특성을 개량될 수 있다. SiO2절연막(2a)와 보텀게이트 전극(3a)는 영역(R)(제1(b)도참조)과 다른 영역에 형성된다. 따라서 장치의 상부활성소자는 장치의 하부에서 보텀게이트 전극 (3a)에 의해 실리콘기판(1)에서 분리된다. 이리하여 소음저항은 향상될 수 있다.
종래의 CMOS 기술에서는 트랜지스터는 실리콘기판내에 형성되고 그리고 PN 접합(웰)과 두꺼운 산화막(LOCOS 막)에 의해 분리된다. 이러한 기술은 래치-업, 얕은 접합형성, 그리고 브레이크다운에 의해 적층된다.
본 발명의 신규성 제조방법에 따라 Double-gated CMOS 장치를 실현되게 할수 잇다. 따라서 다음효과를 얻을 수 있다.
(i) Double-gated CMOS 박막트랜지스터는 다음점에서 Single-gated 장치보다 뛰어나다.
1. 구동전류는 향상될 수 있고,
2. 고 펀치수로 전압저항을 얻을 수 있고,
3. 쇼트채널열화영향이 축소되고,
(ii) 본 발명의 보텀게이트전극이 기판 소음에 이 구조저항을 만들고, 각 활성소자를 절연하기 위해 장치밑에 제공된다.
(iii)트랜지스터는 최소사이즈트랜치의 소자분리막(예를들면, (CVD 산화막)을 가진다. 따라서 래치-업이 축소되고 그리고 패킹밀도는 증가 될수가 있다.

Claims (2)

  1. (i) 제1산화층을 통하여 반도체기판의 전표면상에 제1폴리실리콘층을 적층하고, (ii)거기에 트랜치를 형성하고 그리고 보텀게이트전극과 절연막으로 각각 잔여 제1폴리실리콘층과 제1산화층을 처리하도록 소자분리영역에서 제1폴리 실리콘층과 제1산화층을 제거하고, (iii) 트랜치를 포함하는 반도체기판의 전표면상에 에피택셜성장으로 모노크리스태린실리콘층을 형성하고, (iv)소자분리영역에서 모노크리스태린실리콘층을 제거하고 제거부분을 포함하는 반도체기판의 전표면상에 제2산화층을 적층하고, 그리고 소자분리영역에서만 소자분리막으로 제2산화층을 남게하고, (V)잔류모노크리스태린 실리콘막상에 게이트산화막과 상부게이트전극을 형성하고, 그리고 잔류모노크리스태린 실리콘막상에 소스/드레인영역을 형성하는 스텝을 포함하는 반도체장치 제조방법.
  2. 제1항에 있어서, 절연막은 SiO2막인 반도체장치 제조방법.
KR1019910014768A 1990-08-27 1991-08-26 반도체장치의 제조방법 KR950004842B1 (ko)

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