JP2003158178A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2003158178A JP2001357529A JP2001357529A JP2003158178A JP 2003158178 A JP2003158178 A JP 2003158178A JP 2001357529 A JP2001357529 A JP 2001357529A JP 2001357529 A JP2001357529 A JP 2001357529A JP 2003158178 A JP2003158178 A JP 2003158178A
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貴志 中島
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Abstract

(57)【要約】 【課題】 リーク電流が抑制される半導体装置とその製
造方法を提供する。 【解決手段】 Ｐ−型シリコン基板１上にＮ−型エピタ
キシャル層３が形成されている。Ｎ−型エピタキシャル
層３を貫通しＰ−型シリコン基板１の所定の深さにまで
達する溝６ａ、６ｂが形成されている。溝６ａ、６ｂの
側壁上に熱酸化膜９ａ、９ｂが形成されている。溝６
ａ、６ｂを埋め込むように埋め込みポリシリコン１０
ａ、１０ｂが形成されている。熱酸化膜９ａ、９ｂは溝
６ａ、６ｂの底から開口端にわたり、Ｎ−型エピタキシ
ャル層３ａ〜３ｃにストレスを与えないようなほぼ一定
の膜厚をもって形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、分離のための溝を有する半導
体装置とその製造方法に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタ、抵抗、また
は、容量等の所定の素子を半導体集積回路（以下、「Ｉ
Ｃ」と記す。）に複数個搭載する際に、素子同士を電気
的に分離する分離構造が各種適用されている。最も広く
適用されている分離構造はＰＮ接合に基づく分離構造で
ある。
【０００３】この分離構造では、素子が形成される領域
（素子形成領域）と、その領域の導電型と反対の導電型
の分離領域との間でＰＮ接合が形成されることになる。
そして、このＰＮ接合を逆バイアスすることで、隣り合
う素子形成領域が互いに電気的に分離される。
【０００４】バイポーラＩＣでは、Ｐ−型半導体基板上
にＮ−型エピタキシャル層が成長される。この場合に分
離領域を形成するためには、Ｐ型拡散層をＮ−型エピタ
キシャル層の膜厚分だけ深さ方向に拡散させる必要があ
る。このとき、Ｐ型拡散層は、ほぼＮ−型エピタキシャ
ル層の膜厚と同じ程度に横方向にも広がることになる。
【０００５】そのため、素子形成領域と分離領域との距
離はその横方向への広がり分を考慮して余分に確保され
なければならない。特に、高耐圧のトランジスタではＮ
−型エピタキシャル層を厚くする必要があることから、
分離領域は横方向へより広がりることになって、素子形
成領域と分離領域を含む半導体装置の面積が大きくなる
ことになる。
【０００６】この欠点を克服するため、近年ではトレン
チ分離構造が実用化されている。トレンチ分離構造で
は、Ｎ−型エピタキシャル層を貫通しＰ−型半導体基板
基板の所定の深さにまで達する深い溝が形成され、この
溝に絶縁体が埋め込まれる。したがって、トレンチ分離
構造では、ＰＮ接合に基づく分離構造の場合のような横
方向への広がりはなく、トレンチ分離領域はほぼ所定の
寸法をもって形成されて、半導体装置の集積密度を大幅
に向上することができる。
【０００７】以下、従来の半導体装置の製造方法とし
て、ＮＰＮ型バイポーラトランジスタを有するトレンチ
分離構造のバイポーラＩＣの製造方法について説明す
る。
【０００８】まず、図６０に示すように、Ｐ−型シリコ
ン基板１０１にＮ＋型埋込層１０２を形成する。次に、
エピタキシャル成長法によりＮ−型エピタキシャル層を
形成する。所定の写真製版および加工を施すことによ
り、Ｎ−型エピタキシャル層を貫通し、Ｐ−型シリコン
基板１０１の所定の深さにまで達する溝１０６ａ、１０
６ｂを形成する。これにより、Ｎ−型エピタキシャル層
１０３は、３つのＮ−型エピタキシャル層１０３ａ〜１
０３ｃの領域に分離される。
【０００９】次に、所定のウエットエッチングや洗浄処
理を施すことにより、溝１０６ａ、１０６ｂを形成する
際のエッチングにおいて生成した反応生成物を除去す
る。その後、溝１０６ａ、１０６ｂの表面上に犠牲酸化
膜となる熱酸化膜（図示せず）を形成する。
【００１０】次に、その熱酸化膜を通して加速電圧５０
ＫｅＶ、ドーズ量１×１０14／ｃｍ 2にてボロンを注入
することにより、溝１０６ａ、１０６ｂの底に位置する
Ｐ−型シリコン基板１０１の領域にチャネルカット層１
０８ａ、１０８ｂを形成する。その後、熱酸化膜をウエ
ットエッチングにて除去し、熱酸化膜１０９を形成す
る。
【００１１】次に、図６１に示すように、溝１０６ａ、
１０６ｂを埋込むように熱酸化膜１０９上にポリシリコ
ン膜１１０を形成する。次に、図６２に示すように、ポ
リシリコン膜１１０の全面にエッチングを施すことによ
り、溝１０６ａ、１０６ｂ内にのみポリシリコン膜１１
０を残して埋込ポリシリコン１１０ａ、１１０ｂを形成
する。
【００１２】次に、図６３に示すように、ウエットエッ
チングを施すことにより、Ｎ−型エピタキシャル層１０
３ａ〜１０３ｃ上に位置する熱酸化膜１０９を除去し
て、熱酸化膜１０９を溝１０６ａ、１０６ｂの内部にの
み残す。このとき、溝１０６ａ、１０６ｂの開口端付近
の側壁上に位置する熱酸化膜１０９の部分にもエッチン
グが施されて、溝１０６ａ、１０６ｂの開口端付近の側
壁に沿って窪み１１１ａ〜１１１ｄが形成されることに
なる。
【００１３】次に、図６４に示すように、熱酸化処理を
施すことにより、Ｎ−型エピタキシャル層１０３ａ〜１
０３ｃ上に熱酸化膜１１２を形成する。この熱酸化処理
により、露出している埋込ポリシリコン１１０ａ、１１
０ｂの表面も酸化される。
【００１４】このため、溝１０６ａ、１０６ｂの上部で
は、窪み１１１ａ〜１１１ｄに露出している埋込ポリシ
リコン１１０ａ、１１０ｂとＮ−型エピタキシャル層１
０３ａ〜１０３ｃの表面も酸化されて、埋込ポリシリコ
ン１１０ａ、１１０ｂとＮ−型エピタキシャル層１０３
ａ〜１０３ｃとの間においてより厚い酸化膜１０９ａ、
１０９ｂが形成されることになる。そして、熱酸化膜１
１２には厚い酸化膜１０９ａ、１０９ｂが形成されるこ
とによって、窪み１１３ａ〜１１３ｄが形成されること
になる。
【００１５】次に、図６５に示すように、所定のガス拡
散法により、コレクタ引出層１１４およびベース引出層
１１６をそれぞれ形成する。その後、熱酸化膜１１２を
除去し、新たに熱酸化膜１１８を形成する。このとき、
熱酸化膜１１２のエッチングが必要以上に施されると窪
み１１３ａ〜１１３ｄが広がることになって、熱酸化膜
１１８を形成する際の熱酸化において、この窪み１１３
ａ〜１１３ｄの部分により厚い熱酸化膜が形成されるこ
とになる。
【００１６】次に、図６６に示すように、Ｎ−型エピタ
キシャル層１０３ｂにイオン注入法によって、たとえば
ボロンイオンを注入することによりベース拡散層１２１
を形成する。このとき、熱処理によりボロンを拡散する
（ボロンドライブ）際に熱酸化処理も施すことで、熱酸
化膜１１８の膜厚はより厚くなる。
【００１７】次に、図６７に示すように、Ｎ−型エピタ
キシャル層１０３ｂにエミッタ拡散層１２４ａとコレク
タ拡散層１２４ｂを形成する。その後、たとえばＴｉＳ
ｉ2などの金属シリサイド１２７ａ〜１２７ｃ、ＴｉＮ
などのバリアメタル１２８ａ〜１２８ｃ、ＡｌＣｕなど
の金属配線１２９ａ〜１２９ｃを形成する。これによ
り、ＮＰＮトランジスタＴが完成する。
【００１８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法では、次のような問題点
があることがわかった。すなわち、Ｎ−型エピタキシャ
ル層１０３ａとＮ−型エピタキシャル層１０３ｂとの
間、あるいはエピタキシャル層１０３ｂとＮ−型エピタ
キシャル層１０３ｃとの間にそれぞれ所定の電圧を印加
したところ、比較的大きなリーク電流が発生しているこ
とがわかり、それぞれのＮ−型エピタキシャル層１０３
ａ〜１０３ｃに形成される素子を十分に電気的に分離す
ることができないことが判明した。
【００１９】本発明は、上記問題点を解決するためにな
されたものであり、１つの目的はリーク電流が抑制され
る半導体装置を提供することであり、他の目的はそのよ
うな半導体装置の製造方法を提供することである。
【００２０】
【課題を解決するための手段】発明者らは、リーク電流
の原因を調査するための実験を繰返したところ、分離の
ための溝１０６ａ、１０６ｂの開口端付近の側壁部分に
形成される窪み１１３ａ〜１１３ｄが大きくなるのを抑
え、その部分における熱酸化膜の膜厚が厚くなるのを抑
制することでリーク電流を大幅に低減することができる
ことをつきとめた。
【００２１】そして、発明者らは、溝の開口端付近の側
壁に沿って位置する窪み１１３ａ〜１１３ｄに形成され
る比較的厚いシリコン酸化膜が、Ｎ−型エピタキシャル
層１１３ａ〜１１３ｃに局部的にストレスを与えている
ことがリーク電流の原因になっているものと考えた。
【００２２】以下、発明に係る半導体装置とその製造方
法の構成について記載する。本発明の１つの局面におけ
る半導体装置は、主表面を有する第１導電型の半導体基
板と第２導電型層と溝部と絶縁膜と埋め込み半導体領域
とを備えている。第２導電型層は、第１導電型の半導体
基板の主表面上に形成されている。溝部は、第２導電型
層を貫通して半導体基板の領域に達するように形成さ
れ、第２導電型層を一の素子形成領域と他の素子形成領
域とに分離する。絶縁膜は溝部の側壁上に形成されてい
る。埋め込み半導体領域は、溝部を埋めるように絶縁膜
上に形成されている。そして、絶縁膜は、溝部の底から
開口端にわたり第２導電型層にストレスを与えない略同
一の膜厚をもって形成されている。
【００２３】この構造によれば、溝部の側壁上に形成さ
れた絶縁膜が、溝部の底から開口端にわたり第２導電型
層にストレスを与えない略同一の膜厚をもって形成され
ていることで、第２導電型層に作用するストレスが抑制
される。その結果、一の素子形成領域と他の素子形成領
域との間に生じるリーク電流が低減されて、それぞれの
素子形成領域に形成される素子を電気的に分離すること
ができる。
【００２４】そのような絶縁膜は、具体的にはシリコン
酸化膜を含む。また、絶縁膜は、シリコン酸化膜と埋め
込み半導体領域との間に形成された酸化阻止膜を含むこ
とが好ましい。
【００２５】これにより、熱酸化処理を施す際にシリコ
ン酸化膜がより厚くなるのを抑制することができる。
【００２６】あるいは、絶縁膜は酸化阻止膜からなるも
のであってもよい。また、埋め込み半導体領域は溝部の
底において第１導電型の半導体基板の領域と電気的に接
続されていることが好ましい。
【００２７】この場合には、埋め込み半導体領域の上部
（コンタクト部）において半導体基板の電位を容易に確
保することができる。
【００２８】さらに、この場合には埋め込み半導体領域
は第１導電型の不純物を含んでいることが好ましい。
【００２９】これにより、埋め込み半導体領域の抵抗を
下げることができて、半導体基板の所定の電位を確保す
ることができる。
【００３０】具体的に、酸化阻止膜はシリコン窒化膜で
あることが好ましい。これにより、比較的容易に酸化を
抑制することができる。
【００３１】また、第２導電型層の上面、絶縁膜の上端
および埋め込み半導体領域の上面が略同一平面上にある
ことが好ましい。
【００３２】これにより、分離のための溝が形成された
領域の近傍における平坦性が向上して、その後の写真製
版および加工を精度よく行うことができる。
【００３３】本発明の他の局面における一の半導体装置
の製造方法は以下の工程を備えている。第１導電型の半
導体基板の主表面上に第２導電型層を形成する。第２導
電型層を一の素子形成領域と他の素子形成領域とに分け
るための溝部を形成する。その溝部内に露出した側壁上
を含む第２導電型層上に第１絶縁膜を形成する。溝部を
埋めるように第１絶縁膜上に半導体膜を形成する。溝部
内にその半導体膜を残して埋め込み半導体領域を形成す
る。第２導電型層の上面上に位置する第１絶縁膜に熱処
理を施すことにより、第１絶縁膜よりも厚い第２絶縁膜
を形成する。
【００３４】この製造方法によれば、溝部内に露出した
側壁上を含む第２導電型層上に形成された第１絶縁膜に
熱処理が施されることで、第２導電型層の上に位置する
第１絶縁膜を除去した後に第２絶縁膜を形成していた従
来の製造方法と比べると、溝部の開口端の側壁に沿って
窪みが形成されることはなく、この部分に位置する第１
絶縁膜の部分が熱処理によってさらに厚くなるのを抑制
することができる。これによって、溝部の底から開口端
にわたってほぼ同じ厚さの絶縁膜が形成されることにな
り、第２導電型層に作用するストレスが抑制される。そ
の結果、一の素子形成領域と他の素子形成領域との間に
生じるリーク電流が低減されて、それぞれの素子形成領
域に形成される素子を電気的に確実に分離することがで
きる半導体装置が得られる。
【００３５】また、第２絶縁膜を形成した後に、第２導
電型層において少なくとも所定の素子が形成される領域
部分の表面が露出するように、第２絶縁膜に加工を施す
工程と、露出した第２導電型層の部分を覆うように第２
導電型層上に第３絶縁膜を形成する工程とを備えている
ことが好ましい。
【００３６】このように第２絶縁膜に加工を施すような
場合であっても、少なくとも第２導電型層において所定
の素子が形成される領域部分の表面が露出するように加
工が施されることで、第１絶縁膜のうち溝部の側壁上部
に位置する第１絶縁膜の部分が加工によって除去されて
比較的大きな窪みができるようなことはないので、第２
絶縁膜を形成する際の熱処理やその後の熱処理によっ
て、この部分における第１絶縁膜がさらに厚くなること
を抑制することができる。
【００３７】また、埋め込み半導体領域を形成する工程
では、第１絶縁膜上に半導体膜が残るように半導体膜に
加工が施され、第２絶縁膜を形成する工程では、第１絶
縁膜上に残された半導体膜の部分を含めて熱処理が施さ
れることが好ましい。
【００３８】この場合には、第１絶縁膜上に半導体膜が
残るように半導体膜に加工が施されることで、溝部の側
壁上部に位置する第１絶縁膜の部分が除去されて比較的
大きな窪みができるようなことはないので、第２絶縁膜
を形成する際の熱処理やその後の熱処理に対して、溝部
の側壁上部に位置する第１絶縁膜の部分がさらに厚くな
ることを抑制することができる。
【００３９】さらに、埋め込み半導体領域を形成する工
程では、第２導電型層の上面上に位置する第１絶縁膜の
表面が露出するように半導体膜に加工が施され、第２絶
縁膜を形成する工程では、第１絶縁膜が露出した状態で
熱処理が施されることが好ましい。
【００４０】このように、第１絶縁膜の表面が露出する
ように半導体膜に加工が施されても、溝部の側壁上部に
位置する第１絶縁膜の部分が除去されて比較的大きな窪
みができるようなことはないので、第２絶縁膜を形成す
る際の熱処理やその後の熱処理に対して、溝部の側壁上
部に位置する第１絶縁膜の部分がさらに厚くなることが
抑制される。
【００４１】さらに、埋め込み半導体領域を形成する工
程では、半導体膜の加工は研磨によって行われることが
好ましい。
【００４２】これにより、埋め込み半導体領域の表面の
位置および第１絶縁膜の表面の位置を同一平面上に配置
させることができて、分離のための溝が形成された領域
の近傍における平坦性が向上し、その後の写真製版およ
び加工を精度よく行うことができる。
【００４３】本発明の他の局面における他の半導体装置
の製造方法は以下の工程を備えている。第１導電型の半
導体基板の主表面上に第２導電型層を形成する。第２導
電型層を一の素子形成領域と他の素子形成領域とに分け
るための溝部を形成する。溝部内に露出した側壁上に酸
化阻止膜を形成する。溝部を埋めるように酸化阻止膜上
に半導体膜を形成する。溝部内に半導体膜を残して埋め
込み半導体領域を形成する。熱処理を施すことにより、
第２導電型層上に絶縁膜を形成する。
【００４４】この製造方法によれば、溝部内に露出した
側壁上に酸化阻止膜が形成されることで、熱処理の際に
特に溝部の側壁上部における部分の酸化が阻止されて、
第２導電型層に作用するストレスが抑制される。その結
果、一の素子形成領域と他の素子形成領域との間に生じ
るリーク電流が低減されて、それぞれの素子形成領域に
形成される素子を電気的に確実に分離することができる
半導体装置が得られる。
【００４５】また、酸化阻止膜を形成した後半導体膜を
形成する前に、溝部の底に位置する半導体基板の領域を
露出する工程を備え、半導体膜を形成する工程では、半
導体膜は露出した半導体基板の領域に電気的に接続され
ることが好ましい。
【００４６】これにより、埋め込み半導体領域が溝部の
底において第１導電型の半導体基板の領域と電気的に接
続されて、埋め込み半導体領域の上部（コンタクト部）
において半導体基板の電位を容易に確保することができ
る。
【００４７】また、酸化阻止膜はシリコン窒化膜を含む
ことが好ましい。この場合には、比較的容易に酸化を抑
制することができる。
【００４８】
【発明の実施の形態】実施の形態１ 本発明の実施の形態１に係る半導体装置の製造方法とそ
の製造方法によって得られる半導体装置について説明す
る。まず、図１に示すように、Ｐ−型シリコン基板１上
にＮ＋型埋込層２を形成する。Ｎ＋型埋込層２は、ＮＰ
Ｎトランジスタにおけるコレクタの低抵抗部分となる。
このＮ＋型埋込層２の深さは約５μｍとなる。
【００４９】次に、エピタキシャル成長法によりＮ−型
エピタキシャル層３を形成する。エピタキシャル成長中
に、Ｎ＋型埋込層２が、Ｐ−型シリコン基板１よりも上
方に拡散する。このＮ−型エピタキシャル層３の膜厚は
約６μｍである。熱酸化法により、そのＮ−型エピタキ
シャル層３上に膜厚約０．５μｍの熱酸化膜４を形成す
る。その熱酸化膜４上に、ＣＶＤ（Chemical Vapor Dep
osition）法により膜厚約１μｍのシリコン酸化膜５を
形成する。
【００５０】その後、フォトレジスト（図示せず）を塗
布してパターニングを施すことにより、分離のための溝
が形成される領域上に位置するフォトレジストに開口部
を形成する。次に、フォトレジストマスクとして反応性
異方エッチングを施すことにより溝が形成される領域上
に位置するシリコン酸化膜５および熱酸化膜４の部分を
除去して、マスクとなるシリコン酸化膜５ａ〜５ｃ、４
ａ〜４ｃを形成する。（図２参照）その後フォトレジス
トを除去する。
【００５１】次に、図２に示すように、シリコン酸化膜
５ａ〜５ｃ、４ａ〜４ｃをマスクにして反応性異方エッ
チングを施すことにより、Ｎ−型エピタキシャル層３を
貫通しＰ−型シリコン基板１の所定の深さにまで達する
溝６ａ、６ｂを形成する。この溝６ａ、６ｂの深さは約
１５μｍである。
【００５２】この溝６ａ、６ｂが分離領域となって、Ｎ
−型エピタキシャル層３が３つのＮ−型エピタキシャル
層３ａ〜３ｃに分離される。なお、マスクとしてのシリ
コン酸化膜５ａ〜５ｃ、４ａ〜４ｃにおける開口部の側
壁部分は、溝６ａ、６ｂを形成する際のシリコンエッチ
ングによって、その側壁の表面から徐々にエッチングが
施されることになってテーパ状になる。その後、ウエッ
トエッチングや洗浄処理を施すことによって、溝６ａ、
６ｂを形成する際のシリコンエッチングにより生成した
反応生成物を除去する。
【００５３】次に、図３に示すように、熱酸化法により
膜厚約５０ｎｍの熱酸化膜７ａ、７ｂを形成する。この
熱酸化膜７ａ、７ｂはいわゆる犠牲酸化膜である。シリ
コンエッチングによって溝６ａ、６ｂの側壁や底のダメ
ージを受けたシリコン面を酸化し、その酸化された部分
が後で除去されることになる。
【００５４】次に、図４に示すように、シリコン酸化膜
５ａ〜５ｃ、４ａ〜４ｃをマスクとして、加速電圧５０
ＫｅＶ、ドーズ量１×１０14／ｃｍ2にてボロンを注入
することにより、溝６ａ、６ｂの底に位置するＰ−型シ
リコン基板１の領域にチャネルカット層８ａ、８ｂを形
成する。
【００５５】このチャネルカット層８ａ、８ｂは、Ｎ−
型エピタキシャル層３ａとＮ−型エピタキシャル層３ｂ
との間やＮ−型エピタキシャル層３ｂとＮ−型エピタキ
シャル層３ｃとの間にリーク電流のパスが形成されるの
を防止するために形成される。次に、ウエットエッチン
グを施すことにより、シリコン酸化膜５ａ〜５ｃ、４ａ
〜４ｃ、７ａ、７ｂを除去する。その後、熱酸化法によ
り膜厚約０．１μｍの熱酸化膜９を形成する。
【００５６】次に、図５に示すように、溝６ａ、６ｂを
埋め込むように熱酸化膜９上に膜厚約２μｍのポリシリ
コン膜１０を形成する。次に、図６に示すように、ポリ
シリコン膜１０の全面にエッチングを施すことにより、
溝６ａ、６ｂ内にポリシリコン膜を残して埋込ポリシリ
コン１０ａ、１０ｂを形成する。
【００５７】ポリシリコン膜１０の全面にエッチングを
施すことで、露出した熱酸化膜９にもエッチングが施さ
れることになって、Ｎ−型エピタキシャル層３ａ〜３ｃ
上に残る熱酸化膜９の膜厚（残膜厚）は約９０ｎｍとな
っている。しかしながら、Ｎ−型エピタキシャル層３ａ
〜３ｃの上面が露出することはない。
【００５８】なお、ポリシリコン膜においては、これに
所定の導電型の不純物が添加されていると、後の酸化処
理においてポリシリコン膜が酸化される量（膜厚）が、
不純物が添加されていないポリシリコン膜の場合に比べ
て増えることになる。このため、以下に説明するよう
に、溝６ａ、６ｂの側壁上部における熱酸化膜の膜厚が
厚くなるのを抑制してリーク電流を低減するには、ポリ
シリコン膜１０として不純物が添加されていないものを
適用することが好ましい。
【００５９】次に、図７に示すように、熱酸化処理を施
すことにより熱酸化膜９を厚くして熱酸化膜３１を形成
する。この熱酸化膜３１は、その膜厚が約０．６μｍと
なるように形成される。この熱酸化膜３１は、従来技術
における熱酸化膜１１２に相当する。
【００６０】次に、図８に示すように、ガス拡散法によ
りリンをコレクタ引出部１５に導入してコレクタ引出層
１４を形成する。熱処理によりリンを拡散（リンドライ
ブ）する際に熱酸化処理も施すことで、コレクタ引出部
１５に膜厚約０．４μｍの熱酸化膜が形成される。
【００６１】なお、リンのガス拡散は、たとえば温度約
１０００℃の拡散炉内にて、少量のＰＨ3ガス（〜１ｌ
／ｍｉｎ）、少量のＯ2ガス（〜１ｌ／ｍｉｎ）および
大量のＮ2ガス（〜５０ｌ／ｍｉｎ）を流しながら、た
とえば１０〜３０分間シリコン基板（ウェハ）に熱処理
を施すことで行なわれる。
【００６２】次に、図９に示すように、ガス拡散法によ
りボロンをベース引出部１３に導入し、ベース引出層１
６を形成する。熱処理によりボロンを拡散（ボロンドラ
イブ）する際に熱酸化処理も施すことで、ベース引出部
１７には熱酸化膜が形成される。
【００６３】なお、ボロンのガス拡散は、たとえば温度
約１０００℃の拡散炉内にて、少量のＢ2Ｈ6ガス（〜１
ｌ／ｍｉｎ）、少量のＯ2ガス（〜１ｌ／ｍｉｎ）およ
び大量のＮ2ガス（〜５０ｌ／ｍｉｎ）を流しながら、
たとえば１０〜３０分間シリコン基板（ウェハ）に熱処
理を施すことで行なわれる。
【００６４】次に、熱酸化膜３１の全面にエッチングを
施すことにより熱酸化膜３１を除去する。このとき、熱
酸化膜３１のエッチングを必要最小限に止め、溝６ａ、
６ｂの側壁上部の窪み３２ａ〜３２ｄが大きくならない
ように注意する必要がある。そのために、後の工程にお
いて形成されるベース拡散層２１上に位置する熱酸化膜
３１の部分を除去することができれば、他の領域に熱酸
化膜３１の残部があっても構わないようなエッチング条
件を採用する必要がある。
【００６５】具体的には、ベース拡散層２１の上に位置
する熱酸化膜３１の膜厚をあらかじめエッチング前に測
定しておき、その膜厚とエッチングレートから熱酸化膜
３１を除去するのに必要なエッチング時間を求めて、こ
のベース拡散層２１上に位置する熱酸化膜３１が起こら
ないようにエッチングを施し、オーバーエッチングを極
力減らすことになる。
【００６６】その後、図１０に示すように、熱酸化処理
を施すことにより膜厚約０．１μｍの熱酸化膜３３を形
成する。次に、図１１に示すように、熱酸化膜３３上に
所定のフォトレジスト１９を形成する。そのフォトレジ
スト１９をマスクとしてボロンを注入することによりＮ
−型エピタキシャル層３ｂの表面にボロンイオンを導入
する。
【００６７】その後、フォトレジスト１９を除去し、熱
処理によりボロンを拡散（ボロンドライブ）することで
ベース拡散層２１が、図１２に示すように形成される。
次に、図１３に示すように、熱酸化膜３３上にフォトレ
ジスト２２を形成する。そのフォトレジスト２２をマス
クとして所定の異方性エッチングを施すことにより、エ
ミッタ領域およびコレクタ領域となる領域上の熱酸化膜
３３を除去して開口部３３ａ、３３ｂをそれぞれ形成す
る。
【００６８】次に、砒素イオン２３を注入することによ
りＮ−型エピタキシャル層３ｂの表面に砒素イオンを導
入する。その後、フォトレジスト２２を除去する。そし
て、熱処理により砒素を拡散（砒素ドライブ）すること
により、図１４に示すように、エミッタ拡散層２４ａお
よびコレクタコンタクト層２４ｂが形成される。
【００６９】その後、ＣＶＤ法により熱酸化膜３３上に
シリコン酸化膜２５を形成する。そのシリコン酸化膜２
５および熱酸化膜３３に所定の写真製版およびエッチン
グを施すことにより、エミッタコンタクトホール２６
ａ、ベースコンタクトホール２６ｂ、コレクタコンタク
トホール２６ｃをそれぞれ形成する。
【００７０】次に、図１５に示すように、ＴｉＳｉ2な
どの金属シリサイド２７ａ〜２７ｃ、ＴｉＮなどのバリ
アメタル２８ａ〜２８ｃ、ＡｌＣｕなどの金属配線２９
ａ〜２９ｃを形成することにより、ＮＰＮトランジスタ
Ｔが完成する。
【００７１】従来の半導体装置の製造方法では、図６３
に示す工程においてＮ−型エピタキシャル層１０３ａ〜
１０３ｃ上に位置する熱酸化膜１０９がエッチングによ
り除去されたのに対して、上述した製造方法では、図６
から図７に示す工程において、Ｎ−型エピタキシャル層
３ａ〜３ｃ上に位置する熱酸化膜９にエッチングは全く
施されない。
【００７２】これにより、図６に示す工程では、溝部６
ａ、６ｂの開口端付近の側壁に沿って、図６３に示され
るような窪み１１１ａ〜１１１ｄが形成されることがな
くなる。そのため、次の図７に示す工程において熱酸化
膜３１を形成する際に施される熱酸化処理の際に、従来
の製造方法のように窪み１１１ａ〜１１１ｄに露出した
Ｎ−型エピタキシャル層１０３ａ〜１０３ｃの部分と埋
め込みポリシリコン１１０ａ、１１０ｂの部分が酸化さ
れてしまって、溝１０６ａ、１０６ｂの開口端付近の側
壁上に位置する熱酸化膜１０９ａ、１０９ｂの部分が厚
くなることが抑制される。
【００７３】したがって、溝６ａ、６ｂの開口端付近の
側壁上に位置する熱酸化膜３１に形成される窪み３２ａ
〜３２ｄは、従来の製造方法と比べるとより小さいもの
となる。
【００７４】そして、この半導体装置の製造方法では、
さらに図９に示す工程の直後において、ベース拡散層２
１上に位置する熱酸化膜３１の部分が除去できるような
必要最小限のエッチングが熱酸化膜３１に施され、その
後図１０に示す工程において、熱酸化膜３３を形成する
ための熱処理が施される。
【００７５】これにより、熱酸化膜３１に形成された窪
み３２ａ〜３２ｄに過度のエッチングが施されることが
なくなって、窪み３２ａ〜３２ｄが大きくなるのが抑制
される。窪み３２ａ〜３２ｄが大きくなるのが抑制され
ることで、熱酸化膜３３に形成される窪み３２ａ〜３２
ｄも小さいものとなる。
【００７６】このように、本半導体装置の製造方法で
は、Ｎ−型エピタキシャル層３ａ〜３ｃ上に位置する熱
酸化膜９にはエッチングが全く施されず、溝６ａ、６ｂ
の開口端付近の側壁に沿って、大きな窪みが形成される
ことが抑制される。
【００７７】これにより、熱酸化膜３１を形成する際に
開口端付近の側壁上に位置する熱酸化膜９ａ、９ｂの部
分が厚くなることが抑制されて、この側壁の上に位置す
る熱酸化膜３１の部分に生じる窪み３２ａ〜３２ｄもよ
り小さいものとなる。
【００７８】さらに、所定の必要最小限のエッチングが
熱酸化膜３１に施されることで、窪み３２ａ〜３２ｄが
大きくなることが抑制されて、その後形成される熱酸化
膜３３に生じる窪み３２ａ〜３２ｄも小さいものとな
る。
【００７９】これにより、完成した半導体装置において
は、熱酸化膜９ａ、９ｂは溝６ａ、６ｂの底から開口端
にわたり実質的に同じ膜厚をもって形成されていること
になる。
【００８０】このようにして形成された半導体装置と従
来の半導体装置とで、リーク電流の評価を行った。その
結果を図１６および図１７に示す。図１６には、溝６ａ
によって電気的に分離されたＮ−型エピタキシャル層３
ａとＮ−型エピタキシャル層３ｂとの間に電圧ＶCCを印
加した場合におけるリーク電流ＩCCの経路（矢印）が示
されている。従来の半導体装置では、図１６に示すよう
に、溝６ａの開口端付近に位置するＮ−型エピタキシャ
ル層３ａの部分を流れるリーク電流の成分Ｌが認められ
ていた。
【００８１】これに対して、本製造方法によって得られ
た半導体装置では、図１５のＢに示すように、溝６ａの
開口端付近の側壁上に位置する熱酸化膜の膜厚が厚くな
ることが抑制されている。そのため、この部分における
Ｎ−型エピタキシャル層３ａのストレスが緩和される。
【００８２】その結果、開口端付近のＮ−型エピタキシ
ャル層を流れる当該リーク電流の成分Ｌが減少し、図１
７に示すように、同じ印加電圧ＶCCに対して本半導体装
置では、従来の半導体装置よりもリーク電流ＩCCが低減
していることがわかった。
【００８３】このことから、本半導体装置では、熱酸化
膜９ａ、９ｂは溝６ａ、６ｂの底から開口端にわたり、
Ｎ−型エピタキシャル層３ａ〜３ｃにストレスを与えな
いようなほぼ一定の膜厚をもって形成されていると考え
られる。
【００８４】実施の形態２ 本発明の実施の形態２に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図１８に示す工程までは、実施の形態１に
おいて説明した図１から図６に示す工程と同様である。
この図１８に示す工程において、熱酸化膜９の膜厚は約
９０ｎｍとなっている。
【００８５】次に、図１９に示すように、熱酸化膜９上
にフォトレジスト４１を形成する。そのフォトレジスト
４１をマスクとして、リンイオン４２をコレクタ引出部
４３に導入する。リンを拡散（リンドライブ）するため
の熱処理を施すことにより、コレクタ引出層を形成す
る。なお、このリンドライブのための熱処理では酸化が
行なわれない条件で行われることが望ましい。これによ
り、図２０に示すようにコレクタ引出層４３が形成され
る。
【００８６】次に、図２１に示すように、熱酸化膜９上
にフォトレジスト４４を形成する。そのフォトレジスト
４４をマスクとして、ボロンイオン４５をベース引出部
４６に導入する。ボロンを拡散（ボロンドライブ）する
ための熱処理を施すことにより、図２２に示すように、
ベース引出層４６が形成される。なお、ボロンドライブ
のための熱処理では酸化が行われない条件で行なうこと
が好ましい。
【００８７】なお、コレクタ引出層４３とベース引出層
４６をイオン注入法により形成したのは、熱酸化膜９が
比較的薄く、ガス拡散法における拡散マスクとして熱酸
化膜９を適用することができないからである。
【００８８】次に、図２３に示すように、熱酸化処理を
施すことにより熱酸化膜９を厚くして熱酸化膜４８を形
成する。この熱酸化膜４８の厚さは約０．１μｍであ
る。この図２３に示す工程は、実施の形態１において説
明した図１０に示す工程に対応している。
【００８９】その後、実施の形態１において説明した図
１１に示す工程と図１２に示す工程を施すことで図２４
に示す構造が得られる。さらにその後、実施の形態１に
おいて説明した図１３に示す工程から図１５に示す工程
と同様の工程を経ることで、図２５に示すようにＮＰＮ
トランジスタＴが完成する。
【００９０】上述した半導体装置の製造方法では、実施
の形態１において説明したように、Ｎ−型エピタキシャ
ル層３ａ〜３ｃ上に位置する熱酸化膜９にはエッチング
が全く施されないことで、熱酸化膜３１を形成する際に
溝６ａ、６ｂの開口端付近の側壁上に位置する熱酸化膜
９ａ、９ｂの部分が厚くなることが抑制される。
【００９１】さらに、上述した製造方法では、実施の形
態１において説明した図９に示す工程と図１０に示す工
程の間に行なわれる熱酸化膜３１のエッチングに対応す
るエッチングが施されることなく、図２４に示す工程に
おいて熱酸化膜４８にさらに熱酸化処理が施されて熱酸
化膜４８がより厚く形成される。
【００９２】これにより、実施の形態１の場合よりも、
溝６ａ、６ｂの開口端付近の側壁上に位置する熱酸化膜
４８に生じる窪み４７ａ〜４７ｄはさらに小さくなり、
この部分における熱酸化膜４８の膜厚が厚なるのを阻止
することができる。
【００９３】その結果、実施の形態１において説明した
ように、Ｎ−型エピタキシャル層３ａ〜３ｃ間のリーク
電流が低減されて、各Ｎ−型エピタキシャル層３ａ〜３
ｃに形成されるトランジスタなどの素子を互いに電気的
に確実に分離することができる。
【００９４】実施の形態３ 本発明の実施の形態３に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図２６に示す工程までは、実施の形態１に
おいて説明した図１から図５に示す工程と同様である。
【００９５】次に、図２７に示すように、熱酸化膜９上
にポリシリコン膜１０がわずかに残る程度にポリシリコ
ン膜１０の全面にエッチングを施す。このときのポリシ
リコン膜１０の残膜厚は５０ｎｍ以下でよい。次に、図
２８に示すように、ポリシリコン膜１０が残された状態
で熱酸化処理を施すことにより、熱酸化膜５１を形成す
る。熱酸化膜５１の厚さは約０．６μｍである。なお、
実施の形態１において説明したように、埋込ポリシリコ
ン１０ａ、１０ｂは不純物が添加されていないものが好
ましい。
【００９６】その後、実施の形態１において説明した図
８に示す工程から図１５に示す工程と同様の工程を経る
ことにより、図２９に示すように、ＮＰＮトランジスタ
Ｔが完成する。
【００９７】上述した半導体装置の製造方法では、図２
７に示す工程においてポリシリコン膜１０の全面に施さ
れるエッチングは、熱酸化膜９上にポリシリコン膜１０
が残る程度に行われる。そして、図２８に示す工程にお
いてそのようなポリシリコン膜１０が残る状態で熱酸化
処理が施されて熱酸化膜５１が形成される。これによ
り、熱酸化膜５１に生じる窪み５２ａ〜５２ｄはより小
さいものとなる。
【００９８】さらに、その熱酸化膜５１には、実施の形
態１において説明した図９に示す工程と同様の工程にお
いて、所定の必要最小限のエッチングが施され、その後
熱酸酸化処理が施される。
【００９９】これにより、溝６ａ、６ｂの開口端付近の
側壁上に位置する熱酸化膜５１の部分に生じる窪み１３
ａ〜１３ｄが大きくなるのを抑制して、この部分におい
て熱酸化膜９ａ〜９ｂの膜厚が厚くなるのを阻止するこ
とができる。
【０１００】その結果、各Ｎ−型エピタキシャル層３
ａ、３ｂ、３ｃ間のリーク電流は極めて小さく、各Ｎ−
型エピタキシャル層３ａ〜３ｃに形成されるトランジス
タなどの素子を電気的に十分に分離することができる。
【０１０１】実施の形態４ 本発明の実施の形態４に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図３０に示す工程までは、実施の形態１に
おいて説明した図１から図５に示す工程と同様である。
【０１０２】次に、図３１に示すように、ポリシリコン
膜１０にＣＭＰ（Chemical Mechanical Polishing）研
磨処理を施す。このＣＭＰ研磨処理により、埋込ポリシ
リコン１０ａ、１０ｂの上面と熱酸化膜９の表面が略同
一平面上に位置することになる。次に、図３２に示すよ
うに、熱酸化処理を施すことにより膜厚約０．６μｍの
熱酸化膜６１を形成する。
【０１０３】このとき、実施の形態１において説明した
ように、Ｎ−型エピタキシャル層３ａ〜３ｃ上に位置す
る熱酸化膜９にはエッチングが全く施されないことで、
熱酸化膜３１を形成する際に溝６ａ、６ｂの開口端付近
の側壁上に位置する熱酸化膜９ａ、９ｂの部分が厚くな
ることが抑制される。これにより、熱酸化膜６１に生じ
る窪み６２ａ〜６２ｄは比較的小さいものとなる。な
お、実施の形態１において説明したように、埋込ポリシ
リコン１０ａ、１０ｂは、不純物が添加されていないも
のが好ましい。
【０１０４】その後、実施の形態１において説明した図
８に示す工程から図１５に示す工程と同様の工程を経る
ことで、図３３に示すように、ＮＰＮトランジスタＴが
完成する。
【０１０５】上述した半導体装置の製造方法では、実施
の形態１において説明したように、Ｎ−型エピタキシャ
ル層３ａ〜３ｃ上に位置する熱酸化膜９にはエッチング
が全く施されないことで、熱酸化膜６１を形成する際に
溝６ａ、６ｂの開口端付近の側壁上に位置する熱酸化膜
９ａ、９ｂの部分が厚くなることが抑制される。
【０１０６】さらに、その熱酸化膜６１には、実施の形
態１において説明した図９に示す工程と同様の工程にお
いて、所定の必要最小限のエッチングが施され、その後
熱酸化処理が施される。
【０１０７】これにより、溝６ａ、６ｂの開口端付近の
側壁上に位置する熱酸化膜６１の部分に生じる窪み６２
ａ〜６２ｄが大きくなるのを抑制し、溝６ａ、６ｂの開
口端付近の側壁上に位置する熱酸化膜９ａ〜９ｂの膜厚
が厚くなるのを阻止することができる。
【０１０８】その結果、各Ｎ−型エピタキシャル層３
ａ、３ｂ、３ｃ間のリーク電流は極めて小さく、各Ｎ−
型エピタキシャル層３ａ〜３ｃに形成されるトランジス
タなどの素子を電気的に十分に分離することができる。
【０１０９】さらに、この製造方法では、特にポリシリ
コン膜１０には、ＣＭＰ研磨処理が施されて、埋込ポリ
シリコン１０ａ、１０ｂの上面と熱酸化膜９の表面が略
同一平面上に位置することになる。これにより、その後
形成される熱酸化膜や層間絶縁膜の溝６ａ、６ｂの上方
における部分の平坦性が大幅に向上して、微細加工を行
うことが可能になる。
【０１１０】実施の形態５ 本発明の実施の形態５に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図３４に示す工程までは、実施の形態１に
おいて説明した図１に示す工程から図５に示す工程と同
様である。
【０１１１】次に、図３５に示すように、ポリシリコン
膜１０にＣＭＰ研磨処理を施す。このとき、熱酸化膜９
上に薄いポリシリコン膜１０が残る程度にＣＭＰ研磨処
理を施す。このポリシリコン膜１０の残膜厚は５０ｎｍ
以下であることが好ましい。
【０１１２】次に、図３６に示すように、熱酸化膜９上
にポリシリコン膜１０を残した状態で熱酸化処理を施す
ことにより膜厚約０．６μｍの熱酸化膜６３を形成す
る。その後、実施の形態１において説明した図８に示す
工程から図１５に示す工程と同様の工程を経て、図３７
に示すように、ＮＰＮトランジスタＴが完成する。
【０１１３】上述した半導体装置の製造方法では、図３
５に示す工程において熱酸化膜９上にポリシリコン膜１
０を残した状態で研磨が終了されて、熱酸化により熱酸
化膜６３が形成される。これにより、熱酸化膜６３を形
成する際に溝６ａ、６ｂの開口端付近の側壁上に位置す
る熱酸化膜９ａ、９ｂの部分が厚くなることが抑制され
る。
【０１１４】その熱酸化膜６３には、実施の形態１にお
いて説明した図９に示す工程と同様の工程において、所
定の必要最小限のエッチングが施され、その後熱酸化処
理が施される。
【０１１５】これにより、溝６ａ、６ｂの開口端付近の
側壁上に位置する熱酸化膜６１の部分に生じる窪み６４
ａ〜６４ｄは比較的小さいものとなって、溝６ａ、６ｂ
の開口端付近の側壁上に位置する熱酸化膜９ａ〜９ｂの
部分の膜厚が厚くなるのを阻止することができる。
【０１１６】その結果、各Ｎ−型エピタキシャル層３
ａ、３ｂ、３ｃ間のリーク電流は極めて小さく、各Ｎ−
型エピタキシャル層３ａ〜３ｃに形成されるトランジス
タなどの素子を電気的に十分に分離することができる。
【０１１７】また、実施の形態４において説明したよう
に、ポリシリコン膜１０にＣＭＰ研磨処理が施されるこ
とで、ポリシリコン膜１０の上面はほぼ同一平面上に位
置することになる。これにより、その後形成される熱酸
化膜や層間絶縁膜の溝６ａ、６ｂの上方における部分の
平坦性が大幅に向上して、微細加工を行うことが可能に
なる。
【０１１８】実施の形態６ 本発明の実施の形態６に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図３８に示す工程までは、実施の形態１に
おいて説明した図１に示す工程から図３に示す工程と同
様である。
【０１１９】次に、図３９に示すように、ＣＶＤ法によ
りシリコン窒化膜７１を形成する。このシリコン窒化膜
７１の膜厚は約５０ｎｍ以下が好ましい。シリコン窒化
膜７１の膜厚が厚くなると、シリコン窒化膜７１に起因
するストレスがＮ−型エピタキシャル層３ａ〜３ｃに作
用することになって、リーク電流の抑制効果が低減する
ためである。
【０１２０】次に、図４０に示すように、反応性異方エ
ッチング（ＲＩＥ）によりシリコン窒化膜７１の全面に
エッチングを施すことにより、溝６ａ、６ｂの側壁上に
のみシリコン窒化膜７１ａ〜７１ｄを残す。
【０１２１】次に、熱酸化膜５ａ〜５ｃ、４ａ〜４ｃを
マスクとして熱酸化膜７ａ、７ｂを通してボロンをＰ−
型シリコン基板１に注入することにより、図４１に示す
ように、チャネルカット層８ａ、８ｂを形成する。その
後、ウエットエッチングにより熱酸化膜５ａ〜５ｃ、４
ａ〜４ｃ、７ａ、７ｂを除去し、熱酸化処理を施すこと
で膜厚約０．１μｍの熱酸化膜９ａ〜９ｄを形成する。
【０１２２】次に、図４２に示すように、膜厚約２μｍ
のポリシリコン膜１０を形成する。次に、図４３に示す
ように、ポリシリコン膜１０の全面にエッチングを施す
ことにより、溝６ａ、６ｂ内にのみポリシリコン膜を残
して埋込ポリシリコン１０ａ、１０ｂを形成する。
【０１２３】次に、図４４に示すように、熱酸化処理を
施すことにより熱酸化膜９を厚くして、膜厚約０．６μ
ｍの熱酸化膜３１を形成する。この熱酸化膜３１は、従
来技術における熱酸化膜１１２に相当する。
【０１２４】その後、実施の形態１において説明した図
８に示す工程から図１０に示す工程と同様の工程を経て
図４５に示す構造が得られる。つまり、コレクタ引出層
１４およびベース引出層１６がガス拡散法により形成さ
れた後に、必要最小限の酸化膜全面エッチングにより熱
酸化膜３１が除去され、そして、熱酸化処理により膜厚
約０．１μｍの熱酸化膜３３が形成されている。
【０１２５】その後、実施の形態１において説明した図
１１に示す工程から図１５に示す工程と同様の工程を経
ることで、図４６に示すように、ＮＰＮトランジスタＴ
が完成する。
【０１２６】上述した半導体装置の製造方法では、溝６
ａ、６ｂの側壁上に熱酸化膜７ａ〜７ｄを介在させて酸
化阻止能力のあるシリコン窒化膜７１ａ〜７１ｄが形成
されている。また、Ｎ−型エピタキシャル層３ａ〜３ｃ
上に位置する熱酸化膜９にエッチングは全く施されな
い。
【０１２７】これにより、図４３に示す工程では、溝部
６ａ、６ｂの開口端付近の側壁に沿って、図６３に示さ
れるような窪み１１１ａ〜１１１ｄが形成されることが
なくなる。そして、実施の形態１における場合と比べ
て、埋め込みポリシリコン１０ａ、１０ｂと熱酸化膜７
との間に酸化阻止膜としてのシリコン窒化膜７１ａ〜７
１ｄが形成されていることで、熱酸化膜３１を形成する
際の熱処理において、特に溝６ａ、６ｂの開口端付近の
側壁上に位置する熱酸化膜７ａ、７ｂの部分の酸化が抑
制されて、この部分の膜厚が厚くなるを確実に阻止する
ことができる。
【０１２８】その結果、Ｎ−型エピタキシャル層３ａ〜
３ｃ間のリーク電流がより低減されて、各Ｎ−型エピタ
キシャル層３ａ〜３ｃに形成されるトランジスタなどの
素子を互いに電気的に確実に分離することができる。
【０１２９】実施の形態７ 本発明の実施の形態７に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図４７に示す工程までは、実施の形態１に
おいて説明した図１に示す工程から図２に示す工程と同
様である。その後、溝６ａ、６ｂを形成する際に生成し
た反応生成物を除去するために酸化膜ウエットエッチン
グや洗浄処理を施す。
【０１３０】その後、図４８に示すように、熱酸化処理
を施すことにより溝６ａ、６ｂの側壁等に膜厚約５０ｎ
ｍの犠牲酸化膜７ａ、７ｂを形成する。次に、図４９に
示すように、シリコン酸化膜５ａ〜５ｃ、４ａ〜４ｃを
マスクとして、熱酸化膜７ａ、７ｂを通してボロンを注
入することにより、Ｐ−型シリコン基板１の部分にチャ
ネルカット層８ａ、８ｂを形成する。
【０１３１】次に、図５０に示すように、エッチングを
施すことにより犠牲酸化膜７ａ、７ｂを除去する。この
とき、シリコン酸化膜５ａ〜５ｃにもエッチングが施さ
れることになるため、その膜厚はより薄くなる。次に、
図５１に示すように、ＣＶＤ法によりシリコン窒化膜７
５を形成する。シリコン窒化膜７５の膜厚は、シリコン
窒化膜自身のストレスを考慮して約５０ｎｍ以下である
ことが好ましい。
【０１３２】次に、図５２に示すように、シリコン窒化
膜７５に異方性エッチングを施すことにより、溝６ａ、
６ｂの側壁上にのみシリコン窒化膜７５ａ〜７５ｄをそ
れぞれ残す。次に、図５３に示すように、ウエットエッ
チングを施すことによりシリコン酸化膜５ａ〜５ｃ、４
ａ〜４ｃを除去する。
【０１３３】次に、図５４に示すように、熱酸化処理を
施すことにより膜厚約０．１μｍの熱酸化膜９を形成す
る。その後、溝６ａ、６ｂの底に位置している熱酸化膜
９の部分を除去して、Ｐ−型シリコン基板１の部分を露
出する。次に、熱酸化膜９上に膜厚約２μｍのポリシリ
コン膜１０を形成する。
【０１３４】このとき、溝６ａ、６ｂの底において、ポ
リシリコン膜１０とＰ−型シリコン基板１の部分とが接
触する。特に、この実施の形態におけるポリシリコン膜
１０においては、Ｐ−型シリコン基板１の部分と電気的
に接続されるように、たとえばボロンが添加されている
ことが望ましい。
【０１３５】次に、図５５に示すように、ポリシリコン
膜１０の全面にエッチングを施すことにより、溝６ａ、
６ｂ内にのみポリシリコン膜を残して埋込ポリシリコン
１０ａ、１０ｂを形成する。このとき、シリコン窒化膜
７５ａ〜７５ｄとポリシリコン膜１０のエッチング速度
とが実質的に同じエッチング速度となる条件の下でポリ
シリコン膜１０にエッチングを施すことで、埋込ポリシ
リコン１０ａ、１０ｂの上面とシリコン窒化膜７５ａ〜
７５ｄの上面は略同じ平面に位置することになる。
【０１３６】次に、図５６に示すように、熱酸化処理を
施すことにより、熱酸化膜９の膜厚を厚くして膜厚約
０．６μｍの熱酸化膜７６を形成する。この熱酸化膜７
６は、従来の製造方法における熱酸化膜１１２に相当す
る。
【０１３７】その後、実施の形態１において説明した図
８に示す工程から図１０に示す工程と同様の工程を経て
図５７に示す構造が得られる。つまり、コレクタ引出層
１４およびベース引出層１６がガス拡散法により形成さ
れた後に、必要最小限の酸化膜全面エッチングにより熱
酸化膜７６が除去され、そして、熱酸化処理により膜厚
約０．１μｍの熱酸化膜７８が形成されている。
【０１３８】その後、実施の形態１において説明した図
１１に示す工程から図１５に示す工程と同様の工程を経
て、図５８に示すようにＮＰＮトランジスタＴが完成す
る。特に、この半導体装置ではＰ−型シリコン基板１と
電気的に接続された分離コンタクト２６ｄが形成されて
いる。
【０１３９】上述した半導体装置の製造方法では、溝６
ａ、６ｂの側壁が酸化阻止能力のあるシリコン窒化膜７
５ａ〜７５ｄによってそれぞれ覆われている。また、Ｎ
−型エピタキシャル層３ａ〜３ｃ上に位置する熱酸化膜
９にエッチングは全く施されない。
【０１４０】これにより、図５５に示す工程では、溝部
６ａ、６ｂの開口端付近の側壁に沿って、図６３に示さ
れるような窪み１１１ａ〜１１１ｄが形成されることが
なくなる。そして、実施の形態１における場合と比べ
て、埋め込みポリシリコン１０ａ、１０ｂと熱酸化膜７
との間に酸化阻止膜としてのシリコン窒化膜７５ａ〜７
５ｄが形成されていることで、熱酸化膜７６を形成する
際の熱処理において、特に溝６ａ、６ｂの開口端付近の
側壁上に位置する熱酸化膜７ａ、７ｂの部分の酸化が抑
制されてこの部分の膜厚が厚くなるを確実に阻止するこ
とができる。
【０１４１】その結果、Ｎ−型エピタキシャル層３ａ〜
３ｃ間のリーク電流がより低減されて、各Ｎ−型エピタ
キシャル層３ａ〜３ｃに形成されるトランジスタなどの
素子を互いに電気的に確実に分離することができる。
【０１４２】さらに、この製造方法によって得られる半
導体装置においては、溝６ｂに形成された埋込ポリシリ
コン１０ｂが、溝６ｂの底においてＰ−型シリコン基板
１の部分と電気的に接続されることになる。
【０１４３】これにより、分離コンタクト２６ｄの電位
はＰ−型シリコン基板１の電位と同じになって、Ｐ−型
シリコン基板１の電位を分離コンタクト２６ｄから確保
することができる。
【０１４４】これに対して従来のＰＮ接合に基づく分離
構造によるＮＰＮトランジスタでは、図５９に示すよう
に、エピタキシャル層３ａ〜３ｃのそれぞれの間に分離
のためのＰ＋分離拡散層８０ａ、８０ｂがそれぞれ形成
されていた。
【０１４５】このため、Ｐ−型シリコン基板１の電位を
確保するためにはＰ＋分離拡散層８０ａ、８０ｂにコン
タクトを形成し、この部分にアルミニウム電極を設けて
電位を確保する必要があった。しかも、半導体装置全体
に対してＰ−型シリコン基板１の電位を確保するために
は、このようなＰ＋型分離拡散層を至るところに設ける
必要があった。
【０１４６】本半導体装置では、溝６ａ、６ｂに形成さ
れた埋込ポリシリコン１０ｂを介して直接Ｐ−型シリコ
ン基板１の電位を確保することができ、容易に半導体装
置をＰ−型シリコン基板１の電位に固定することができ
る。
【０１４７】なお、上記各実施の形態では、溝にポリシ
リコン膜を埋め込んだが、このほかに、シリコン基板の
熱膨張率の値に近い熱膨張率の材料であれば、たとえば
ＳｉＧｅなどの半導体材料であってもよい。
【０１４８】なお、上述した各実施の形態において説明
した半導体装置の製造方法では、素子としてＮＰＮトラ
ンジスタを例に挙げて説明した。本発明は、ＮＰＮトラ
ンジスタに限られずＰＮＰトランジスタにも適用するこ
とができる。また、バイポーラトランジスタに限られ
ず、ＭＯＳトランジスタにも適用することができる。さ
らに、トランジスタに限られず他の素子についても適用
することは明らかである。
【０１４９】今回開示された実施の形態はすべての点で
例示であって、制限的なものではないと考えられるべき
である。本発明は上記の説明ではなくて特許請求の範囲
によって示され、特許請求の範囲と均等の意味および範
囲内でのすべての変更が含まれることが意図される。
【０１５０】
【発明の効果】本発明の１つの局面における半導体装置
によれば、溝部の側壁上に形成された絶縁膜が、溝部の
底から開口端にわたり第２導電型層にストレスを与えな
い略同一の膜厚をもって形成されていることで、第２導
電型層に作用するストレスが抑制される。その結果、一
の素子形成領域と他の素子形成領域との間に生じるリー
ク電流が低減されて、それぞれの素子形成領域に形成さ
れる素子を電気的に分離することができる。
【０１５１】そのような絶縁膜は、具体的にはシリコン
酸化膜を含む。また、絶縁膜は、シリコン酸化膜と埋め
込み半導体領域との間に形成された酸化阻止膜を含むこ
とが好ましく、これにより、熱酸化処理を施す際にシリ
コン酸化膜がより厚くなるのを抑制することができる。
【０１５２】あるいは、絶縁膜は酸化阻止膜からなるも
のであってもよい。また、埋め込み半導体領域は溝部の
底において第１導電型の半導体基板の領域と電気的に接
続されていることが好ましく、この場合には、埋め込み
半導体領域の上部（コンタクト部）において半導体基板
の電位を容易に確保することができる。
【０１５３】さらに、この場合には埋め込み半導体領域
は第１導電型の不純物を含んでいることが好ましく、こ
れにより、埋め込み半導体領域の抵抗を下げることがで
きて、半導体基板の所定の電位を確保することができ
る。
【０１５４】具体的に、酸化阻止膜はシリコン窒化膜で
あることが好ましく、これにより、比較的容易に酸化を
抑制することができる。
【０１５５】また、第２導電型層の上面、絶縁膜の上端
および埋め込み半導体領域の上面が略同一平面上にある
ことが好ましく、これにより、分離のための溝が形成さ
れた領域の近傍における平坦性が向上して、その後の写
真製版および加工を精度よく行うことができる。
【０１５６】本発明の他の局面における一の半導体装置
の製造方法によれば、溝部内に露出した側壁上を含む第
２導電型層上に形成された第１絶縁膜に熱処理が施され
ることで、第２導電型層の上に位置する第１絶縁膜を除
去した後に第２絶縁膜を形成していた従来の製造方法と
比べると、溝部の開口端の側壁に沿って窪みが形成され
ることはなく、この部分に位置する第１絶縁膜の部分が
熱処理によってさらに厚くなるのを抑制することができ
る。これによって、溝部の底から開口端にわたってほぼ
同じ厚さの絶縁膜が形成されることになり、第２導電型
層に作用するストレスが抑制される。その結果、一の素
子形成領域と他の素子形成領域との間に生じるリーク電
流が低減されて、それぞれの素子形成領域に形成される
素子を電気的に確実に分離することができる半導体装置
が得られる。
【０１５７】また、第２絶縁膜を形成した後に、第２導
電型層において少なくとも所定の素子が形成される領域
部分の表面が露出するように、第２絶縁膜に加工を施す
工程と、露出した第２導電型層の部分を覆うように第２
導電型層上に第３絶縁膜を形成する工程とを備えている
ことが好ましく、このように第２絶縁膜に加工を施すよ
うな場合であっても、少なくとも第２導電型層において
所定の素子が形成される領域部分の表面が露出するよう
に加工が施されることで、第１絶縁膜のうち溝部の側壁
上部に位置する第１絶縁膜の部分が加工によって除去さ
れて比較的大きな窪みができるようなことはないので、
第２絶縁膜を形成する際の熱処理やその後の熱処理によ
って、この部分における第１絶縁膜がさらに厚くなるこ
とを抑制することができる。
【０１５８】また、埋め込み半導体領域を形成する工程
では、第１絶縁膜上に半導体膜が残るように半導体膜に
加工が施され、第２絶縁膜を形成する工程では、第１絶
縁膜上に残された半導体膜の部分を含めて熱処理が施さ
れることが好ましく、この場合には、第１絶縁膜上に半
導体膜が残るように半導体膜に加工が施されることで、
溝部の側壁上部に位置する第１絶縁膜の部分が除去され
て比較的大きな窪みができるようなことはないので、第
２絶縁膜を形成する際の熱処理やその後の熱処理に対し
て、溝部の側壁上部に位置する第１絶縁膜の部分がさら
に厚くなることを抑制することができる。
【０１５９】さらに、埋め込み半導体領域を形成する工
程では、第２導電型層の上面上に位置する第１絶縁膜の
表面が露出するように半導体膜に加工が施され、第２絶
縁膜を形成する工程では、第１絶縁膜が露出した状態で
熱処理が施されることが好ましく、このように、第１絶
縁膜の表面が露出するように半導体膜に加工が施されて
も、溝部の側壁上部に位置する第１絶縁膜の部分が除去
されて比較的大きな窪みができるようなことはないの
で、第２絶縁膜を形成する際の熱処理やその後の熱処理
に対して、溝部の側壁上部に位置する第１絶縁膜の部分
がさらに厚くなることが抑制される。
【０１６０】さらに、埋め込み半導体領域を形成する工
程では、半導体膜の加工は研磨によって行われることが
好ましく、これにより、埋め込み半導体領域の表面の位
置および第１絶縁膜の表面の位置を同一平面上に配置さ
せることができて、分離のための溝が形成された領域の
近傍における平坦性が向上し、その後の写真製版および
加工を精度よく行うことができる。
【０１６１】本発明の他の局面における他の半導体装置
の製造方法によれば、溝部内に露出した側壁上に酸化阻
止膜が形成されることで、熱処理の際に特に溝部の側壁
上部における部分の酸化が阻止されて、第２導電型層に
作用するストレスが抑制される。その結果、一の素子形
成領域と他の素子形成領域との間に生じるリーク電流が
低減されて、それぞれの素子形成領域に形成される素子
を電気的に確実に分離することができる半導体装置が得
られる。
【０１６２】また、酸化阻止膜を形成した後半導体膜を
形成する前に、溝部の底に位置する半導体基板の領域を
露出する工程を備え、半導体膜を形成する工程では、半
導体膜は露出した半導体基板の領域に電気的に接続され
ることが好ましく、これにより、埋め込み半導体領域が
溝部の底において第１導電型の半導体基板の領域と電気
的に接続されて、埋め込み半導体領域の上部（コンタク
ト部）において半導体基板の電位を容易に確保すること
ができる。
【０１６３】また、酸化阻止膜はシリコン窒化膜を含む
ことが好ましく、この場合には、比較的容易に酸化を抑
制することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
【図２】 同実施の形態において、図１に示す工程の後
に行なわれる工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行なわれる工程を示す断面図である。
【図９】 同実施の形態において、図８に示す工程の後
に行なわれる工程を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程
の後に行なわれる工程を示す断面図である。
【図１３】 同実施の形態において、図１２に示す工程
の後に行なわれる工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行なわれる工程を示す断面図である。
【図１６】 同実施の形態において、リーク電流の経路
を示す模式図である。
【図１７】 同実施の形態において、エピタキシャル層
間の印加電圧とリーク電流との関係を示すグラフであ
る。
【図１８】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１９】 同実施の形態において、図１８に示す工程
の後に行なわれる工程を示す断面図である。
【図２０】 同実施の形態において、図１９に示す工程
の後に行なわれる工程を示す断面図である。
【図２１】 同実施の形態において、図２０に示す工程
の後に行なわれる工程を示す断面図である。
【図２２】 同実施の形態において、図２１に示す工程
の後に行なわれる工程を示す断面図である。
【図２３】 同実施の形態において、図２２に示す工程
の後に行なわれる工程を示す断面図である。
【図２４】 同実施の形態において、図２３に示す工程
の後に行なわれる工程を示す断面図である。
【図２５】 同実施の形態において、図２４に示す工程
の後に行なわれる工程を示す断面図である。
【図２６】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す断面図である。
【図２７】 同実施の形態において、図２６に示す工程
の後に行なわれる工程を示す断面図である。
【図２８】 同実施の形態において、図２７に示す工程
の後に行なわれる工程を示す断面図である。
【図２９】 同実施の形態において、図２８に示す工程
の後に行なわれる工程を示す断面図である。
【図３０】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す断面図である。
【図３１】 同実施の形態において、図３０に示す工程
の後に行なわれる工程を示す断面図である。
【図３２】 同実施の形態において、図３１に示す工程
の後に行なわれる工程を示す断面図である。
【図３３】 同実施の形態において、図３２に示す工程
の後に行なわれる工程を示す断面図である。
【図３４】 本発明の実施の形態５に係る半導体装置の
製造方法の一工程を示す断面図である。
【図３５】 同実施の形態において、図３４に示す工程
の後に行なわれる工程を示す断面図である。
【図３６】 同実施の形態において、図３５に示す工程
の後に行なわれる工程を示す断面図である。
【図３７】 同実施の形態において、図３６に示す工程
の後に行なわれる工程を示す断面図である。
【図３８】 本発明の実施の形態６に係る半導体装置の
製造方法の一工程を示す断面図である。
【図３９】 同実施の形態において、図３８に示す工程
の後に行なわれる工程を示す断面図である。
【図４０】 同実施の形態において、図３９に示す工程
の後に行なわれる工程を示す断面図である。
【図４１】 同実施の形態において、図４０に示す工程
の後に行なわれる工程を示す断面図である。
【図４２】 同実施の形態において、図４１に示す工程
の後に行なわれる工程を示す断面図である。
【図４３】 同実施の形態において、図４２に示す工程
の後に行なわれる工程を示す断面図である。
【図４４】 同実施の形態において、図４３に示す工程
の後に行なわれる工程を示す断面図である。
【図４５】 同実施の形態において、図４４に示す工程
の後に行なわれる工程を示す断面図である。
【図４６】 同実施の形態において、図４５に示す工程
の後に行なわれる工程を示す断面図である。
【図４７】 本発明の実施の形態７に係る半導体装置の
製造方法の一工程を示す断面図である。
【図４８】 同実施の形態において、図４７に示す工程
の後に行なわれる工程を示す断面図である。
【図４９】 同実施の形態において、図４８に示す工程
の後に行なわれる工程を示す断面図である。
【図５０】 同実施の形態において、図４９に示す工程
の後に行なわれる工程を示す断面図である。
【図５１】 同実施の形態において、図５０に示す工程
の後に行なわれる工程を示す断面図である。
【図５２】 同実施の形態において、図５１に示す工程
の後に行なわれる工程を示す断面図である。
【図５３】 同実施の形態において、図５２に示す工程
の後に行なわれる工程を示す断面図である。
【図５４】 同実施の形態において、図５３に示す工程
の後に行なわれる工程を示す断面図である。
【図５５】 同実施の形態において、図５４に示す工程
の後に行なわれる工程を示す断面図である。
【図５６】 同実施の形態において、図５５に示す工程
の後に行なわれる工程を示す断面図である。
【図５７】 同実施の形態において、図５６に示す工程
の後に行なわれる工程を示す断面図である。
【図５８】 同実施の形態において、図５７に示す工程
の後に行なわれる工程を示す断面図である。
【図５９】 同実施の形態において、図５８に示す半導
体装置の効果を説明するための比較としてのＰＮ分離型
トランジスタを含む断面図である。
【図６０】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図６１】 図６０に示す工程の後に行なわれる工程を
示す断面図である。
【図６２】 図６１に示す工程の後に行なわれる工程を
示す断面図である。
【図６３】 図６２に示す工程の後に行なわれる工程を
示す断面図である。
【図６４】 図６３に示す工程の後に行なわれる工程を
示す断面図である。
【図６５】 図６４に示す工程の後に行なわれる工程を
示す断面図である。
【図６６】 図６５に示す工程の後に行なわれる工程を
示す断面図である。
【図６７】 図６６に示す工程の後に行なわれる工程を
示す断面図である。
【符号の説明】
１ Ｐ−型シリコン基板、２ Ｎ＋型埋込層、３、３
ａ、３ｂ、３ｃ Ｎ−型エピタキシャル層、４、４ａ、
４ｂ、４ｃ、７ａ、７ｂ、９、９ａ、９ｂ、９ｃ、３
１、３３、４８、５１、６１、６３、７６、７８ 熱酸
化膜、５、５ａ、５ｂ、５ｃ シリコン酸化膜、６ａ、
６ｂ 溝、８ａ、８ｂ チャネルカット層、１０ ポリ
シリコン膜、１０ａ、１０ｂ 埋込ポリシリコン、１４
コレクタ引出、１５ コレクタ引出部、１６ ベース
引出層、１７ ベース引出部、１９、４１、４４ フォ
トレジスト、２９ ボロンイオン、２１ ベース拡散
層、２３砒素イオン、２４ａ エミッタ拡散層、２４ｂ
コレクタ拡散層、２４ｃ、２４ｄ Ｎ＋拡散層、２５
シリコン酸化膜、２６ａ エミッタコンタクトホー
ル、２６ｂ ベースコンタクトホール、２６ｃ コレク
タコンタクトホール、２６ｄ 分離コンタクトホール、
２７ａ〜２７ｃ 金属シリサイド膜、２８ａ〜２８ｃ
バリアメタル、２９ａ〜２９ｃ 金属配線、３２ａ〜３
２ｄ、４７ａ〜４７ｄ、５２ａ〜５２ｄ、６２ａ〜６２
ｄ、６４ａ〜６４ｄ、７７ａ〜７７ｄ 窪み、３３ａ、
３３ｂ 開口部、４２ リンイオン、４３ リンイオン
注入層、４５ボロンイオン、４６ ベース引出層、７
１、７１ａ〜７１ｄ、７５、７５ａ〜７５ｄ シリコン
窒化膜、８０ａ、８０ｂ Ｐ＋分離拡散層。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB25 CC01 DD08 DD16 DD26 FF18 FF22 GG06 HH12 HH20 5F003 AP04 BA25 BA29 BA93 BA96 BB06 BB07 BB08 BB90 BC08 BE07 BP11 BP25 BP41 5F032 AA35 AA45 AA46 AA47 AA48 AA54 AA64 AA75 AA77 AA78 AB03 AB05 AC01 BB01 CA01 CA18 DA02 DA12 DA23 DA24 DA25 DA33 DA34 DA43 DA44 DA45 DA53

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する第１導電型の半導体基板
    と、 前記半導体基板の前記主表面上に形成された第２導電型
    層と、 前記第２導電型層を貫通して前記半導体基板の領域に達
    するように形成され、前記第２導電型層を一の素子形成
    領域と他の素子形成領域とに分離するための溝部と、 前記溝部の側壁上に形成された絶縁膜と、 前記溝部を埋めるように前記絶縁膜上に形成された埋め
    込み半導体領域とを備え、 前記絶縁膜は、前記溝部の底から開口端にわたり前記第
    ２導電型層にストレスを与えない略同一の膜厚をもって
    形成された、半導体装置。
  2. 【請求項２】 前記絶縁膜はシリコン酸化膜を含む、請
    求項１記載の半導体装置。
  3. 【請求項３】 前記絶縁膜は、前記シリコン酸化膜と前
    記埋め込み半導体領域との間に形成された酸化阻止膜を
    含む、請求項２記載の半導体装置。
  4. 【請求項４】 前記絶縁膜は酸化阻止膜からなる、請求
    項１記載の半導体装置。
  5. 【請求項５】 前記埋め込み半導体領域は前記溝部の底
    において前記第１導電型の半導体基板の領域と電気的に
    接続された、請求項３または４に記載の半導体装置。
  6. 【請求項６】 前記埋め込み半導体領域は第１導電型の
    不純物を含む、請求項５記載の半導体装置。
  7. 【請求項７】 前記酸化阻止膜はシリコン窒化膜であ
    る、請求項３〜６のいずれかに記載の半導体装置。
  8. 【請求項８】 前記第２導電型層の上面、前記絶縁膜の
    上端および前記埋め込み半導体領域の上面が略同一平面
    上にある、請求項１〜５のいずれかに記載の半導体装
    置。
  9. 【請求項９】 第１導電型の半導体基板の主表面上に第
    ２導電型層を形成する工程と、 前記第２導電型層を一の素子形成領域と他の素子形成領
    域とに分けるための溝部を形成する工程と、 前記溝部内に露出した側壁上を含む前記第２導電型層上
    に第１絶縁膜を形成する工程と、 前記溝部を埋めるように前記第１絶縁膜上に半導体膜を
    形成する工程と、 前記溝部内に前記半導体膜を残して埋め込み半導体領域
    を形成する工程と、 前記第２導電型層の上面上に位置する前記第１絶縁膜に
    熱処理を施すことにより、前記第１絶縁膜よりも厚い第
    ２絶縁膜を形成する工程とを備えた、半導体装置の製造
    方法。
  10. 【請求項１０】 前記第２絶縁膜を形成した後に、 前記第２導電型層において少なくとも所定の素子が形成
    される領域部分の表面が露出するように、前記第２絶縁
    膜に加工を施す工程と、 前記露出した前記第２導電型層の部分を覆うように前記
    第２導電型層上に第３絶縁膜を形成する工程とを備え
    た、請求項９記載の半導体装置の製造方法。
  11. 【請求項１１】 前記埋め込み半導体領域を形成する工
    程では、前記第１絶縁膜上に前記半導体膜が残るように
    前記半導体膜に加工が施され、 前記第２絶縁膜を形成する工程では、前記第１絶縁膜上
    に残された前記半導体膜の部分を含めて前記熱処理が施
    される、請求項９記載の半導体装置の製造方法。
  12. 【請求項１２】 前記埋め込み半導体領域を形成する工
    程では、前記第２導電型層の上面上に位置する前記第１
    絶縁膜の表面が露出するように前記半導体膜に加工が施
    され、 前記第２絶縁膜を形成する工程では、前記第１絶縁膜の
    表面が露出した状態で前記熱処理が施される、請求項９
    記載の半導体装置の製造方法。
  13. 【請求項１３】 前記埋め込み半導体領域を形成する工
    程では、前記半導体膜の加工は研磨によって行われる、
    請求項１１または１２に記載の半導体装置の製造方法。
  14. 【請求項１４】 第１導電型の半導体基板の主表面上に
    第２導電型層を形成する工程と、 前記第２導電型層を一の素子形成領域と他の素子形成領
    域とに分けるための溝部を形成する工程と、 前記溝部内に露出した側壁上に酸化阻止膜を形成する工
    程と、 前記溝部を埋めるように前記酸化阻止膜上に半導体膜を
    形成する工程と、 前記溝部内に前記半導体膜を残して埋め込み半導体領域
    を形成する工程と、 熱処理を施すことにより、第２導電型層上に絶縁膜を形
    成する工程とを備えた、半導体装置の製造方法。
  15. 【請求項１５】 前記酸化阻止膜を形成した後前記半導
    体膜を形成する前に、前記溝部の底に位置する前記半導
    体基板の領域を露出する工程を備え、 前記半導体膜を形成する工程では、前記半導体膜は露出
    した前記半導体基板の領域に電気的に接続される、請求
    項１４記載の半導体装置の製造方法。
  16. 【請求項１６】 前記酸化阻止膜はシリコン窒化膜を含
    む、請求項１４または１５に記載の半導体装置の製造方
    法。
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