CN105139816B - 栅极驱动电路 - Google Patents

Abstract

本发明公开了一种栅极驱动电路。包括级联的多个栅极驱动单元，每个所述栅极驱动单元用于分别驱动连续设置的两条扫描线，通过第一上拉模块和第一下传模块分别输出第一扫描线的栅极驱动信号和第一级传信号，通过第二上拉模块和第二下传模块分别输出第二扫描线的栅极驱动信号和第二级传信号。通过以上方式，本发明能够减少GOA电路的元件数量，便于实现超窄边框设计。

Description

栅极驱动电路

技术领域

本发明涉及液晶显示技术领域，特别是涉及一种栅极驱动电路。

背景技术

GOA(Gate Driver On Array)是利用现有薄膜晶体管液晶显示器阵列(Array)基板制程将栅极(Gate)行扫描驱动信号电路制作在Array基板上，实现对Gate逐行扫描的驱动方式。其具有降低生产成本和窄边框设计的优点，为多种显示器所使用。

GOA电路包括上拉部分、上拉控制电路、下传部分、下拉电路部分、自举电容以及下拉维持模块。具体地，上拉部分主要负责将输入的时钟讯号(Clock)输出至薄膜晶体管的栅极，作为液晶显示器的驱动信号。上拉控制电路负责控制GOA启动，一般是由上级GOA电路传递来的信号作用。下传部分负责在输出扫描信号时，输出级传信号；下拉电路部分则负责将扫描信号和上拉电路的信号(通常称为Q点)保持在关闭状态(即设定的负电位)。下拉维持模块则负责Q点电位的二次抬升，这样确保上拉电路的G(N)正常输出。

现有技术中的GOA电路，每一级GOA电路都具有相同的模块，这样每一级GOA电路都具有数量较多的薄膜晶体管(Thin Film Transistor，TFT)元件，这样会增加GOA电路的布局(Layout)空间，尤其是低温多晶硅(Low Temperature Poly-silicon，LTPS)制程具有高电子迁移率和技术成熟的优点，目前被中小尺寸显示器广泛使用，显示器的边框追求越窄越好，超窄边框的设计能够有效地增加手机的屏占比。

发明内容

本发明实施例提供了一种栅极驱动电路，能够减少GOA电路的元件数量，便于实现超窄边框设计。

本发明提供一种栅极驱动电路，包括级联的多个栅极驱动单元，每个栅极驱动单元用于分别驱动连续设置的两条扫描线，包括：上拉控制模块，用于根据上级级传信号生成扫描电平信号；第一上拉模块，用于根据扫描电平信号和第一时钟信号，拉升两条扫描线中的第一扫描线的栅极驱动信号；第二上拉模块，用于根据扫描电平信号和第二时钟信号，拉升两条扫描线中的第二扫描线的栅极驱动信号；第一下传模块，用于根据扫描电平信号生成第一级传信号；第二下传模块，用于根据扫描电平信号生成第二级传信号；下拉模块，用于拉低第一扫描线和第二扫描线的栅极驱动信号；第一自举电容，用于生成第一扫描线的栅极驱动信号的低电平；第二自举电容，用于生成第二扫描线的栅极驱动信号的低电平；下拉维持模块，用于维持第一扫描线和第二扫描线的栅极驱动信号的低电平。

其中，上拉控制模块包括第一开关管，第一开关管的栅极输入上级级传信号，源极接第一参考电平，漏极分别与第一上拉模块、第二上拉模块、第一下传模块、第二下传模块、第一自举电容、第二自举电容以及下拉维持模块连接。

其中，第一上拉模块包括第二开关管，第二开关管的栅极与第一开关管的漏极连接，漏极输入第一时钟信号，源极输出第一扫描线的栅极驱动信号；第一下传模块包括第三开关管，第三开关管的栅极与第一开关管的漏极连接，漏极输入第一时钟信号，源极输出第一级传信号。

其中，第二上拉模块包括第四开关管，第四开关管的栅极与第一开关管的漏极连接，漏极输入第二时钟信号，源极输出第二扫描线的栅极驱动信号。

其中，第二下传模块包括第五开关管，第五开关管的栅极与第一开关管的漏极连接，漏极输入第二时钟信号，源极输出第二级传信号。

其中，下拉模块包括第六开关管和第七开关管，第六开关管的栅极输入下级级传信号或下级栅极驱动信号，漏极与第一开关管的漏极连接，源极连接第七开关管的漏极；第七开关管的栅极输入第三时钟信号，源极连接于第一扫描线的栅极驱动信号。

其中，下拉维持模块包括包括反相器、第八开关管、第九开关管、第十开关管、第十一开关管以及第十二开关管：反相器的输入端与第一开关管的漏极连接，反相器的输出端连接第八开关管的栅极、第九开关管的栅极、第十开关管的栅极以及第十一开关管的栅极，第八开关管的漏极与第一开关管的漏极连接，源极连接第十一开关管的源极，第九开关管的漏极输入第二参考电平，源极连接于第一扫描线的栅极驱动信号，第十开关管的漏极输入第二参考电平，源极连接于第二扫描线的栅极驱动信号，第十一开关管的漏极输入第三参考电平，源极连接第十二开关管的漏极，第十二开关管的栅极与第一开关管的漏极连接，源极输入第一参考电平。

其中，反相器包括主反相模块和辅助反相模块，主反相模块包括：第十三开关管、第十四开关管、第十五开关管以及第十六开关管，辅助反相模块包括第十七开关管以及第十八开关管，第十三开关管的栅极与第一开关管的漏极连接，漏极输入第二参考电平，源极连接第十四开关管的漏极，第十四开关管的栅极和源极输入第一参考电平；第十五开关管的栅极与第一开关管的漏极连接，漏极连接第十七开关管的源极，源极为反相器的输出端，连接第十六开关管的漏极；第十六开关管的栅极连接第十三开关管的源极，源极输入第一参考电平；第十七开关管的栅极与第一开关管的漏极连接，漏极输入第三参考电平；第十八开关管的栅极连接第十六开关管的栅极，源极输入第一参考电平，漏极连接第十七开关管的源极。

其中，连续三级的栅极驱动单元共享反相器。

其中，反相器包括三个主反相模块和一辅助反相模块，第一个主反相模块包括：第十九开关管、第二十开关管、第二十一开关管、第二十二开关管；辅助反相模块包括第二十三开关管、第二十四开关管、第二十五开关管、第二十六开关管；第二个主反相模块包括：第二十七开关管、第二十八开关管、第二十九开关管、第三十开关管；第三个主反相模块包括：第三十一开关管以及第三十二开关管、第三十三开关管以及第三十四开关管；第十九开关管的栅极与第一级栅极驱动单元中的上拉控制模块的输出端连接，漏极输入第二参考电平，源极连接第二十开关管的漏极，第二十开关管的栅极和源极输入第一参考电平；第二十一开关管的栅极与上拉控制模块的输出端连接，漏极连接第二十五开关管的源极，源极为反相器的第一输出端，连接第一级栅极驱动单元中的第八开关管的栅极，第二十二开关管的栅极连接第十九开关管的源极，源极输入第一参考电平，漏极连接第二十一开关管的源极；第二十三开关管的栅极与上拉控制模块的输出端连接，漏极输入第三参考电平，源极连接第二十五开关管的源极；第二十四开关管的栅极连接第二十二开关管的栅极，漏极连接第二十五开关管的源极，源极连接第二十六开关管的漏极；第二十五开关管的栅极连接第三级栅极驱动单元中的上拉控制模块的输出端，漏极输入第三参考电平；第二十六开关管的栅极连接第三十四开关管的栅极，源极输入第一参考电平；第二十七开关管的栅极连接第二级栅极驱动单元中的上拉控制模块的输出端，漏极输入第二参考电平，源极连接第二十八开关管的漏极；第二十八开关管的栅极和源极输入第一参考电平；第二十九开关管的栅极连接第二级栅极驱动单元中的上拉控制模块的输出端，漏极连接第二十五开关管的源极，源极为反相器的第二输出端，连接第二级栅极驱动单元中的第八开关管的栅极；第三十开关管的栅极连接第二十七开关管的源极，源极输入第一参考电平，漏极连接第二十九开关管的源极；第三十一开关管的栅极连接第三级栅极驱动单元中的上拉控制模块的输出端，漏极输入第二参考电平，源极连接第三十二开关管的漏极；第三十二开关管的栅极和源极输入第一参考电平；第三十三开关管的栅极连接第三十一开关管的栅极，漏极连接第二十五开关管的源极，源极为反相器的第三输出端，连接第三级栅极驱动单元中的第八开关管的栅极；第三十四开关管的栅极连接第三十一开关管的源极，源极输入第一参考电平，漏极连接第三十三开关管的源极。

通过上述方案，本发明的有益效果是：本发明通过在每级栅极驱动单元中包括用于根据上级级传信号生成扫描电平信号的上拉控制模块、用于根据扫描电平信号和第一时钟信号，拉升两条扫描线中的第一扫描线的栅极驱动信号的第一上拉模块、用于根据扫描电平信号和第二时钟信号，拉升两条扫描线中的第二扫描线的栅极驱动信号的第二上拉模块、用于根据扫描电平信号生成第一级传信号的第一下传模块、用于根据扫描电平信号生成第二级传信号的第二下传模块、用于拉低第一扫描线和第二扫描线的栅极驱动信号的下拉模块、第一自举电容、第二自举电容、以及用于维持第一扫描线和第二扫描线的栅极驱动信号的低电平的下拉维持模块，使每个栅极驱动单元分别驱动连续设置的两条扫描线，能够减少GOA电路的元件数量，便于实现超窄边框设计。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：

图1是本发明第一实施例的栅极驱动单元的电路示意图；

图2是图1中的栅极驱动单元应用于第一级的电路示意图；

图3是图1中的栅极驱动单元应用于第二级的电路示意图；

图4是图1中的栅极驱动单元的波形示意图；

图5是图1中的栅极驱动单元应用于最后一级的电路示意图；

图6是本发明第二实施例的栅极驱动单元的电路示意图；

图7是图6中的栅极驱动单元应用于最后一级的电路示意图；

图8是本发明第一实施例的反相器的电路示意图；

图9是本发明第二实施例的反相器的电路示意图；

图10是包括图9中的反相器的栅极驱动单元的波形示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参见图1所示，图1是本发明实施例的栅极驱动电路的结构示意图。如图1所示，栅极驱动电路包括级联的多个栅极驱动单元1，每个栅极驱动单元1用于分别驱动连续设置的两条扫描线，包括：上拉控制模块10、第一上拉模块11、第二上拉模块13、第一下传模块12、第二下传模块14、下拉模块15、第一自举电容16、第二自举电容17以及下拉维持模块18。

上拉控制模块10用于根据上级级传信号ST(2N-2)生成扫描电平信号Q(2N-1)。第一上拉模块11用于根据扫描电平信号Q(2N-1)和第一时钟信号CK(n)，拉升两条扫描线中的第一扫描线的栅极驱动信号G(2N-1)。第二上拉模块13用于根据扫描电平信号Q(2N-1)和第二时钟信号CK(n+1)，拉升两条扫描线中的第二扫描线的栅极驱动信号G(2N)。第一下传模块12用于根据扫描电平信号Q(2N-1)生成第一级传信号ST(2N-1)。第二下传模块14用于根据扫描电平信号Q(2N-1)生成第二级传信号ST(2N)。下拉模块15用于拉低第一扫描线和第二扫描线的栅极驱动信号G(2N-1)和G(2N)。第一自举电容16用于生成第一扫描线的栅极驱动信号G(2N-1)的低电平。第二自举电容17用于生成第二扫描线的栅极驱动信号G(2N)的低电平。下拉维持模块18用于维持第一扫描线和第二扫描线的栅极驱动信号G(2N-1)和G(2N)的低电平。本发明实施例的每个栅极驱动单元1包括两个上拉模块11、13以及两个下传模块12、14，可以输出两个栅极驱动信号G(2N-1)和G(2N)，分别驱动连续设置的两条扫描线，其他部分可以共用，如此能够减少GOA电路的元件数量，便于实现超窄边框设计。

在更具体的实施例中，上拉控制模块10包括第一开关管T1。第一开关管T1的栅极输入上级级传信号ST(2N-2)，源极接第一参考电平VSS1，漏极分别与第一上拉模块11、第二上拉模块13、第一下传模块12、第二下传模块14、第一自举电容16、第二自举电容17以及下拉维持模块18连接，共同的连接点称为第一控制节点Q(2N-1)。其中，第一参考电平VSS1为恒压负电位。

第一上拉模块11包括第二开关管T2。第二开关管T2的栅极与第一开关管T1的漏极连接，漏极输入第一时钟信号CK(n)，源极输出第一扫描线的栅极驱动信号G(2N-1)。第一下传模块12包括第三开关管T3，第三开关管T3的栅极与第一开关管T1的漏极连接，漏极输入第一时钟信号CK(n)，源极输出第一级传信号ST(2N-1)。第二上拉模块13包括第四开关管T4。第四开关管T4的栅极与第一开关管T1的漏极连接，漏极输入第二时钟信号CK(n+1)，源极输出第二扫描线的栅极驱动信号G(2N)。第二下传模块14包括第五开关管T5，第五开关管T5的栅极与第一开关管T1的漏极连接，漏极输入第二时钟信号CK(n+1)，源极输出第二级传信号ST(2N)。第一上拉模块11和第二上拉模块13以及第一下传模块12和第二下传模块14共享第一控制节点Q(2N-1)，能够输出连续两个栅极驱动信号G(2N-1)和G(2N)，分别驱动连续设置的两条扫描线，而其他部分可以共用，使原来需要使用两级栅极驱动单元来驱动的连续两条扫描线，本发明实施例使用一级栅极驱动单元就能实现，如此能够大大减少GOA电路的元件数量，整体上每两级至少减少了12个TFT元件，便于实现超窄边框设计。其中第一时钟信号CK(n)平移1/4个时钟周期即可得到第二时钟信号CK(n+1)。当然第二时钟信号CK(n+1)也可以是直接输入，而不是通过第一时钟信号CK(n)平移获取，在此不作限制。

下拉模块15包括第六开关管T6和第七开关管T7。第六开关管T6的栅极输入下级级传信号ST(2N+2)或下级栅极驱动信号G(2N+2)，漏极与第一开关管T1的漏极连接，源极连接第七开关管T7的漏极。第七开关管T7的栅极输入第三时钟信号CK(n+3)，源极连接于第一扫描线的栅极驱动信号G(2N-1)。其中第三时钟信号CK(n+3)可以是通过第一时钟信号CK(n)平移3/4个时钟周期获得。

下拉维持模块18包括反相器U1、第八开关管T8、第九开关管T9、第十开关管T10、第十一开关管T11以及第十二开关管T12。反相器U1的输入端与第一开关管T1的漏极连接，反相器U1的输出端连接第八开关管T8的栅极、第九开关管T9的栅极、第十开关管T10的栅极以及第十一开关管T11的栅极。第八开关管T8的漏极与第一开关管T1的漏极连接，源极连接第十一开关管T11的源极。第九开关管T9的漏极输入第二参考电平VDD1，源极连接于第一扫描线的栅极驱动信号G(2N-1)，第十开关管T10的漏极输入第二参考电平VDD1，源极连接于第二扫描线的栅极驱动信号G(2N)，第十一开关管T11的漏极输入第三参考电平VDD2，源极连接第十二开关管T12的漏极，第十二开关管T12的栅极与第一开关管T1的漏极连接，源极输入第一参考电平VSS1。其中，第二参考电平VDD1和第三参考电平VDD2为恒压正电位，第三参考电平VDD2的电位高于第二参考电平VDD1的电位。

以上各开关管皆为P型薄膜晶体管。N和n皆为正整数。

图2是图1中的栅极驱动单元1应用于第一级的电路示意图。如图2所示，第一开关管T1的栅极输入启动信号STV，第一上拉模块11输入的第一时钟信号为时钟信号CK1，第二上拉模块输入第二时钟信号为时钟信号CK2。其中时钟信号CK2可以通过时钟信号CK1平移1/4个周期得到。通过第二开关管T2输出第一扫描线的驱动信号G1，通过第四开关管T4输出第二扫描线的驱动信号G2，并通过第三开关管T3输出第一级传信号ST1，通过第五开关管T3输出第二级传信号ST2。图3是图1中的栅极驱动单元1应用于第二级的电路示意图。如图3所示，第一开关管T1的栅极输入第一级栅极驱动单元输出的第二级传信号ST2。第一上拉模块11输入的第一时钟信号为时钟信号CK3，第二上拉模块13输入第二时钟信号为时钟信号CK4。其中时钟信号CK3可以通过时钟信号CK2平移1/4个周期得到，时钟信号CK4可以通过时钟信号CK3平移1/4个周期得到。分别通过第二开关管T2和第四开关管T4输出第三扫描线的栅极驱动信号G3和第四扫描线的栅极驱动信号G4。同时分别通过第三开关管T3和第五开关管T5输出第三级传信号ST3和第四级传信号ST4。

图1中的栅极驱动单元1的工作过程如下：

上级级传信号ST(2N-2)为低电位时，第一开关管T1导通，对第一自举电容16和第二自举电容17充电，使第一节点Q(N)得到一负电位，启动该栅极驱动单元1。随后上级级传信号ST(2N-2)转变为高电位，而位于第一开关管T1漏极的第一控制节点Q(2N-1)通过第一自举电容Cb1和第二自举电容Cb2维持负电位。然后，第二开关管T2、第三开关管T3、第四开关管T4以及第五开关管T5受第一控制节点Q(2N-1)的控制导通，此时第一时钟信号CK(n)的低电平到来，通过第二开关管T2和第三开关管T3继续向第一自举电容Cb1充电，使得第一控制节点Q(2N-1)达到更低的负电位。与此同时，第二开关管T2的源极输出第一级传信号ST(2N-1)的低电平，第三开关管T3的源极输出第一扫描线的栅极驱动信号G(2N-1)的低电平。对于PMOS栅极驱动电路，一般将扫描驱动信号为低电位的时隙称为作用期间。

此时在作用期间，由于第一控制节点Q(2N-1)为低电位，经反相器U1反相后得到第二控制节点P(2N-1)为高电位，下拉维持模块18中的第十二开关管T12导通，而第十一开关管T11、第八开关管T8、第九开关管T9以及第十开关管T10均关闭。第八开关管T12的源极的电位被拉低至第一参考电平VSS1，如此能够减少第一控制节点Q(2N-1)经过第八开关管T8的漏电。另外由于第十二开关管导通，使第一控制节点Q(2N-1)近似维持第一参考电平VSS1，而采用第一参考电平VSS1来进行第一开关管T1的信号传递，也而可以减少第一控制节点Q(2N-1)的漏电。

接着，第一时钟信号CK(n)变为高电位，相应地由第二开关管T2源极输出的第一扫描线的栅极驱动信号G(2N-1)以及由第三开关管T3源极输出的第一级传信号ST(2N-1)也转变为高电位。第四开关管T4和第五开关管T5受第一控制节点Q(2N-1)的控制继续导通，此时第二时钟信号CK(n+1)的低电平到来，通过第四开关管T4和第五开关管T5向第二自举电容Cb2充电，使得第一控制节点Q(2N-1)继续维持负电位。与此同时，第四开关管T4的源极输出第二级传信号ST(2N)的低电平，第五开关管T5的源极输出第二扫描线的栅极驱动信号G(2N)的低电平。

之后，第二时钟信号CK(n+1)变为高电位，相应地由第四开关管T4源极输出的第二扫描线的栅极驱动信号G(2N)以及由第五开关管T5源极输出的第二级传信号ST(2N)也转变为高电位，电路进入非工作期间。当第三时钟信号CK(n+3)、以及下级级传信号ST(2N+2)或下级栅极驱动信号G(2N+2)的低电位到来时，第六开关管T6和第七开关管T7均导通，第一控制节点Q(2N-1)的电位被拉到第一扫描线的栅极驱动信号G(2N-1)的高电位，第二开关管T2、第三开关管T3、第四开关管T4以及第五开关管T5均关闭。

此时在非作用期间，由于第一控制节点Q(2N-1)为高电位，经反相器U1反相后得到第二控制节点P(2N-1)为低电位。下拉维持模块18中的第十二开关管T12关闭，而第八开关管T8、第九开关管T9、第十开关管T10以及第十一开关管T11均导通，第一控制节点Q(2N-1)的电位被第八开关管T8和第十一开关管T11抬升并保持在第三参考电平VDD2。而第一扫描线的栅极驱动信号G(2N-1)和第二扫描线的栅极驱动信号G(2N)的电位分别被第九开关管T9和第十开关管T10保持在第二参考电平VDD1。

以图2和图3中的栅极驱动单元1为例，将图2所示的第一级的栅极驱动单元与图3所示的第二级的栅极驱动单元级联，其波形如图4所示。启动脉冲STV为低电平时启动第一级的栅极驱动单元，在其第一控制节点Q(1)为低电平期间，对应的第二控制节点P1为高电平，第一级的栅极驱动单元的第一时钟信号CK1和第二时钟信号CK2的低电位依次到来，对应分别输出第一扫描线的栅极驱动信号G1和第二扫描线的栅极驱动信号G2。通过与第二扫描线的栅极驱动信号G2同时输出的第二级传信号ST2的低电平启动第二级的栅极驱动单元。并在其第一控制节点Q(3)为低电平期间，对应的第二控制节点P3为高电平，第二级的栅极驱动单元的第一时钟信号CK3和第二时钟信号CK4的低电位依次到来，对应分别输出第三扫描线的栅极驱动信号G3和第四扫描线的栅极驱动信号G4。

图5是图1中的栅极驱动单元1应用于最后一级的电路示意图。如图5所示，第一开关管T1的栅极输入前一个栅极驱动单元输出的第二级传信号ST(last-2)，第一上拉模块11和第一下传模块12输入的第一时钟信号为CK3，分别输出倒数第二条扫描线的栅极驱动信号G(last-1)和倒数第二个下传信号ST(last-1)。第二上拉模块13和第二下传模块14输入的第二时钟信号为CK4，分别输出最后一条扫描线的栅极驱动信号G(last)和最后一级的下传信号ST(last)。第六开关管的栅极连接到启动脉冲STV，同时去掉第七开关管T7。

图6是本发明第二实施例的栅极驱动单元的电路示意图。如图6所示，与图1中的栅极驱动单元的区别在于：第六开关管T6采用二极体接法，即第六开关管T6的漏极和栅极皆连接至第一控制节点，即第一开关管T1的漏极。对应的最后一级的栅极驱动单元的电路如图7所示，保留第七开关管T7，并且第七开关管的栅极连接至第二时钟信号CK2。

进一步地，如图8所示，下拉维持模块18中的反相器U1包括主反相模块101和辅助反相模块102。主反相模块101包括：第十三开关管T13、第十四开关管T14、第十五开关管T15以及第十六开关管T16。辅助反相模块102包括第十七开关管T17以及第十八开关管T18。第十三开关管T13的栅极与第一开关管T1的漏极连接，漏极输入第二参考电平VDD1，源极连接第十四开关管T14的漏极。第十四开关管T14的栅极和源极输入第一参考电平VSS1。第十五开关管T15的栅极与第一开关管T1的漏极连接，漏极连接第十七开关管T17的源极，源极为反相器U1的输出端，连接第十六开关管T16的漏极。第十六开关管T16的栅极连接第十三开关管T13的源极，源极输入第一参考电平VSS1。第十七开关管T17的栅极与第一开关管T1的漏极连接，漏极输入第三参考电平VDD2。第十八开关管T18的栅极连接第十六开关管T16的栅极，源极输入第一参考电平VSS1，漏极连接第十七开关管T17的源极。

反相器U1的工作过程如下：

第一控制节点Q(2N-1)为低电位时，主反相器101中的第十三开关管T13和第十五开关管T15均导通，第十四开关管T14和第十六开关管T16均关闭。辅助反相器102中的第十七开关管T17导通，第十八开关管T18关闭。第二控制节点P(2N-1)的电位被抬升至电位高于第二参考电平VDD1的第三参考电平VDD2的电位。第一控制节点Q(2N-1)为高电位时，主反相器101中的第十三开关管T13和第十五开关管T15均关闭，第十四开关管T14和第十六开关管T16均导通。辅助反相器102中的第十七开关管T17关闭，第十八开关管T18导通。第二控制节点P(2N-1)的电位被限制为第一参考电平VSS1的电位。其中，第二控制节点P(2N-1)即为反相器U1的输出端。

在本发明实施例中，连续三级的栅极驱动单元可以共享一个反相器。如图9所示，反相器U2包括三个主反相模块201、203、204和一辅助反相模块202。第一个主反相模块201包括：第十九开关管T19、第二十开关管T20、第二十一开关管T21、第二十二开关管T22。辅助反相模块202包括第二十三开关管T23、第二十四开关管T24、第二十五开关管T25、第二十六开关管T26。第二个主反相模块203包括：第二十七开关管T27、第二十八开关管T28、第二十九开关管T29、第三十开关管T30。第三个主反相模块204包括：第三十一开关管T31以及第三十二开关管T32、第三十三开关管T33以及第三十四开关管T34。第十九开关管T19的栅极与第一级栅极驱动单元中的上拉控制模块的输出端连接，漏极输入第二参考电平VDD1，源极连接第二十开关管T20的漏极，第二十开关管T20的栅极和源极输入第一参考电平VSS1。第二十一开关管T21的栅极与第一级栅极驱动单元中的上拉控制模块的输出端连接，漏极连接第二十五开关管T25的源极，源极为反相器U2的第一输出端P(N)，连接第一级栅极驱动单元中的第八开关管的栅极。第二十二开关管T22的栅极连接第十九开关管T19的源极，源极输入第一参考电平VSS1，漏极连接第二十一开关管T21的源极。第二十三开关管T23的栅极与第一级栅极驱动单元中的上拉控制模块的输出端连接，漏极输入第三参考电平VDD2，源极连接第二十五开关管T25的源极。第二十四开关管T24的栅极连接第二十二开关管T22的栅极，漏极连接第二十五开关管T25的源极，源极连接第二十六开关管T26的漏极。第二十五开关管T25的栅极连接第三级栅极驱动单元中的上拉控制模块的输出端，漏极输入第三参考电平VDD2。第二十六开关管T26的栅极连接第三十四开关管T34的栅极，源极输入第一参考电平VSS1。第二十七开关管T27的栅极连接第二级栅极驱动单元中的上拉控制模块的输出端，漏极输入第二参考电平VDD1，源极连接第二十八开关管T28的漏极。第二十八开关管T28的栅极和源极输入第一参考电平VSS1。第二十九开关管T29的栅极连接第二级栅极驱动单元中的上拉控制模块的输出端，漏极连接第二十五开关管T25的源极，源极为反相器U2的第二输出端P(N+1)，连接第二级栅极驱动单元中的第八开关管的栅极。第三十开关管T30的栅极连接第二十七开关管T27的源极，源极输入第一参考电平VSS1，漏极连接第二十九开关管T29的源极。第三十一开关管T31的栅极连接第三级栅极驱动单元中的上拉控制模块的输出端，漏极输入第二参考电平VDD1，源极连接第三十二开关管T32的漏极。第三十二开关管T32的栅极和源极输入第一参考电平VSS1。第三十三开关管T33的栅极连接第三十一开关管T31的栅极，漏极连接第二十五开关管T25的源极，源极为反相器U2的第三输出端，连接第三级栅极驱动单元中的第八开关管的栅极。第三十四开关管T34的栅极连接第三十一开关管T31的源极，源极输入第一参考电平VSS1，漏极连接第三十三开关管T33的源极。

反相器U2的具体的工作过程与反相器U1类似，在此不再赘述。

图10是包括图9中的反相器的栅极驱动单元的波形示意图。如图10所示，取N＝1，M＝1，对应地，P1为反相器U2的第一输出端，连接至第一级栅极驱动单元中的第八开关管的栅极，P2为第二输出端，连接至第二级栅极驱动单元中的第八开关管的栅极，P3为第三输出端，连接至第三给栅极驱动单元中的第八开关管的栅极。K1为反相器U2的共享节点，位于第二十五开关管25的源极。从图中可以看出，反相器U2的第一输出端P1的电位与第一级栅极驱动单元中的第一控制节点Q1的电位相反，此时第一主反相模块201处于工作期间。反相器U2的第二输出端P2的电位与第二级栅极驱动单元中的第一控制节点Q2的电位相反，此时第二主反相模块203处于工作期间。反相器U2的第三输出端P3的电位与第三级栅极驱动单元中的第一控制节点Q3的电位相反，此时第三主反相模块204处于工作期间。而共享节点K1在任一一个主反相模块工作时皆为高电位。

综上所述，本发明在每级栅极驱动单元中包括用于根据上级级传信号生成扫描电平信号的上拉控制模块、用于根据扫描电平信号和第一时钟信号，拉升两条扫描线中的第一扫描线的栅极驱动信号的第一上拉模块、用于根据扫描电平信号和第二时钟信号，拉升两条扫描线中的第二扫描线的栅极驱动信号的第二上拉模块、用于根据扫描电平信号生成第一级传信号的第一下传模块、用于根据扫描电平信号生成第二级传信号的第二下传模块、用于拉低第一扫描线和第二扫描线的栅极驱动信号的下拉模块、第一自举电容、第二自举电容、以及用于维持第一扫描线和第二扫描线的栅极驱动信号的低电平的下拉维持模块，使每个栅极驱动单元分别驱动连续设置的两条扫描线，能够减少GOA电路的元件数量，便于实现超窄边框设计。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括级联的多个栅极驱动单元，每个所述栅极驱动单元用于分别驱动连续设置的两条扫描线，包括：

上拉控制模块，用于根据上级级传信号生成扫描电平信号；

第一上拉模块，用于根据所述扫描电平信号和第一时钟信号，拉升所述两条扫描线中的第一扫描线的栅极驱动信号；

第二上拉模块，用于根据所述扫描电平信号和第二时钟信号，拉升所述两条扫描线中的第二扫描线的栅极驱动信号；

第一下传模块，用于根据所述扫描电平信号生成第一级传信号；

第二下传模块，用于根据所述扫描电平信号生成第二级传信号；

下拉模块，用于拉低所述第一扫描线和所述第二扫描线的栅极驱动信号；

第一自举电容，用于生成所述第一扫描线的栅极驱动信号的低电平；

第二自举电容，用于生成所述第二扫描线的栅极驱动信号的低电平；

下拉维持模块，用于维持所述第一扫描线和所述第二扫描线的栅极驱动信号的低电平。

2.根据权利要求1所述的电路，其特征在于，所述上拉控制模块包括第一开关管，所述第一开关管的栅极输入所述上级级传信号，源极接第一参考电平，漏极分别与所述第一上拉模块、所述第二上拉模块、第一下传模块、所述第二下传模块、所述第一自举电容、所述第二自举电容以及所述下拉维持模块连接。

3.根据权利要求2所述的电路，其特征在于，

所述第一上拉模块包括第二开关管，所述第二开关管的栅极与所述第一开关管的漏极连接，漏极输入所述第一时钟信号，源极输出所述第一扫描线的栅极驱动信号；

所述第一下传模块包括第三开关管，所述第三开关管的栅极与所述第一开关管的漏极连接，漏极输入所述第一时钟信号，源极输出所述第一级传信号。

4.根据权利要求2所述的电路，其特征在于，

所述第二上拉模块包括第四开关管，所述第四开关管的栅极与所述第一开关管的漏极连接，漏极输入所述第二时钟信号，源极输出所述第二扫描线的栅极驱动信号。

5.根据权利要求2所述的电路，其特征在于，所述第二下传模块包括第五开关管，所述第五开关管的栅极与所述第一开关管的漏极连接，漏极输入所述第二时钟信号，源极输出所述第二级传信号。

6.根据权利要求2所述的电路，其特征在于，所述下拉模块包括第六开关管和第七开关管，所述第六开关管的栅极输入下级级传信号或下级栅极驱动信号，漏极与所述第一开关管的漏极连接，源极连接所述第七开关管的漏极；所述第七开关管的栅极输入第三时钟信号，源极连接于所述第一扫描线的栅极驱动信号。

7.根据权利要求2所述的电路，其特征在于，所述下拉维持模块包括包括反相器、第八开关管、第九开关管、第十开关管、第十一开关管以及第十二开关管：

所述反相器的输入端与所述第一开关管的漏极连接，所述反相器的输出端连接所述第八开关管的栅极、第九开关管的栅极、第十开关管的栅极以及第十一开关管的栅极，所述第八开关管的漏极与所述第一开关管的漏极连接，源极连接所述第十一开关管的源极，所述第九开关管的漏极输入第二参考电平，源极连接于所述第一扫描线的栅极驱动信号，所述第十开关管的漏极输入所述第二参考电平，源极连接于所述第二扫描线的栅极驱动信号，所述第十一开关管的漏极输入第三参考电平，源极连接第十二开关管的漏极，所述第十二开关管的栅极与所述第一开关管的漏极连接，源极输入第一参考电平。

8.根据权利要求7所述的电路，其特征在于，所述反相器包括主反相模块和辅助反相模块，所述主反相模块包括：第十三开关管、第十四开关管、第十五开关管以及第十六开关管，所述辅助反相模块包括第十七开关管以及第十八开关管，所述第十三开关管的栅极与所述第一开关管的漏极连接，漏极输入所述第二参考电平，源极连接所述第十四开关管的漏极，所述第十四开关管的栅极和源极输入所述第一参考电平；所述第十五开关管的栅极与所述第一开关管的漏极连接，漏极连接所述第十七开关管的源极，源极为所述反相器的输出端，连接所述第十六开关管的漏极；所述第十六开关管的栅极连接所述第十三开关管的源极，源极输入所述第一参考电平；所述第十七开关管的栅极与所述第一开关管的漏极连接，漏极输入所述第三参考电平；所述第十八开关管的栅极连接所述第十六开关管的栅极，源极输入所述第一参考电平，漏极连接所述第十七开关管的源极。

9.根据权利要求7所述的电路，其特征在于，连续三级的所述栅极驱动单元共享所述反相器。

10.根据权利要求9所述的电路，其特征在于，所述反相器包括三个主反相模块和一辅助反相模块，第一个所述主反相模块包括：第十九开关管、第二十开关管、第二十一开关管、第二十二开关管；所述辅助反相模块包括第二十三开关管、第二十四开关管、第二十五开关管、第二十六开关管；第二个所述主反相模块包括：第二十七开关管、第二十八开关管、第二十九开关管、第三十开关管；第三个所述主反相模块包括：第三十一开关管以及第三十二开关管、第三十三开关管以及第三十四开关管；

所述第十九开关管的栅极与第一级栅极驱动单元中的所述上拉控制模块的输出端连接，漏极输入所述第二参考电平，源极连接所述第二十开关管的漏极，所述第二十开关管的栅极和源极输入所述第一参考电平；所述第二十一开关管的栅极与所述上拉控制模块的输出端连接，漏极连接所述第二十五开关管的源极，源极为所述反相器的第一输出端，连接所述第一级栅极驱动单元中的所述第八开关管的栅极，所述第二十二开关管的栅极连接第十九开关管的源极，源极输入所述第一参考电平，漏极连接所述第二十一开关管的源极；

所述第二十三开关管的栅极与所述上拉控制模块的输出端连接，漏极输入所述第三参考电平，源极连接所述第二十五开关管的源极；所述第二十四开关管的栅极连接所述第二十二开关管的栅极，漏极连接所述第二十五开关管的源极，源极连接所述第二十六开关管的漏极；所述第二十五开关管的栅极连接第三级栅极驱动单元中的上拉控制模块的输出端，漏极输入所述第三参考电平；所述第二十六开关管的栅极连接所述第三十四开关管的栅极，源极输入所述第一参考电平；

所述第二十七开关管的栅极连接第二级栅极驱动单元中的上拉控制模块的输出端，漏极输入所述第二参考电平，源极连接所述第二十八开关管的漏极；所述第二十八开关管的栅极和源极输入所述第一参考电平；所述第二十九开关管的栅极连接所述第二级栅极驱动单元中的上拉控制模块的输出端，漏极连接所述第二十五开关管的源极，源极为所述反相器的第二输出端，连接所述第二级栅极驱动单元中的第八开关管的栅极；第三十开关管的栅极连接所述第二十七开关管的源极，源极输入所述第一参考电平，漏极连接所述第二十九开关管的源极；

所述第三十一开关管的栅极连接所述第三级栅极驱动单元中的上拉控制模块的输出端，漏极输入所述第二参考电平，源极连接所述第三十二开关管的漏极；所述第三十二开关管的栅极和源极输入所述第一参考电平；所述第三十三开关管的栅极连接所述第三十一开关管的栅极，漏极连接所述第二十五开关管的源极，源极为所述反相器的第三输出端，连接所述第三级栅极驱动单元中的第八开关管的栅极；所述第三十四开关管的栅极连接所述第三十一开关管的源极，源极输入所述第一参考电平，漏极连接所述第三十三开关管的源极。