CN103930996B - 半导体器件 - Google Patents

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Abstract

MOSFET(1)设置有：衬底(10)，其包括碳化硅、在其一个主表面(10A)侧开口、具有被形成在其中的具有侧壁表面(19A)的沟槽(19)；栅极绝缘膜(21)，其被形成为与侧壁表面(19A)的顶部接触；以及栅电极(23)，其被形成为与栅极绝缘膜(21)的顶部接触，其中，在位于侧壁表面(19A)上并且一边上的长度为100nm的正方形区域内的表面粗糙度为1.0nm RMS或更小。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，并且更加具体地，涉及一种具有被形成在包括沟槽壁表面的区域中的沟道区的沟槽栅极型半导体器件。
背景技术
近年来，为了实现半导体器件的高击穿电压、低功率，以及在高温环境下的利用，已经开始采用碳化硅作为用于半导体器件的材料。碳化硅是具有比硅的带隙大的带隙的宽带隙半导体，在传统上已经使用硅作为用于半导体器件的材料。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件能够具有高击穿电压、减小的导通电阻等等。此外，与采用硅作为其材料的半导体器件相比，即使在高温环境下，由此采用碳化硅作为其材料的半导体器件有利地具有被较少地劣化的特性。
在这样的采用碳化硅作为其材料的半导体器件中，已经提出对于单位单元的小型化等等有利的沟槽栅极型。此外，已经提出了通过避免由离子诸如对沟道形成表面造成的损坏来提高在沟槽栅极型半导体器件中的开关特性(参见例如日本专利特开No.9-74191(专利文献1))。
引用列表
专利文献
PTL1：日本专利特开No.9-74191
发明内容
技术问题
然而，即使如在专利文献1中所描述地避免通过离子注入对沟道表面的损坏，沟槽栅极型半导体器件也可能具有增加的沟道电阻，并且可以进一步要求减小导通电阻。
已经提出本发明以处理这样的问题，并且本发明的一个目的是为了提供一种半导体器件，该半导体器件能够抑制沟槽栅极型半导体器件的沟道电阻，并且实现导通电阻的进一步减小。
技术解决方案
根据本发明的半导体器件包括：衬底，在该衬底中形成有沟槽，并且该衬底由碳化硅制成，该沟槽在一个主表面侧开口并且具有侧壁表面；栅极绝缘膜，该栅极绝缘膜被形成在与其接触的侧壁表面上；以及栅电极，该栅电极被形成在与其接触的栅极绝缘膜上。衬底包括源极区，该源极区具有第一导电类型，该源极区被布置为在侧壁表面处被暴露；和体区，该体区具有第二导电类型，该体区被布置在相对于源极区与主表面相反的位置上，与源极区接触，并且在侧壁表面处被暴露。在侧壁表面中具有100nm的各个边的正方形区域具有以RMS表示的不大于1.0nm的表面粗糙度。
本发明的发明人研究了即使避免通过离子注入对沟道形成表面的损坏也不能够充分地减小沟道栅极型半导体器件的沟道电阻的理由。结果，发明人已经发现，与传统的表面粗糙度相比，通过减小要形成沟道区的沟槽的侧壁表面的表面粗糙度，能够减小沟道电阻。更加具体地，在如在具有100nm的各个边的正方形区域中计算的微观范围中，通过将侧壁表面的表面粗糙度设定为以RMS表示的不大于1.0nm，能够有效地减小沟道电阻。
在根据本发明的半导体器件中，沟槽的侧壁表面的微观表面粗糙度被减小到以RMS表示的不大于1.0nm。结果，根据按照本发明的半导体器件，能够提供一种能够抑制沟道电阻并且实现进一步减小导通电阻的沟槽栅极型半导体器件。通过将微观表面粗糙度设定为以RMS表示的不大于0.4nm，能够进一步减小沟道电阻。另一方面，由于在碳化硅晶体内的原子排列，微观表面粗糙度不小于0.07nm。例如，通过AFM(原子力显微镜)，能够测量这样的微观表面粗糙度。
在上述的半导体器件中，侧壁表面可以具有比主表面的表面粗糙度低的表面粗糙度。因此，通过减小侧壁表面的表面粗糙度以小于主表面的表面粗糙度，能够更加可靠地抑制沟道电阻。
在上述半导体器件中，沟槽可以还具有底壁表面，该底壁表面被形成为与侧壁表面相交，并且侧壁表面可以具有比底壁表面的表面粗糙度低的表面粗糙度。因此，通过减小侧壁表面的表面粗糙度以小于沟槽的底壁表面的表面粗糙度，能够更加可靠地抑制沟道电阻。
在上述半导体器件中，由侧壁表面相对于构成衬底的碳化硅的{01-12}面形成的角可以小于由主表面相对于构成衬底的碳化硅的{0001}面形成的角。
通过使侧壁表面接近{01-12}面，能够减小沟道电阻。另外，通过将由侧壁表面相对于{01-12}面形成的角减小到使得该角小于由主表面相对于{0001}面形成的角，即，衬底主表面相对于{0001}面的偏离角，能够进一步可靠地抑制沟道电阻。
在上述半导体器件中，由主表面相对于构成衬底的碳化硅的{0001}面形成的角可以不大于8°。因此，当从通过在允许容易生长的<0001>方向中生长碳化硅而制作的单晶碳化硅的晶锭获得SiC衬底时，能够以高产率获得并且以较低的成本制造衬底。
在上述半导体器件中，侧壁表面可以对应于构成衬底的碳化硅的特定晶面。通过使用特定晶面构成侧壁表面，侧壁表面的微观表面粗糙度能够被容易地减小到以RMS表示的不大于1.0nm。
在上述半导体器件中，侧壁表面可以对应于包括构成衬底的碳化硅的(0-33-8)面的(0-11-2)面。
通过使用由(0-11-2)面制成的晶面构成侧壁表面，能够进一步减小沟道电阻。因为当(0-11-2)面被微观地形成为包括(0-33-8)面的(0-11-2)面时，(0-11-2)面变成化学稳定的，能够相对容易地形成(0-11-2)面。更加具体地，通过被形成为通过交替地设置(0-33-8)面和被连接到(0-33-8)面且不同于(0-33-8)面的、例如(0-11-1)面的另一面构成的面能够相对容易地形成(0-11-2)面。在此，术语“微观地”指的是“精密到使得考虑至少大约是原子间的间距的两倍大的尺寸的程度”。
在上述半导体器件中，可以通过热蚀刻形成侧壁表面。因此，使用碳化硅的特定晶面容易地构成侧壁表面。
发明的有益效果
从上面的描述显然的是，根据按照本发明的半导体器件，能够提供一种半导体器件，该半导体器件能够抑制沟槽栅极型半导体器件的沟道电阻，并且实现导通电阻的进一步减小。
附图说明
图1是示出MOSFET的结构的示意性的横截面图。
图2是示意性地示出用于制造MOSFET的方法的流程图。
图3是用于图示用于制造MOSFET的方法的示意性的横截面图。
图4是用于图示用于制造MOSFET的方法的示意性的横截面图。
图5是用于图示用于制造MOSFET的方法的示意性的横截面图。
图6是用于图示用于制造MOSFET的方法的示意性的横截面图。
图7是用于图示用于制造MOSFET的方法的示意性的横截面图。
图8是用于图示用于制造MOSFET的方法的示意性的横截面图。
图9是用于图示用于制造MOSFET的方法的示意性的横截面图。
图10是用于图示用于制造MOSFET的方法的示意性的横截面图。
图11是用于图示用于制造MOSFET的方法的示意性的横截面图。
具体实施方式
在下文中，将会参考附图描述本发明的实施例。应注意的是，在下面提及的附图中，相同或者相对应的部分被给予相同的附图标记并且没有被重复地描述。此外，在本说明书中，通过[]表示单独取向，通过<>表示群取向，通过()表示单独的面，并且通过{}表示群面。另外，负指数应当通过在数字上面放上“-”(横条)来被晶体学地指示，但是在本说明书中通过在数字前面放上负号来指示。此外，六方晶碳化硅的Si(硅)面被定义为(0001)面，并且其C(碳)面被定义为(000-1)面。结果，例如，在{01-12}面当中，在Si面侧的面被表达为(01-12)面，并且在C面侧的面被表达为(0-11-2)面。在此，在Si面侧的面指的是相对于Si面具有小于90°的角的面，并且在C面侧的面指的是相对于C面具有小于90°的角的面。
首先，作为本发明的一个实施例，将会描述作为半导体器件的沟槽型MOSFET(金属氧化物半导体场效应晶体管)，以及其制造方法。参考图1，MOSFET1包括具有n型导电性(第一导电类型)的碳化硅衬底11、由碳化硅制成并且具有n型导电性的漂移层12、具有p型导电性(第二导电类型)的p型体区14、具有n型导电性的n+区15、以及具有p型导电性的p+区16。碳化硅衬底11、漂移层12、p型体区14、n+区15和p+区16构成衬底10。
漂移层12被形成在碳化硅衬底11的一个主表面11A上，并且具有n型导电性，因为其包含n型杂质。被包含在漂移层12中的n型杂质是例如N(氮)，并且以比被包含在碳化硅衬底11中的n型杂质的浓度(密度)低的浓度被包含。漂移层12是被形成在碳化硅衬底11的一个主表面11A上的外延生长层。漂移层12可以包括缓冲层，该缓冲层在与碳化硅衬底11的界面附近具有增加的杂质浓度。
在衬底10中形成沟道19，沟道19具有锥形的侧壁表面19A和平坦的底壁表面19B，侧壁表面19A之间的宽度从在与碳化硅衬底11侧相反的一侧的主表面10A朝着碳化硅衬底11侧逐渐地变窄；底壁表面19B与侧壁表面19A相交并且沿着主表面10A延伸。沟道19的各个侧壁表面19A可以被形成为相对于构成衬底10的碳化硅的{0001}面具有不小于45°并且不大于90°的角。
p型体区14被形成为在衬底10内包括沟槽19的侧壁(即，构成沟槽19的侧壁的一部分)，并且在远离沟槽19的侧壁的方向中沿着主表面11A延伸。p型体区14具有p型导电性，因为其包含p型杂质。被包含在p型体区14中的p型杂质是例如Al(铝)、B(硼)等等。
作为源极区的n+区15被形成为在衬底10内包括沟槽19的侧壁，并且从p型体区14到主表面10A延伸。具体地，n+区15被形成为与p型体区14接触，并且包括沟槽19的侧壁和主表面10A。n+区15以比被包含在漂移层12中的n型杂质的浓度(密度)高的浓度包含n型杂质，例如P(磷)等等。
p+区16被形成在衬底10内以包括主表面10A并且与n+区15相邻(即，与其接触)。p+区16以比被包含在p型体区14中的p型杂质的浓度(密度)高的浓度包含p型杂质，例如Al等等。沟槽19被形成以穿透n+区15和p型体区14并且到达漂移层12。
具体地，衬底10包括n+区15和p型体区14，作为源极区的n+区15被布置为在沟槽19的侧壁表面19A处暴露；p型体区14被布置在与主表面10A相反的n+区15的侧面上、与n+区15接触，并且被暴露在侧壁表面19A处。
此外，参考图1，MOSFET1包括用作栅极绝缘膜的栅极氧化物膜21、栅电极23、源极接触电极22、层间绝缘膜24、源极布线25、漏电极26、以及背侧表面保护电极27。
栅极氧化物膜21被形成为覆盖沟槽19的表面并且在主表面10A上延伸，并且是由例如二氧化硅(SiO2)制成。
栅电极23被布置成与栅极氧化物膜21接触以填充沟槽19。栅电极23是由例如诸如被掺杂有杂质的多晶硅、Al等等的导体制成。
源极接触电极22被布置成通过从n+区15上方延伸到p+区16上方来与n+区15和p+区16接触。此外，源极接触电极22是由能够与n+区15和p+区16欧姆接触的材料，例如，NixSiy(硅化镍)、TixSiy(硅化钛)、AlxSiy(硅化铝)、TixAlySiz(硅化钛铝)等等制成。
层间绝缘膜24被形成在衬底10的主表面10A上方以与栅极氧化物膜21一起包围栅电极23，并且将栅电极23与源极接触电极22和源极布线25隔离，并且是由例如用作绝缘体的二氧化硅(SiO2)制成。
源极布线25被形成在衬底10的主表面10A上方以覆盖中间绝缘膜24和源极接触电极22的表面。此外，源极布线25是由诸如Al的导体制成，并且经由源极接触电极22被与n+区15电气地连接。
漏电极26被形成为与碳化硅衬底11的、在与形成有漂移层12一侧相反的一侧的主表面11B接触。漏电极26是由能够与碳化硅衬底11欧姆接触的材料，例如，与用于源极接触电极22的材料相同的材料制成，并且与碳化硅衬底11电气地连接。
背侧表面保护电极27被形成为覆盖漏电极26，并且是由例如用作导体的Al等等制成。
接下来，将会描述MOSFET1的操作。参考图1，在栅电极23具有比阈值电压小的电压的状态下，即，在截止状态下，即使电压被施加在漏电极26和源极接触电极22之间，在p型体区14和漂移层12之间的pn结也被反向偏置，并且从而获得非导电状态。另一方面，当等于或者高于阈值电压的电压被施加到栅电极23时，反型层被形成在p型体区14的与栅极氧化物膜21接触的部分附近的沟道区中。结果，n+区15和漂移层12被相互电气地连接，并且实现导通状态，并且电流在源极接触电极22和漏电极26之间流动。
在此，在根据本实施例的MOSFET1中，在沟槽19的侧壁表面19A中具有100nm的各个边的正方形区域具有以RMS表示的不大于1.0nm的表面粗糙度。因此，与栅极氧化物膜21接触的p型体区14的表面被平滑，抑制了沟道电阻。结果，根据本实施例的MOSFET1用作能够实现导通电阻的减小的沟槽栅极型半导体器件。应注意的是，通过将侧壁表面19A的表面粗糙度设定为以RMS表示的不大于0.4nm，能够更加容易地抑制沟道电阻。
优选地，在MOSFET1中，侧壁表面19A具有比主表面10A的表面粗糙度(RMS)低的表面粗糙度。由此，能够更加可靠地抑制沟道电阻。
优选地，在MOSFET1中，侧壁表面19A具有比底壁表面的表面粗糙度(RMS)低的表面粗糙度。由此，能够更加可靠地抑制沟道电阻。
优选地，在MOSFET1中，由侧壁表面19A相对于构成衬底10的碳化硅的{01-12}面形成的角比由主表面10A相对于构成衬底10的碳化硅的{0001}面形成的角小。因此，能够进一步可靠地减小沟道电阻。
优选地，在MOSFET1中，由主表面10A相对于构成衬底10的碳化硅的{0001}面形成的角不大于8°。因此，当从通过在允许容易生长的<0001>方向中生长碳化硅制作的单晶碳化硅的晶锭获得碳化硅衬底11时，能够以高产率获得并且以较低的成本制造碳化硅衬底11。
此外，在MOSFET1中，侧壁表面19A可以对应于构成衬底10的碳化硅的特定晶面。通过使用特定晶面构成侧壁表面19A，侧壁表面19A的表面粗糙度能够被容易地减小。
此外，在MOSFET1中，侧壁表面19A可以对应于包括构成衬底10的碳化硅的(0-33-8)面的(0-11-2)面。因此，能够进一步减小沟道电阻。
另外，在MOSFET1中，可以通过热蚀刻来形成侧壁表面19A。因此，使用碳化硅的特定晶面容易地构成侧壁表面19A。
接下来，将会参考图2至图11描述用于制造本实施例的MOSFET1的方法的一个示例。参考图2，在用于制造本实施例中的MOSFET1的方法中，首先，作为步骤(S10)，执行碳化硅衬底制备步骤。在此步骤(S10)中，参考图3，制备由例如4H六方晶的碳化硅制成的碳化硅衬底11。
接下来，作为步骤(S20)，执行漂移层形成步骤。在此步骤(S20)中，参考图3，通过外延生长，由碳化硅制成的漂移层12被形成在碳化硅衬底11的一个主表面11A上。
接下来，作为步骤(S30)，执行体区形成步骤。在此步骤(S30)中，参考图3和图4，通过将例如Al离子注入到漂移层12中来形成p型体区14。在这种场合下，p型体区14被形成为具有等于图4中的p型体区14和n+区15的组合厚度的厚度。
接下来，作为步骤(S40)，执行源极接触区形成步骤。在此步骤(S40)中，参考图4，通过将例如P离子注入到在步骤(S30)中形成的p型体区14来形成n+区15。结果，获得在图4中示出的结构。
接下来，作为步骤(S50)，执行掩膜形成步骤。在此步骤(S50)中，参考图5，形成掩膜层90，掩膜层90例如在要形成沟槽19的所期望的区域处具有开口90A，并且是由二氧化硅制成。
接下来，作为步骤(S60)，执行RIE步骤。在此步骤(S60)中，使用在步骤(S50)中形成的掩膜层90作为掩膜来执行RIE(反应离子蚀刻)。因此，蚀刻沿着箭头α线性地进行，形成具有与开口90A的平面形状大体上相同的平面形状的沟槽19。虽然沟槽19被形成为去除在图5中的n+区15的一部分，沟槽19可以被形成为穿透n+区15并且到达p型体区14。
接下来，作为步骤(S70)，执行热蚀刻步骤。在此步骤中，参考图5和图6，使用例如卤素基气体执行热蚀刻。由此，沿着箭头β扩大在步骤(S60)中形成的沟道。结果，形成沟槽19，其穿透n+区15和p型体区14并且在沿着碳化硅衬底11的主表面11A的方向中(在图5中，在纸面的深度方向中)延伸。
在这样的场合下，参考图6，例如，衬底10的主表面10A相对于(000-1)面具有不大于8°的偏离角。由此，沟槽19的侧壁表面19A能够对应于化学稳定的晶面，例如，包括(0-33-8)面的(0-11-2)面。结果，能够显著地减小侧壁表面19A的表面粗糙度，并且能够减小沟道电阻。其后，如在图7中所示，去除掩膜层90，并且从而完成沟槽19。通过这样的程序，沟槽19的侧壁表面19A的微观表面粗糙度能够被减小到以RMS表示的不大于1.0nm，并且侧壁表面19A的表面粗糙度能够被减小到比主表面10A和底壁表面19B的表面粗糙度低。
接下来，作为步骤(S80)，执行电势保持区形成步骤。在此步骤(S80)中，参考图7和图8，通过将例如Al离子注入到在步骤(S40)中形成的n+区15，来形成p+区16。例如，能够通过在n+区15的表面上，形成由二氧化硅(SiO2)制成并且在要注入离子的所期望的区域处具有开口的掩膜层，来执行用于形成p+区16的离子注入。因此，完成构成MOSFET1的衬底10。
接下来，作为步骤(S90)，执行活化退火步骤。在此步骤(S90)中，通过加热衬底10活化在步骤(S30)、(S40)、以及(S80)中引进的杂质。具体地，衬底10被加热到例如不小于1600℃并且不大于1900℃的温度范围，并且被保持不小于一分钟并且不大于30分钟的时段。因此，在其中引进有杂质的区域中产生所期望的载流子。
接下来，作为步骤(S100)，执行栅极氧化物膜形成步骤。在此步骤(S100)中，参考图9，例如，通过在氧气氛中将衬底加热到1300℃并且将其保持60分钟的加热处理，形成栅极氧化物膜21。
接下来，作为步骤(S110)，执行栅电极形成步骤。在此步骤(S110)中，参考图10，例如，通过LPCVD(低压化学气相沉积)方法，形成多晶硅膜填充沟槽19。因此，形成栅电极23。
接下来，作为步骤(S120)，执行层间绝缘膜形成步骤。在此步骤(S120)中，参考图10和图11，例如，通过P(等离子体)-CVD方法形成由用作绝缘体的SiO2制成的层间绝缘膜24，以覆盖栅电极23和栅极氧化物膜21。
接下来，作为步骤(S130)，执行欧姆电极形成步骤。在此步骤(S130)中，参考图11，穿透层间绝缘膜24和栅极氧化物膜21的空穴部分被形成在要形成源极接触电极22的所期望的区域处。然后，例如，形成由Ni制成的膜以填充空穴部分。另一方面，形成要用作漏电极26的膜，例如由Ni制成的膜，以与碳化硅衬底11的、在与漂移层12侧相反的一侧的主表面接触。其后，执行合金加热处理以将由Ni制成的膜的至少一部分硅化，并且从而完成源极接触电极22和漏电极26。
接下来，作为步骤(S140)，执行布线形成步骤。在此步骤(S140)中，参考图11和1，例如，通过蒸镀方法，由用作导体的Al制成的源极布线25被形成在主表面10A上方，以覆盖层间绝缘膜24和源极接触电极22的上表面。此外，形成也由Al制成的背侧保护电极27，以覆盖漏电极26。通过上面的程序，完成作为本实施例中的半导体器件的MOSFET1的制造。
虽然上述实施例已经描述作为本实施例的半导体器件的一个示例的沟槽型MOSFET，但是本发明中的半导体器件不限于此，并且可广泛地应用于诸如沟槽型IGBT(绝缘栅双极晶体管)的具有沟槽栅极的半导体器件。
应当理解，在此公开的实施例在任何方面是说明性的并且是非限制性的。本发明的范围由权利要求的范围而不是在上面的描述来限定，并且旨在包括等效于权利要求的范围内的意义和范围的任何修改。
工业适用性
根据本发明的半导体器件可以特别地有利地应用于具有沟槽栅极的半导体器件。
附图标记列表
1：MOSFET；10：衬底；10A：主表面；11：碳化硅衬底；11A,11B：主表面；12：漂移层；14：p型体区；15：n+区；16：p+区；19：沟槽；19A：侧壁表面；19B：底壁表面；21：栅极氧化物膜；22：源极接触电极；23：栅电极；24：层间绝缘膜；25：源极布线；26：漏电极；27：背侧表面保护电极；90：掩膜层；90A：开口。

Claims (6)

1.一种半导体器件，包括：
衬底，所述衬底具有形成在所述衬底中的沟槽，并且所述衬底由碳化硅制成，所述沟槽在一个主表面侧开口并且具有侧壁表面；
栅极绝缘膜，所述栅极绝缘膜与所述侧壁表面接触地形成在所述侧壁表面上；以及
栅电极，所述栅电极与所述栅极绝缘膜接触地形成在所述栅极绝缘膜上，
其中，所述衬底包括
具有第一导电类型的源极区，所述源极区被布置为在所述侧壁表面处被暴露，以及
具有第二导电类型的体区，所述体区相对于所述源极区被布置在与所述一个主表面相反的位置上，所述体区与所述源极区接触，并且在所述侧壁表面处被暴露，并且
在所述侧壁表面中的每个边为100nm的正方形区域具有以RMS表示的不大于1.0nm的表面粗糙度，
其中，由所述侧壁表面相对于构成所述衬底的碳化硅的{01-12}面形成的角小于由所述主表面相对于构成所述衬底的碳化硅的{0001}面形成的角。
2.根据权利要求1所述的半导体器件，其中，所述侧壁表面具有比所述主表面的表面粗糙度低的表面粗糙度。
3.根据权利要求1或2所述的半导体器件，其中
所述沟槽还具有底壁表面，所述底壁表面被形成为与所述侧壁表面相交，并且
所述侧壁表面具有比所述底壁表面的表面粗糙度低的表面粗糙度。
4.根据权利要求1所述的半导体器件，其中，由所述主表面相对于构成所述衬底的碳化硅的{0001}面形成的角不大于8°。
5.根据权利要求1所述的半导体器件，其中，利用通过微观地交替设置具有面取向(0-33-8)的第一面和与所述第一面连接且具有与所述第一面不同的面取向的第二面而构成的(0-11-2)晶面，来构成所述侧壁表面。
6.根据权利要求5所述的半导体器件，其中，通过热蚀刻形成所述侧壁表面。
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