CN103907195B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种MOSFET(1)设置有：衬底(10)，该衬底设置有沟槽(20)，该沟槽(20)具有相对于{0001}面具有50°至65°的偏离角的壁表面(20A)；氧化物膜(30)；和栅电极(40)。该衬底(10)包括源极区(14)、体区(13)和漂移区(12)，漂移区(12)被形成为将体区(13)夹在源极区(14)和漂移区(12)之间。源极区(14)和体区(13)是借助离子注入形成的。在体区(13)中，内部区域(13A)垂直于衬底主表面(10A)的方向上具有1μm或更小的厚度，所述内部区域(13A)被夹在源极区(14)和漂移区(12)之间。体区(13)中的杂质浓度为3×1017cm‑3或更大。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件和制造半导体器件的方法，更具体地，涉及一种抑制沟道迁移率降低和穿通现象发生，并且能够有效制造的半导体器件，以及制造这种半导体器件的方法。
背景技术
近年来，为了在半导体器件中实现高击穿电压、低功耗等，已经采用碳化硅作为半导体器件的材料。碳化硅是宽带隙半导体，具有比通常广泛用作半导体器件材料的硅大的带隙。因此，通过采用碳化硅作为半导体器件的材料，半导体器件可以具有高击穿电压、降低的导通电阻等。此外，有利的是，采用碳化硅作为其材料的半导体器件具有相比采用硅作为其材料的半导体器件的特性，即使在高温环境下也很少恶化的特性。
使用碳化硅作为其材料的示例性半导体器件是一种诸如MOSFET(金属氧化物场效应晶体管)的半导体器件，其根据预定的阈值电压控制沟道区中存在/不存在反型层，以导通和中断电流。对于这种MOSFET，例如，为了实现进一步减小导通电阻，考虑使用特征为沿着沟槽的壁表面形成沟道区的沟槽型器件结构，代替常规的平面型器件结构(例如，参见日本专利特开No.7-326755(专利文献1)、日本专利特开No.2008-235546(专利文献2)和日本专利特开No.8-70124(专利文献3))。
引用列表
专利文献
PTL1：日本专利特开No.7-326755
PTL2：日本专利特开No.2008-235546
PTL3：日本专利特开No.8-70124
发明内容
技术问题
本文中，在常规MOSFET中，当要形成反型层的体区适于具有高杂质浓度时，沟道迁移率减小。因此，体区的杂质浓度需要不大于某一值。然而，当体区适于具有低杂质浓度时，需要增加体区的厚度以抑制体区中的完全耗尽(穿通现象)。因此，当例如借助离子注入形成体区时，增加了要求进行离子注入的次数。这使得很难有效地制造MOSFET。由此，很难有效地制造常规的MOSFET，同时抑制沟道迁移率降低和穿通现象发生，这是不利的。
制作本发明以解决前文的问题，并且本发明的目的是提供一种抑制了沟道迁移率降低和穿通现象发生并且能够有效制造的半导体器件，以及制造这种半导体器件的方法。
问题的解决方案
根据本发明的半导体器件包括：衬底，该衬底由碳化硅制成并且设置有沟槽，该沟槽具有相对于{0001}面具有不小于50°且不大于65°的偏离角的壁表面，并且在衬底一个主表面侧具有开口；氧化物膜，该氧化物膜形成在沟槽的壁表面上并且与沟槽的壁表面接触；和电极，该电极设置在氧化物膜上且与氧化物膜接触。该衬底包括：源极区，该源极区具有第一导电类型，并且被形成为包括该一个主表面和该壁表面；体区，该体区具有第二导电类型，并且被形成为包括该壁表面并与源极区接触；和漂移区，该漂移区具有第一导电类型，并且被形成为包括该壁表面并与体区接触，以将体区夹在源极区和漂移区之间。该源极区和体区是借助离子注入形成的。体区具有夹在源极区和漂移区之间的区域，并且该区域在垂直于该一个主表面的方向上具有1μm或更小的厚度。体区具有3×1017cm-3或更大的杂质浓度。
本发明人充分检验了有效制造半导体器件同时抑制沟道迁移率降低和穿通现象发生的方案。结果，已经发现当在形成了沟道区的区域附近的沟槽壁表面适于具有落入预定范围内、具体地相对于{0001}面为不小于50°且不大于65°的偏离角时，显著改进了在沟道迁移率的增加和体区杂质浓度的增加之间的冲突关系。因此，本发明人实现了本发明。在根据本发明的半导体器件中，该衬底设置有沟槽，该沟槽具有相对于{0001}面具有不小于50°且不大于65°的偏离角的壁表面。因此，即使当体区的杂质浓度增加为达到或超过3×1017cm-3时，也能抑制在沿着壁表面的沟道区中的沟道迁移率的降低。此外，通过将体区的杂质浓度增加至上述范围，抑制穿通现象发生所需的、体区的源极区和漂移区之间的区域的厚度，在垂直于一个主表面的方向上也被减少至1μm或更小。因此，减少了形成体区所需的执行离子注入的次数，结果可以有效地制造半导体器件。因此，根据本发明的半导体器件，可以提供一种抑制沟道迁移率降低和穿通现象发生并且可以有效制造的半导体器件。
在该半导体器件中，体区可以具有2×1018cm-3或更小的杂质浓度。通过这种方式，当更加确保抑制沟道迁移率降低时，可以将半导体器件的阈值电压设置在实际上适当的范围内。
在该半导体器件中，体区的位于源极区和漂移区之间的区域在垂直于该一个主表面的方向上可以具有0.1μm或更大的厚度。通过这种方式，可以借助离子注入容易地形成包括沟道区的区域。
在该半导体器件中，在垂直于该一个主表面的方向上从该一个主表面到在体区和漂移区之间的接触表面的距离可以是1.2μm或更小。
当整个体区在垂直于该一个主表面的方向上的厚度由此适于落入上述范围内时，进一步减少了形成体区所需的执行离子注入的数量，
由此提供了可以更有效制造的半导体器件。
在该半导体器件中，沟槽的壁表面可以具有相对于<01-10>方向形成5°或更小的角的偏离取向。
<01-10>方向是碳化硅衬底中的有代表性的偏离取向。因此，当由壁表面的偏离取向和<01-10>方向形成的角适于落入上述范围内时，容易形成具有上述壁表面的沟槽。
在该半导体器件中，沟槽的壁表面在<01-10>方向上相对于{03-38}面可以具有不小于-3°且不大于5°的偏离角。
通过这种方式，可以更有效地抑制由于体区中的杂质浓度的增加造成的沟道迁移率的降低。这里，基于以下事实将偏离角设定在相对于{03-38}面取向不小于-3°且不大于5°：作为检查在沟道迁移率和偏离角之间关系的结果，在该设定范围内获得了特别高的沟道迁移率。
此外，“在<01-10>方向上相对于{03-38}面的偏离角”指的是由壁表面的法线到包括<01-10>方向和<0001>方向的平面的正交投影与{03-38}面的法线形成的角。正值的符号对应于正交投影接近于与<01-10>方向平行的情形，而负值的符号对应于正交投影接近于与<0001>方向平行的情形。
应当注意，壁表面更优选具有实质上为{03-38}的面取向，并且壁表面进一步优选具有{03-38}的面取向。这里，“壁表面具有实质上为{03-38}的面取向”的表达方式意指壁表面的面取向包括在考虑到沟槽形成的处理精度等而使得面取向可以被认为实质上为{03-38}的偏离角范围内。在这种情况下，例如，偏离角的范围是偏离角相对于{03-38}为±2°的范围。通过这种方式，可以更有效地抑制由于体区中的杂质浓度的增加造成的沟道迁移率的降低。
在该半导体器件中，沟槽的壁表面可以具有相对于<-2110>方向形成5°或更小的角的偏离取向。
如同<01-10>方向一样，<-2110>方向是碳化硅衬底中的有代表性的偏离取向。因此，当由壁表面的偏离取向和<-2110>方向形成的角适于落入上述范围内时，容易形成具有壁表面的沟槽。
在该半导体器件中，沟槽的壁表面可以对应于在构成衬底的碳化硅的碳面侧上的面。
通过这种方式，可以更有效地抑制由于体区中杂质浓度的增加造成的沟道迁移率降低。这里，六方晶的单晶碳化硅的(0001)面被定义为硅面，而(000-1)面被定义为碳面。换句话说，当使用壁表面的偏离取向相对于<01-10>方向形成5°或更小的角的结构时，通过使壁表面对应于靠近(0-33-8)面的面，可以更有效地抑制沟道迁移率降低。
本发明的制造半导体器件的方法包括步骤：制备由碳化硅制成的衬底；在该衬底中形成沟槽，该沟槽在衬底的一个主表面侧具有开口并且具有相对于{0001}面具有不小于50°且不大于65°的偏离角的壁表面；在该壁表面上形成氧化物膜，并且氧化物膜与该壁表面接触；和在该氧化物膜上形成电极，并且电极与该氧化物膜接触。制备衬底的步骤包括步骤：形成第一导电类型的漂移区；并且形成彼此接触的源极区和体区，源极区具有第一导电类型并且包括该一个主表面，体区具有第二导电类型。在形成沟槽的步骤中，沟槽被形成为延伸通过源极区和体区以达到漂移区。在形成源极区和体区的步骤中，源极区和体区是借助离子注入形成的，使得其在源极区和漂移区之间的区域在垂直于该一个主表面的方向上具有1μm或更小的厚度，并使得体区具有3×1017cm-3或更大的杂质浓度。
根据本发明中的制造半导体器件的方法，可以有效制造根据本发明的半导体器件，同时抑制沟道迁移率降低和穿通现象发生。
在制造半导体器件的方法中，在形成源极区和体区的步骤中，体区可以形成为具有2×1018cm-3或更小的杂质浓度。通过这种方式，可以在抑制沟道迁移率降低的同时，将半导体器件的阈值电压设定在实际上合适的范围内。
在制造半导体器件的方法中，在形成源极区和体区的步骤中，可以将源极区和体区形成为使得在源极区和漂移区之间的区域在垂直于该一个主表面的方向上具有0.1μm或更大的厚度。通过这种方式，可以借助离子注入容易地形成该包含沟道区的区域。
在制造半导体器件的方法中，在形成源极区和体区的步骤中，可以将体区形成为使得在垂直于该一个主表面的方向上从该一个主表面到在体区和漂移区之间的接触表面的距离为1.2μm或更小。
从而，进一步减少了形成体区需要的进行离子注入的次数，结果可以更有效地制造半导体器件。
在制造半导体器件的方法中，在形成沟槽的步骤中，衬底可以设置有具有相对于<01-10>方向形成5°或更小的角的偏离取向的壁表面的沟槽。
由此，当由作为碳化硅衬底中的有代表性的偏离取向的<01-10>方向和壁表面的偏离取向形成的角适于落入上述范围内时，可以在衬底中容易地形成包括上述壁表面的沟槽。
在制造半导体器件的方法中，在形成沟槽的步骤中，衬底可以设置有具有在<01-10>方向上相对于{03-38}面具有不小于-3°且不大于5°的偏离角的壁表面的沟槽。
由此，当沟槽的壁表面在<01-10>方向上相对于{03-38}面的偏离角适于落入上述范围内时，可以更有效地抑制由于体区中杂质浓度的增加造成的沟道迁移率降低。
在制造半导体器件的方法中，在形成沟槽的步骤中，衬底可以设置有具有相对于<-2110>方向形成5°或更小的角的偏离取向的壁表面的沟槽。
由此，当由作为在碳化硅衬底中的有代表性的偏离取向的<-2110>方向和壁表面的偏离取向形成的角适于落入上述范围内时，可以在衬底中容易地形成包括上述壁表面的沟槽。
在制造半导体器件的方法中，在形成沟槽的这步骤中，衬底可以设置有具有与构成衬底的碳化硅的碳面侧上的面对应的壁表面的沟槽。
当沟槽的壁表面由此适于对应于碳化硅的碳面侧上的面时，可以更有效地抑制由于体区中杂质浓度的增加造成的沟道迁移率降低。
发明的有利效果
由上面的描述显而易见的，根据本发明的半导体器件和制造该半导体器件的方法，可以有效地制造半导体器件，同时抑制了沟道迁移率降低和穿通现象发生。
附图说明
图1是示出MOSFET的结构的示意截面图。
图2是示意性示出用于制造该MOSFET的方法的流程图。
图3是用于示出制造该MOSFET的方法的示意截面图。
图4是用于示出制造该MOSFET的方法的示意截面图。
图5是用于示出制造该MOSFET的方法的示意截面图。
图6是用于示出制造该MOSFET的方法的示意截面图。
图7是用于示出制造该MOSFET的方法的示意截面图。
图8是用于示出制造该MOSFET的方法的示意截面图。
图9是用于示出制造该MOSFET的方法的示意截面图。
具体实施方式
下面参考附图描述本发明的实施例。应该注意，在下面提到的图中，相同或相应的部分给出了相同的参考符号，并且不再重复描述。此外，在本说明书中，单个取向用[]表示，集合取向用<>表示，并且单个面用()表示，集合面用{}表示。另外，负指数应当通过在数值上放置横条“-”来被晶体学地表示，但是在本说明书中通过在数字前面放置负号来表示。
首先，下面描述根据本发明的一个实施例的半导体器件的结构。参考图1，用作根据本实施例的半导体器件的MOSFET1具有衬底10、氧化物膜30、栅电极40、层间绝缘膜50、源电极60、漏电极70和源极布线80。衬底10具有相对于{0001}面的偏移角为8°或更小的主表面10A，并且由碳化硅制成。衬底10包括碳化硅衬底11、漂移区12、体区13、源极区14和接触区15。
衬底10设置有具有侧壁表面20A和底表面20B的沟槽20，并且在主表面10A侧具有开口。沟槽20形成为延伸通过源极区14和体区13，并且具有位于漂移区12中的底表面20B。此外，侧壁表面20A中的每一个相对于{0001}面具有不小于50°且不大于65°的偏离角。而且，被暴露并与体区13和源极区14相邻并接触的沟槽壁表面中的每一个相对于{0001}面具有不小于50°且不大于65°的偏离角。
碳化硅衬底11包含诸如N(氮)的n型杂质，因此具有n型导电性。漂移区12包括沟槽20的侧壁表面20A和底表面20B，并且形成在碳化硅衬底11的一个主表面上。漂移区12包含诸如P(磷)的n型杂质，因此具有n型导电性。该n型杂质的浓度比在碳化硅衬底11中的浓度低。
体区13包括侧壁表面20A，并且被形成为相对于漂移区12与碳化硅衬底11相反。利用离子注入形成的体区13中的每一个包含诸如Al(铝)或B(硼)的p型杂质，因此具有p型导电性。此外，体区13中包含的p型杂质的浓度为3×1017cm-3或更大。
源极区14包括衬底10的主表面10A和沟槽20的侧壁表面20A，并被形成为与体区13和接触区15接触。利用离子注入形成的源极区14中的每一个包含诸如P(磷)的n型杂质，因此具有n型导电性。此外，源极区14中包含的n型杂质的浓度比漂移区12中的高。
接触区15包括主表面10A，并且被形成为与体区13和源极区14接触。接触区15中的每一个包含诸如Al(铝)或B(硼)的p型杂质，因此具有p型导电性。此外，接触区15中包含的p型杂质的浓度比体区13中的浓度高。
由此，衬底10包括：源极区14，其被形成为包括主表面10A和侧壁表面20A；体区13，其被形成为包括侧壁表面20A并与源极区14接触；和漂移区12，其被形成为包括侧壁表面20A并与体区13接触以将体区13夹在漂移区12和源极区14之间。此外，体区13中的每一个具有内部区域13A，其是每个源极区14和漂移区12之间的区域，并且在垂直于主表面10A的方向上具有1μm或更小的厚度。内部区域13A具有3×1017cm-3或更大的p型杂质浓度，与体区13除内部区域13A之外的区域一样。
氧化物膜30被形成为与侧壁表面20A、底表面20B和主表面10A接触。更具体地，氧化物膜30由例如二氧化硅(SiO2)制成，并且被形成为覆盖侧壁表面20A、底表面20B和主表面10A的一部分。
栅电极40被形成在氧化物膜30上并与氧化物膜30接触。更具体地，栅电极40由导体制成，诸如其中加入了杂质的多晶硅、或Al，并且被形成为填充沟槽20的内部。
层间绝缘膜50与氧化物膜30一起被形成为围绕栅电极40，以使栅电极40与源电极60和源极布线80电绝缘。例如，层间绝缘膜50中的每一个都由二氧化硅(SiO2)制成。
源电极60中的每一个被形成为与源极区14和接触区15接触。源电极60由能够与源极区14欧姆接触的材料制成，诸如NixSiy(硅化镍)、TixSiy(硅化钛)、AlxSiy(硅化铝)或TixAlySiz(硅化铝钛)。源电极60电连接到源极区14。
漏电极70被形成为相对于碳化硅衬底11与漂移区12相反。漏电极70由能够与碳化硅衬底11欧姆接触的材料制成，诸如与源电极60的材料相同的材料。漏电极70电连接到碳化硅衬底11。
源极布线80形成为与源电极60接触。例如，源极布线80由诸如Al导体制成，并且经由源电极60电连接到源极区14。
下面描述MOSFET1的操作。参考图1，当电压被施加在源电极60和漏电极70之间的同时，为栅电极40提供比阈值电压小的电压时，即，当其处于截止状态时，形成在体区13和漂移区12之间的pn结被反向偏置。因此，MOSFET1处于非导通状态。另一方面，当等于或大于阈值电压的电压被施加到栅电极40时，载流子沿着内部区域13A中的侧壁表面20A中的每一个积聚，由此形成了反型层。结果，源极区14和漂移区12彼此电连接，由此电流在源电极60和漏电极70之间流动。通过这种方式，操作MOSFET1。
如上所述，在用作根据本实施例的半导体器件的MOSFET1中，侧壁表面20A中的每一个具有相对于{0001}面落入不小于50°且不大于65°的范围内的偏离角。因此，即使当体区13的杂质浓度增加至达到或超过3×1017cm-3时，也可以抑制沟道迁移率降低。此外，通过将体区13的杂质浓度增加到上述范围，抑制穿通现象发生所需的内部区域13A的厚度在垂直于主表面10A的方向上减小至1μm或更小。从而，减小了形成体区13所需的进行离子注入的次数，结果可以有效制造MOSFET1。由此，根据用作本实施例中的半导体器件的MOSFET1，可以提供抑制了沟道迁移率降低和穿通现象发生，并且可以有效制造的半导体器件。
此外，在MOSFET1中，体区13可以具有2×1018cm-3或更小的杂质浓度。通过这种方式，在更可靠地抑制沟道迁移率降低的同时，可以将半导体器件的阈值电压设定在实际上合适的范围内。
此外，在MOSFET1中，在垂直于主表面10A的方向上内部区域13A的厚度可以为0.1μm或更大。通过这种方式，包括沟道区的内部区域13A可以很容易地借助离子注入形成。
此外，在MOSFET1中，在垂直于主表面10A的方向上，从主表面10A到体区13和漂移区12之间的接触表面12A的距离可以是1.2μm或更小。当整个体区13在垂直于主表面10A的方向上的厚度由此适于落入上述范围内时，进一步减少了形成体区13需要的进行离子注入的次数，由此提供了可以更有效制造的半导体器件。
此外，在MOSFET1中，侧壁表面20A中的至少一个可以具有相对于<01-10>方向形成5°或更小角的偏离取向。此外，侧壁表面20A中的至少一个可以具有相对于<-2110>方向形成5°或更小的角的偏离取向。由此，当由侧壁表面20A中的至少一个的偏离取向与碳化硅衬底中的有代表性的偏离取向，即，<01-10>方向和<-2110>方向的每一个，形成的角适于落入上述范围内时，可以很容易形成包括侧壁表面20A的沟槽20。
此外，在MOSFET1中，侧壁表面20A中的至少一个在<01-10>方向上相对于{03-38}面可以具有不小于-3°且不大于5°的偏离角。此外，侧壁表面20A中的至少一个可以是构成衬底10的碳化硅的碳面侧上的面。通过这种方式，由于体区13的杂质浓度的增加，可以更有效地抑制沟道迁移率降低。
参考图1至图9，下面描述用于制造根据本发明的一个实施例的半导体器件的方法。在用于制造根据本实施例的半导体器件的方法中，制造了用作根据本实施例的半导体器件的MOSFET1。
参考图2，首先，执行衬底制备步骤，作为步骤(S10)。在该步骤(S10)中，执行下述步骤(S11)至(S13)以制备由碳化硅制成的衬底10。首先，作为步骤(S11)，执行碳化硅衬底制备步骤。在该步骤(S11)中，参考图3，切割例如由4H-SiC制成的晶锭，以制备碳化硅衬底11。
接下来，作为步骤(S12)，执行外延生长层形成步骤。在该步骤(S12)中，通过外延生长，在碳化硅衬底11的一个主表面上形成n型导电性的碳化硅层16。此外，在碳化硅层16中，在随后的步骤(S13)中没有被注入离子的区域用作漂移区12，由此形成漂移区12。
接下来，作为步骤(S13)，执行离子注入步骤。在该步骤(S13)中，首先，例如，将Al离子注入到包括主表面10A的区域中，以形成具有p型导电性的体区13。接下来，例如，将P离子注入到包括主表面10A的区域中，到达比Al离子的注入深度浅的注入深度，由此形成具有n型导电性的源极区14。然后，例如，将Al离子进一步注入到包括主表面10A的区域中，到达比P离子的注入深度浅的注入深度，由此形成具有p型导电性的接触区15。
由此，步骤(S10)包括以下步骤：形成具有n型导电性的漂移区12；和形成彼此接触的源极区14和体区13，源极区14包括主表面10A并且具有n型导电性，体区13具有p型导电性。此外，在形成源极区和体区的步骤中，源极区14和体区13是借助离子注入形成的。此外，在垂直于主表面10A的方向上夹在源极区14和体区13之间的区域用作包括沟道区的内部区域13A。
此外，在步骤(S13)中，体区13被形成为具有不小于3×1017cm-3且不大于2×1018cm-3的杂质浓度。更具体地，在形成体区13时，例如，使用不小于10μA且不大于2000μA的射束电流注入Al离子。通过这种方式，MOSFET1的阈值电压可以被设定在实际上合适的范围内，同时抑制了沟道迁移率的降低和穿通现象的产生。
此外，在步骤(S13)中，优选将体区13形成为使得在垂直于主表面10A的方向上，从主表面10A到漂移区12和体区13之间的接触表面12A的距离，即，体区13的整个厚度，为1.2μm或更小。更具体地，在形成体区13时，例如，用不小于10keV且不大于800keV的注入能量注入Al离子。通过这种方式，减少了形成体区13需要进行的离子注入次数，因此可以更有效地制造MOSFET1。
此外，在步骤(S13)中，将源极区14和体区13形成为使得在垂直于主表面10A的方向上，内部区域13A，即，夹在源极区14和漂移区12之间的区域的厚度不小于0.1μm且不大于1μm。通过这种方式，可以借助离子注入很容易形成包括沟道区的内部区域13A。
接下来，作为步骤(S20)，执行沟槽形成步骤。在该步骤(S20)中，参考图4，衬底10被设置有沟槽20，该沟槽20包括侧壁表面20A和底表面20B并且在主表面10A侧具有开口。更具体地，首先，在主表面10A的除了要形成沟槽20的区域之外的区域上形成例如由抗蚀剂形成的掩膜层17。接下来，例如，使用诸如RIE(反应离子蚀刻)的干蚀刻来形成延伸通过源极区14和体区13并且具有位于漂移区12中的底表面20B的沟槽20。接下来，参考图5，例如，利用诸如氯气的卤素基气体进行热蚀刻，由此使侧壁表面20A中的每一个相对于{0001}面具有不小于50°且不大于65°的偏离角。此外，在步骤(S20)中，暴露的并且与体区13和源极区14相邻并接触的沟槽壁表面中的每一个可以相对于{0001}面具有不小于50°且不大于65°的偏离角。然后，参考图6，在形成沟槽20之后，去除掩膜层17。
此外，在步骤(S20)中，可以将沟槽20形成为使得至少一个侧壁表面20A具有相对于<01-10>方向形成5°或更小的角的偏离取向。此外，可以将沟槽20形成为使得侧壁表面20A中的至少一个具有相对于<-2110>方向形成5°或更小的角的偏离取向。由此，当由碳化硅衬底中的代表性的偏离取向和侧壁表面20A中的至少一个的偏离取向形成的角适于落入上述范围内时，可以在衬底10中很容易形成包括侧壁表面20A的沟槽20。
此外，在步骤(S20)中，可以将沟槽20形成为使得侧壁表面20A中的至少一个在<01-10>方向上相对于{03-38}面具有不小于-3°且不大于5°的偏离角。此外，可以将沟槽20形成为使得侧壁表面20A中的至少一个对应于构成衬底10的碳化硅的碳面侧上的面。通过这种方式，可以更有效地抑制由于体区13中的杂质浓度增加造成的沟道迁移率降低。
在根据本实施例的制造半导体器件的方法中，在步骤(S20)中，使衬底10经受诸如RIE的干蚀刻，并且然后经受热蚀刻，由此形成了具有侧壁表面20A的沟槽20，每个侧壁表面20A相对于{0001}面具有不小于50°且不大于65°的偏离角。然而，本发明并不限于此。例如，为了形成侧壁表面20A相对于{0001}面具有不小于50°且不大于65°的偏离角的沟槽20，可以使用蚀刻速率具有高各向异性的RIE，而不进行热蚀刻。
接下来，作为步骤(S30)，执行活化退火步骤。在该步骤(S30)中，加热衬底10，以激活在上述步骤(S10)中注入的杂质。
接下来，作为步骤(S40)，执行氧化物膜形成步骤。在该步骤(S40)中，参考图7，例如，在包括氧的气氛中加热衬底10，由此形成氧化物膜30以覆盖侧壁表面20A、底表面20B和主表面10A。接下来，作为步骤(S50)，执行氮原子引入步骤。在该步骤(S50)中，在包括包含氮原子的气体的气氛中，加热衬底10以在包括氧化物膜30和构成衬底10的碳化硅之间的界面的区域中引入氮原子。该步骤(S50)不是必需的步骤，但是通过执行该步骤，可以减少在包括氧化物膜30和构成衬底10的碳化硅之间的界面的区域中的界面态。从而，可以抑制由于界面态的存在造成的沟道迁移率降低。包含氮原子的气体的实例可以包括NO(一氧化氮)、NO2(二氧化氮)、N2O(氧化氮)等。此外，在该步骤(S50)中，在如上所述的在包括包含氮原子的气体的气氛中加热衬底10之后，例如，进一步在氩气氛中加热衬底10。
接下来，作为步骤(S60)，执行漏电极形成步骤。在该步骤(S60)中，参考图8，在碳化硅衬底11的与上面形成了漂移区12的一侧相反的一个主表面上形成例如由Ni制成的膜。其后，执行用于合金化的热处理，由此硅化由Ni形成的膜的至少一部分。通过这种方式，形成了漏电极70。
接下来，作为步骤(S70)，执行栅电极形成步骤。在该步骤(S70)中，例如，使用LPCVD(低压化学气相沉积)方法，以形成其中加入有杂质的多晶硅膜，以填充沟槽20的内部。通过这种方式，在氧化物膜30上并与之接触地形成了栅电极40。
接下来，作为步骤(S80)，执行层间绝缘膜形成步骤。在该步骤(S80)中，例如，通过P(等离子体)-CVD方法形成由作为绝缘体的SiO2制成的层间绝缘膜50，以覆盖栅电极40和氧化物膜30。
接下来，作为步骤(S90)，执行源电极形成步骤。在该步骤(S90)中，参考图9，首先，从要形成源电极60的区域去除层间绝缘膜50和氧化物膜30，由此形成了暴露源极区14和接触区15的区域。然后，与漏电极70一样，在该区域中形成例如由Ni制成的膜，并且该膜的至少一部分被硅化，由此形成了源电极60。
接下来，作为步骤(S100)，执行源极布线形成步骤。在该步骤(S100)中，参考图1，例如，通过沉积方法在源电极60上与之接触地形成由诸如Al的导体制成的源极布线80。通过执行步骤(S10)至(S100)，制造了MOSFET1，由此完成了用于制造根据本实施例的半导体器件的方法。如上所述，根据用于制造本实施例中的半导体器件的方法，可以有效制造MOSFET1，同时抑制了沟道迁移率的降低和穿通现象的产生。
本文公开的实施例在任何方面都是说明性的并且非限制性的。本发明的范围由权利要求项而不是由上述实施例来限定，并且意指包括与权利要求项等效的范围和意义内的任何修改。
工业适用性
本发明中的半导体器件和制造该半导体器件的方法可以有利地具体应用于要求在抑制沟道迁移率降低和穿通现象发生的同时有效制造的半导体器件，以及用来制造这种半导体器件的方法。
附图标记列表
1：MOSFET；10：衬底；10A：主表面；11：碳化硅衬底；12：漂移区；12A：接触表面；13：体区；13A：内部区域；14：源极区；15：接触区；16：碳化硅层；17：掩膜层；20：沟槽；20A：侧壁表面；20B：底表面；30：氧化物膜；40：栅电极；50：层间绝缘膜；60：源电极；70：漏电极；80：源极布线。

Claims (8)

1.一种半导体器件(1)，包括：
衬底(10)，所述衬底(10)由碳化硅制成并且设置有沟槽(20)，所述沟槽(20)具有相对于{0001}面具有不小于50°且不大于65°的偏离角的壁表面(20A)并且在所述衬底(10)的一个主表面(10A)侧具有开口；
氧化物膜(30)，所述氧化物膜(30)形成在所述沟槽(20)的所述壁表面(20A)上并且与所述沟槽(20)的所述壁表面(20A)接触；和
电极(40)，所述电极(40)设置在所述氧化物膜(30)上并且与所述氧化物膜(30)接触，
所述衬底(10)包括：
源极区(14)，所述源极区(14)具有第一导电类型，并且被形成为包括所述一个主表面(10A)和所述壁表面(20A)，
体区(13)，所述体区(13)具有第二导电类型，并且被形成为包括所述壁表面(20A)并且与所述源极区(14)接触，和
漂移区(12)，所述漂移区(12)具有第一导电类型，并且被形成为包括所述壁表面(20A)，并且与所述体区(13)接触以便将所述体区(13)夹在所述源极区(14)和所述漂移区(12)之间，
所述源极区(14)和所述体区(13)是借助离子注入形成的，
所述体区(13)具有区域(13A)，所述区域(13A)夹在所述源极区(14)和所述漂移区(12)之间，并且在垂直于所述一个主表面(10A)的方向上具有1μm或更小的厚度，
所述体区(13)具有不小于3×1017cm-3且不大于2×1018cm-3的杂质浓度。
2.根据权利要求1所述的半导体器件(1)，其中，所述体区(13)在所述源极区(14)和所述漂移区(12)之间的所述区域(13A)在垂直于所述一个主表面(10A)的方向上具有0.1μm或更大的厚度。
3.根据权利要求1或2所述的半导体器件(1)，其中，在垂直于所述一个主表面(10A)的方向上，从所述一个主表面(10A)到在所述体区(13)和所述漂移区(12)之间的接触表面(12A)的距离是1.2μm或更小。
4.根据权利要求1或2所述的半导体器件(1)，其中，所述壁表面(20A)具有相对于<01-10>方向形成5°或更小的角的偏离取向。
5.根据权利要求4所述的半导体器件(1)，其中，所述壁表面(20A)在<01-10>方向上相对于{03-38}面具有不小于-3°且不大于5°的偏离角。
6.根据权利要求1或2所述的半导体器件(1)，其中，所述壁表面(20A)具有相对于<-2110>方向形成5°或更小的角的偏离取向。
7.根据权利要求1或2所述的半导体器件(1)，其中，所述壁表面(20A)对应于构成所述衬底(10)的碳化硅的碳面侧处的面。
8.一种制造半导体器件的方法，包括以下步骤：
制备由碳化硅制成的衬底(10)；
在所述衬底(10)中形成沟槽(20)，所述沟槽(20)在所述衬底(10)的一个主表面(10A)侧具有开口并且具有壁表面(20A)，所述壁表面(20A)相对于{0001}面具有不小于50°且不大于65°的偏离角；
在所述壁表面(20A)上形成氧化物膜(30)，并且所述氧化物膜(30)与所述壁表面(20A)接触；以及
在所述氧化物膜(30)上形成电极(40)，并且所述电极(40)与所述氧化物膜(30)接触，
制备所述衬底(10)的步骤包括以下步骤：
形成具有第一导电类型的漂移区(12)，以及
形成彼此接触的源极区(14)和体区(13)，所述源极区(14)具有第一导电类型并且包括所述一个主表面(10A)，所述体区(13)具有第二导电类型，
在形成所述沟槽(20)的步骤中，所述沟槽(20)被形成为延伸通过所述源极区(14)和所述体区(13)以到达所述漂移区(12)，
在形成所述源极区(14)和所述体区(13)的步骤中，所述源极区(14)和所述体区(13)是借助离子注入形成的，使得所述体区(13)的在所述源极区(14)和所述漂移区(12)之间的区域(13A)在垂直于所述一个主表面(10A)的方向上具有1μm或更小的厚度，并且使得所述体区(13)具有不小于3×1017cm-3且不大于2×1018cm-3的杂质浓度。
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