CN108735795B - (0001)面外延的六方相SiC晶圆、UMOSFET器件及其制作方法 - Google Patents

(0001)面外延的六方相SiC晶圆、UMOSFET器件及其制作方法 Download PDF

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Abstract

本发明公开了一种(0001)面外延的六方相SiC晶圆、UMOSFET器件及其制作方法。所述晶圆的外延层表面形成有至少一个多边形沟槽，并且构成多边形沟槽槽壁的多个面中的至少一个面与外延层表面的交线中有至少一条线与六方相SiC晶体的
Figure DDA0001275931410000011
晶面或
Figure DDA0001275931410000012
晶面平行。所述晶圆的加工方法包括：于(0001)面外延的六方相SiC晶圆的外延层表面加工形成至少一多边形沟槽，并使其垂直于(0001)面碳化硅外延片表面；对构成多边形沟槽槽壁的多个面中的至少一个面进行晶面校正并使该至少一个面与外延层表面的交线中有至少一条线与六方相SiC晶体的
Figure DDA0001275931410000013
晶面或
Figure DDA0001275931410000014
晶面平行。本发明所获UMOSFET器件能利用
Figure DDA0001275931410000015
或
Figure DDA0001275931410000016
晶面及其等效晶面的迁移率特性，提高器件性能。

Description

(0001)面外延的六方相SiC晶圆、UMOSFET器件及其制作方法
技术领域
本发明涉及一种碳化硅UMOSFET器件的制备方法，尤其是涉及一种(0001)面(硅面)外延的六方相SiC晶圆及其加工方法，以及基于(0001)面外延的六方相SiC晶圆的{1
Figure BDA0001275931390000011
00}面和{11
Figure BDA0001275931390000012
0}面的新型SiC UMOSFET器件结构及其制备方法，属于微电子电路技术领域。
背景技术
碳化硅(SiC)是一种多晶型材料，目前使用较多的晶型是三方相、立方相和六方相，六方相常见有2H、4H、6H、8H和10H等，其中研究得最多的4H晶型，参阅图1所示，其主要的晶面有(0001)、(000
Figure BDA0001275931390000013
)、(11
Figure BDA0001275931390000014
0)和(1
Figure BDA0001275931390000015
00)四个及相应的等效晶面(其中(11
Figure BDA0001275931390000016
0)和(1
Figure BDA0001275931390000017
00)及其等效晶面也常被称为棱面)，每个面的迁移率不同，目前VDMOSFET器件主要研究的是(0001)晶面的迁移率影响因素，大部分器件也集中于使用(0001)面来进行器件设计。国际上也有课题组在研究基于(0001)面晶圆的UMOSFET器件，但是主要研究的是平均纵向迁移率，目前尚无一种器件只涉及(11
Figure BDA00012759313900000119
0)或者(1
Figure BDA00012759313900000120
00)晶面及其等效晶面的器件，而(11
Figure BDA0001275931390000018
0)和(1
Figure BDA0001275931390000019
00)面的电子迁移率比(0001)面要高。
此外也有研究人员采用(11
Figure BDA00012759313900000110
0)晶圆上制作VDMOSFET器件，以利用(11
Figure BDA00012759313900000115
0)面的高迁移率特性，但是(11
Figure BDA00012759313900000111
0)面外延的晶圆很少，而且采用(11
Figure BDA00012759313900000112
0)外延缺陷会直接延伸到整个晶圆表面，制作得到的器件漏电很大，电学性能不好。因此需要有一种新型的碳化硅UMOSFET器件，能够在(0001)晶圆上以利用(11
Figure BDA00012759313900000116
0)和(1
Figure BDA00012759313900000113
00)晶面及其等效晶面的迁移率特性，提高器件的性能。
现有技术在制备UMOSFET器件时直接采用(0001)晶圆往下刻蚀U型槽，存在的问题主要包含以下几个：(1)干法刻蚀造成的表面损伤会影响器件性能；(2)晶圆在切割时存在一定的晶向偏角，参见图2a所示，一般是4°或者8°，外延层也因此带有一定偏角，直接刻蚀得到的槽并不是真正的(11
Figure BDA00012759313900000117
0)或者(1
Figure BDA00012759313900000118
00)晶面及其它们的等效晶面，实际是一个复杂的多晶面组合，参见图2b所示；(3)干法刻蚀时的掩膜制备无法实现晶面或者晶向的完全吻合，在有套刻标记时，光刻套刻时一般都会存在套刻误差，如果没有本身就不存在精确的晶向标记时，就更无法得到精确的晶面或者晶向。
发明内容
本发明的主要目的在于提供一种(0001)面外延的六方相SiC晶圆及其加工方法、UMOSFET器件及其制作方法，以克服现有技术中的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明实施例提供了一种(0001)面外延的六方相SiC晶圆，所述晶圆的外延层表面形成有至少一个多边形沟槽，并且构成所述多边形沟槽槽壁的多个面中的至少一个面与所述外延层表面的交线中有至少一条线与六方相SiC晶体的{1
Figure BDA0001275931390000028
00}晶面或{11
Figure BDA0001275931390000021
0}晶面平行。
作为优选方案之一，构成所述多边形沟槽槽壁的多个面中的至少一个面为六方相SiC晶体的{1
Figure BDA0001275931390000022
00}晶面或{11
Figure BDA0001275931390000023
0}晶面。
优选的，所述多边形沟槽包括六边形沟槽和/或长方形沟槽。
本发明实施例还提供了一种UMOSFET器件，其包括：
(0001)面外延的六方相SiC晶圆，其外延层表面形成有至少一个多边形沟槽，并且构成所述多边形沟槽槽壁的多个面中的至少一个面与所述外延层表面的交线中有至少一条线与六方相SiC晶体的{1
Figure BDA0001275931390000024
00}晶面或{11
Figure BDA0001275931390000025
0}晶面平行，同时所述外延层还包含有P阱区、N+区和P+区；
至少覆盖所述多边形沟槽槽壁的栅介质层、设置在所述栅介质层上的栅极以及与所述晶圆连接的源极、漏极。
作为优选方案之一，构成所述多边形沟槽槽壁的多个面中的至少一个面为六方相SiC晶体的{1
Figure BDA0001275931390000026
00}晶面或{11
Figure BDA0001275931390000027
0}晶面。
优选的，所述多边形沟槽包括六边形沟槽和/或长方形沟槽。
作为优选方案之一，所述晶圆还包括衬底，所述外延层形成在所述衬底上，所述源极设置在所述外延层上，所述漏极设置在所述衬底底面上。
优选的，所述源极环绕所述多边形沟槽的槽口设置。
优选的，所述栅介质层的材质包括SiO2。
优选的，所述栅极上还设置有钝化层。
作为优选方案之一，所述P阱区、N+区和P+区是通过离子注入方式形成于所述外延层中。
本发明实施例还提供了(0001)面外延的六方相SiC晶圆的加工方法，其包括：
于(0001)面外延的六方相SiC晶圆的外延层表面加工形成至少一多边形沟槽，并使构成所述多边形沟槽槽壁的至少一个面垂直于(0001)面碳化硅外延片表面；
对构成所述多边形沟槽槽壁的多个面中的至少一个面进行晶面校正并使该至少一个面与所述外延层表面的交线中有至少一条线与六方相SiC晶体的{1
Figure BDA0001275931390000031
00}晶面或{11
Figure BDA0001275931390000032
0}晶面平行。
作为优选方案之一，所述加工方法包括：对构成所述多边形沟槽槽壁的多个面中的至少一个面进行晶面校正并使该至少一个面为六方相SiC晶体的{1
Figure BDA0001275931390000034
00}晶面或{11
Figure BDA0001275931390000033
0}晶面。
更为优选的，所述加工方法包括：
至少通过干法刻蚀方式在(0001)面外延的六方相SiC晶圆的外延层表面加工形成所述多边形沟槽；
和/或，至少选用氧化法和/或湿法腐蚀方式对构成所述多边形沟槽槽壁的多个面中的至少一个面进行所述的晶面校正。
进一步的，先对构成所述多边形沟槽槽壁的多个面中的至少一个面进行氧化处理，之后进行湿法腐蚀，从而完成所述的晶面校正。
优选的，所述多边形沟槽包括六边形沟槽和/或长方形沟槽。
本发明实施例还提供了所述UMOSFET器件的制作方法，其包括：
(1)采用前述的加工方法对(0001)面外延的六方相SiC晶圆进行加工；
(2)基于所述晶圆制作UMOSFET器件。
优选的，步骤(2)具体包括：
在所述晶圆的外延层表面设置图形化的注入掩膜，并通过离子注入方式于所述外延层内形成P阱区、N+区和P+区，之后高温退火激活注入杂质；
至少于所述多边形沟槽的槽壁上形成栅氧化层；
于所述栅氧化层上形成图形化的高掺多晶硅栅极；
于所述栅极和所述外延层表面的至少局部区域上形成连续的钝化层；
在所述外延层上制作源极，并使源极从钝化层中露出；
在所述晶圆的衬底底面上制作漏极。
与现有技术相比，本发明的优点包括：
本发明提供的(0001)面外延的六方相SiC晶圆的加工方法通过氧化法和湿法腐蚀的办法将晶面校正为{1
Figure BDA0001275931390000044
00}或者{1
Figure BDA0001275931390000043
0}，可以避免晶圆在切割时导致的外延层存在的晶向偏角对器件性能造成的影响；且所获UMOSFET器件基于(0001)面外延的六方相SiC晶圆，能够利用{1
Figure BDA0001275931390000041
00}和{11
Figure BDA0001275931390000042
0}晶面及其等效晶面的迁移率特性，从而提高器件的性能。
附图说明
图1是4H-SiC晶体的结构示意图；
图2a是4H-SiC晶体中外延层晶向偏角的示意图；
图2b是传统干法刻蚀方法得到的U型槽与晶向偏角的关系示意图；
图3是本发明一典型实施例中基于{1
Figure BDA0001275931390000046
00}或者{11
Figure BDA0001275931390000045
0}晶面的碳化硅UMOSFET器件的制备方法流程示意图；
图4a和图4b分别是本发明一典型实施例中基于{1
Figure BDA0001275931390000047
0}晶面的碳化硅UMOSFET器件的俯视图和剖视图；
图5a和图5b分别是本发明一典型实施例中基于{1
Figure BDA0001275931390000048
00}晶面的碳化硅UMOSFET器件的俯视图和剖视图；
图6a和图6b是本发明一典型实施例采用湿法腐蚀晶面校正技术初步得到的4H-SiC六边形沟槽的结构示意图；
图7a和图7b是本发明一典型实施例中基于{1
Figure BDA0001275931390000049
00}或者{11
Figure BDA00012759313900000410
0}晶面的六边形沟槽阵列示意图；
图8是本发明一典型实施例中六边形沟槽的侧壁平行于{1
Figure BDA00012759313900000411
00}晶面或者{11
Figure BDA00012759313900000412
0}晶面的结构示意图；
图9是本发明一典型实施例中六边形沟槽的侧壁与表面的交线平行于{1
Figure BDA00012759313900000413
00}晶面或者{11
Figure BDA0001275931390000051
0}晶面的结构示意图；
图10a和图10b分别是本发明一典型实施例中侧壁全部和部分为棱面的六边形沟槽结构示意图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。但是，应当理解，在本发明范围内，本发明的各技术特征和在下文(如实施例)中具体描述的各技术特征之间都可以互相组合，从而构成新的或优选的技术方案。限于篇幅，在此不再一一累述。
本发明涉及的新技术主要在于特定晶面SiC UMOSFET结构，核心内容在于如何得到特定晶面的多边形沟槽。
本发明实施例的一个方面提供了一种(0001)面外延的六方相SiC晶圆，所述晶圆的外延层表面形成有至少一个多边形沟槽，并且构成所述多边形沟槽槽壁的多个面中的至少一个面与所述外延层表面的交线中有至少一条线与六方相SiC晶体的{1
Figure BDA0001275931390000059
00}晶面或{11
Figure BDA0001275931390000052
0}晶面平行，以利用这两个面的特殊属性。
作为优选方案之一，构成所述多边形沟槽槽壁的多个面中的至少一个面为六方相SiC晶体的{1
Figure BDA0001275931390000053
00}晶面或{11
Figure BDA0001275931390000054
0}晶面。
优选的，所述多边形沟槽优选为六边形沟槽，也可以是边长满足要求的其他多边形沟槽，比如长方形沟槽。
本发明实施例的另一个方面提供了一种UMOSFET器件，它是一种基于(0001)面外延的六方相SiC晶圆的{1
Figure BDA0001275931390000055
00}晶面和{11
Figure BDA0001275931390000056
0}晶面及相应等效晶面的新型UMOSFET器件，其包括：
(0001)面外延的六方相SiC晶圆，其外延层表面形成有至少一个多边形沟槽，并且构成所述多边形沟槽槽壁的多个面中的至少一个面与所述外延层表面的交线中有至少一条线与六方相SiC晶体的{1
Figure BDA0001275931390000057
00}晶面或{11
Figure BDA0001275931390000058
0}晶面平行，以利用这两个面的特殊属性，同时所述外延层还包含有P阱区、N+区和P+区；
至少覆盖所述六边形沟槽槽壁的栅介质层、设置在所述栅介质层上的栅极以及与所述晶圆连接的源极、漏极。
作为优选方案之一，构成所述多边形沟槽槽壁的多个面中的至少一个面为六方相SiC晶体的{1
Figure BDA0001275931390000061
00}晶面或{11
Figure BDA0001275931390000062
0}晶面。
优选的，所述多边形沟槽优选为六边形沟槽，也可以是边长满足要求的其他多边形沟槽，比如长方形沟槽。
作为优选方案之一，所述晶圆还包括衬底，所述外延层形成在所述衬底上，所述源极设置在所述外延层上，所述漏极设置在所述衬底底面上。
优选的，所述源极环绕所述多边形沟槽的槽口设置。
优选的，所述栅介质层的材质包括SiO2。
优选的，所述栅极上还设置有钝化层。
优选的，所述衬底包括N+衬底。
作为优选方案之一，所述P阱区、N+区和P+区是通过离子注入方式形成于所述外延层中。
优选的，所述UMOSFET器件包括的(0001)面外延的六方相SiC晶圆的外延层表面形成有复数个多边形沟槽阵列。
本发明实施例的另一个方面还提供了(0001)面外延的六方相SiC晶圆的加工方法，其包括：
于(0001)面外延的六方相SiC晶圆的外延层表面加工形成至少一多边形沟槽，并使所述多边形沟槽垂直于(0001)面碳化硅外延片表面；
对构成所述多边形沟槽槽壁的多个面中的至少一个面进行晶面校正并使该至少一个面与所述外延层表面的交线中有至少一条线与六方相SiC晶体的{1
Figure BDA0001275931390000064
00}晶面或{11
Figure BDA0001275931390000063
0}晶面平行，以利用这两个面的特殊属性。
进一步的，在所述加工方法中，前述的“所述多边形沟槽垂直于(0001)面碳化硅外延片表面”是指构成所述多边形沟槽槽壁的至少一个面垂直于(0001)面碳化硅外延片表面。尤为优选的，理想情况是，构成所述多边形沟槽槽壁的两个面垂直于(0001)面碳化硅外延片表面，其余四个面不垂直。
作为优选方案之一，所述加工方法包括：对构成所述多边形沟槽槽壁的多个面中的至少一个面进行晶面校正并使该至少一个面为六方相SiC晶体的{1
Figure BDA0001275931390000066
00}晶面或{11
Figure BDA0001275931390000065
0}晶面。
优选的，所述多边形沟槽优选为六边形沟槽，也可以是边长满足要求的其他多边形沟槽，比如长方形沟槽。
更为优选的，所述加工方法包括：
至少通过干法刻蚀方式在(0001)面外延的六方相SiC晶圆的外延层表面加工形成所述多边形沟槽；
和/或，至少选用氧化法和/或湿法腐蚀方式对构成所述多边形沟槽槽壁的多个面中的至少一个面进行所述的晶面校正。
特定晶面的多边形沟槽制作的第一步是通过干法刻蚀制备出垂直于(0001)面外延片表面的多边形沟槽，此时的沟槽垂直于外延片表面，而非(0001)晶面。
作为优选方案之一，所述加工方法包括：在以干法刻蚀形成所述多边形沟槽时，应使得所述多边形沟槽的任意一边与{1
Figure BDA0001275931390000071
00}晶面或者{11
Figure BDA0001275931390000072
0}晶面平行，这样可以减少晶面校正的时间，并尽可能保持住图形的尺寸。
进一步的，先对构成所述多边形沟槽槽壁的多个面中的至少一个面进行氧化处理，之后进行湿法腐蚀，从而完成所述的晶面校正。
形成多边形沟槽后，接下来需要进行晶面校正，校正技术主要利用的六方型SiC材料结构的各向异性性能，包含湿法腐蚀各向异性和氧化各向异性。SiC材料非常难以腐蚀，尤其是(0001)晶面，但是{1
Figure BDA0001275931390000073
00}和{11
Figure BDA0001275931390000074
0}两个晶面是可以腐蚀的。SiC材料的氧化也存在各向异性，每个晶面的氧化速度明显不一样，{1
Figure BDA0001275931390000076
00}和{11
Figure BDA0001275931390000075
0}晶面的氧化速率明显比(0001)晶面要快，可以氧化成氧化硅后，然后再用湿法腐蚀的办法，去除氧化硅，露出{1
Figure BDA0001275931390000078
00}或者{11
Figure BDA0001275931390000079
0}晶面。
进一步的，所述加工方法还包括：在所述氧化处理完成后，于500℃以熔融强碱溶液优选为KOH溶液对所述多边形沟槽槽壁的多个面中的至少一个面进行湿法腐蚀处理，去除氧化硅，形成{1
Figure BDA00012759313900000710
00}晶面或者{11
Figure BDA00012759313900000711
0}晶面。
优选的，所述湿法腐蚀处理的速率接近1微米/分钟。
本发明实施例的另一个方面还提供了所述UMOSFET器件的制作方法，其包括：
(1)采用前述的加工方法对(0001)面外延的六方相SiC晶圆进行加工；
(2)基于所述晶圆制作UMOSFET器件。
通过晶面校正技术校正晶面之后就可以采用普通的UMOSFET器件工艺进行离子注入等工艺制备UMOSFET器件。
优选的，步骤(2)具体包括：
在所述晶圆的外延层表面设置图形化的注入掩膜，并通过离子注入方式于所述外延层内形成P阱区、N+区和P+区，去除所述注入掩膜，之后高温退火激活注入杂质；
至少于所述多边形沟槽的槽壁上形成栅氧化层；
于所述栅氧化层上沉积多晶硅栅极，并注入P激活形成高掺多晶硅栅极，然后图形化，形成图形化的高掺多晶硅栅极；
于所述栅极和所述外延层表面的至少局部区域上形成连续的钝化层，并开电极接触孔；
在所述外延层上生长源极金属，退火，制作形成源极，并使源极从钝化层中露出；
在所述晶圆的衬底底面上沉积漏极金属，退火，制作形成漏极。
总之，藉由本发明的方法，通过氧化法和湿法腐蚀的办法将晶面校正为{1
Figure BDA0001275931390000081
00}晶面或者{11
Figure BDA0001275931390000083
0}晶面，可以避免晶圆在切割时导致的外延层存在的晶向偏角对器件性能造成的影响；且所获UMOSFET器件基于(0001)面外延的六方相SiC晶圆，能够利用{1
Figure BDA0001275931390000082
00}和{11
Figure BDA0001275931390000084
0}晶面及其等效晶面的迁移率特性，从而提高器件的性能。
下面将结合附图及一些典型实施案例对本发明的技术方案进行清楚、完整的描述。
如图3所示，本发明实施例的UMOSFET器件的制备方法包括：
(1)将六方相SiC晶圆设置于衬底上，以干法刻蚀在六方相SiC晶圆外延层表面形成至少一垂直于(0001)面外延的六方相SiC晶圆外延层表面的六边形沟槽，特定晶面的六边形沟槽制作的第一步是通过干法刻蚀制备出垂直于(0001)面外延层表面的六边形沟槽，此时的沟槽垂直于外延层表面，而非(0001)晶面。其中，在以干法刻蚀形成所述六边形沟槽时，应使得所述六边形沟槽的任意一边与{1
Figure BDA0001275931390000085
00}晶面或者{11
Figure BDA0001275931390000086
0}晶面平行，这样可以减少晶面校正的时间，并尽可能保持住图形的尺寸。
(2)以氧化处理和湿法腐蚀处理对所述六边形沟槽的晶面进行校正，形成{1
Figure BDA0001275931390000087
00}晶面或者{11
Figure BDA0001275931390000088
0}晶面。形成六边形沟槽后，接下来需要进行晶面校正，校正技术主要利用的六方型SiC材料结构的各向异性性能，包含湿法腐蚀各向异性和氧化各向异性。SiC材料非常难以腐蚀，尤其是(0001)晶面，但是{1
Figure BDA0001275931390000089
00}和{11
Figure BDA00012759313900000810
0}两个晶面是可以腐蚀的。SiC材料的氧化也存在各向异性，每个晶面的氧化速度明显不一样，{1
Figure BDA00012759313900000811
00}和{11
Figure BDA00012759313900000812
0}晶面的氧化速率明显比(0001)晶面要快，可以先采用氧化出来氧化成氧化硅后，然后再用湿法腐蚀的办法，具体为：于500℃以熔融强碱溶液优选为KOH溶液对所述氧化硅外延片进行湿法腐蚀处理，去除氧化硅，露出{1
Figure BDA0001275931390000091
00}或者{11
Figure BDA0001275931390000092
0}晶面。图6a和图6b分别示出了采用湿法腐蚀晶面校正技术初步得到的4H-SiC六方形沟槽的结构示意图。通过以上两种晶面校正技术校正晶面之后就可以采用普通的UMOSFET器件工艺进行离子注入等工艺制备UMOSFET器件。
(3)沉积注入掩膜，并图形化所述注入掩膜，然后离子注入形成P阱区、N+区和P+区；
(4)去除所述注入掩膜，高温退火激活注入杂质；
(5)氧化形成栅氧层；
(6)在所述栅氧层上沉积多晶硅栅极，并注入P激活形成高掺多晶硅栅极，然后图形化；
(7)在所述多晶硅栅极上沉积形成钝化层，并开电极接触孔；
(8)在所述N+区和P+区上生长源极金属，退火形成源极，在衬底的底面沉积漏极金属，高温退火形成漏极。
本实施例所获UMOSFET器件是一种基于(0001)面外延的六方相SiC晶圆的{1
Figure BDA0001275931390000093
00}晶面和{11
Figure BDA0001275931390000094
0}晶面及相应等效晶面的新型UMOSFET器件。参阅图4a至图5b所示，它包括(0001)面外延的六方相SiC晶圆，其外延层表面形成有至少一个六边形沟槽，同时所述外延层还包含有P阱区、N+区和P+区；至少覆盖所述六边形沟槽槽壁的栅介质层、设置在所述栅介质层上的栅极以及与所述晶圆连接的源极、漏极。优选的，构成所述六边形沟槽槽壁的六个面中的至少一个面为六方相SiC晶体的{1
Figure BDA0001275931390000095
00}晶面或{11
Figure BDA0001275931390000096
0}晶面。所述晶圆还包括衬底，所述外延层形成在所述衬底上，所述源极设置在所述外延层上，所述漏极设置在所述衬底底面上。优选的，所述源极环绕所述六边形沟槽的槽口设置。优选的，所述栅介质层的材质包括SiO2。优选的，所述栅极上还设置有钝化层。优选的，所述衬底包括N+衬底。所述P阱区、N+区和P+区是通过离子注入方式形成于所述外延层中。
所述晶圆外延层上设置有至少一六边形沟槽，并且构成所述六边形沟槽槽壁的六个面中的至少一个面与所述外延层表面的交线中有至少一条线与六方相SiC晶体的{1
Figure BDA0001275931390000097
00}晶面或{11
Figure BDA0001275931390000098
0}晶面平行，以利用这两个面的特殊属性。其中，图8示出了六边形沟槽的槽壁平行于{1
Figure BDA0001275931390000101
00}晶面或{11
Figure BDA0001275931390000102
0}晶面的结构示意图，图9示出了六边形沟槽的槽壁与表面的交线平行于{1
Figure BDA0001275931390000103
00}晶面或{11
Figure BDA0001275931390000104
0}晶面的结构示意图。
具体的，图4a和图4b分别示出了本发明一典型实施例中基于{1
Figure BDA0001275931390000105
00}晶面的UMOSFET器件的俯视图和剖视图；图5a和图5b分别示出了本发明一典型实施例中基于{11
Figure BDA0001275931390000106
0}晶面的UMOSFET器件的俯视图和剖视图。
具体的，图10a和图10b分别示出了槽壁全部和部分为棱面的六边形沟槽结构示意图。
优选的，所述UMOSFET器件包括复数个六边形沟槽阵列。其中，图7a和图7b示出了本发明一典型实施例中基于{1
Figure BDA0001275931390000107
00}晶面或{11
Figure BDA0001275931390000108
0}晶面的六边形沟槽阵列示意图。
通过上述实施例可以发现，本发明通过氧化法和湿法腐蚀的办法将晶面校正为{1
Figure BDA0001275931390000109
00}晶面或者{11
Figure BDA00012759313900001010
0}晶面，可以避免晶圆在切割时导致的外延层存在的晶向偏角对器件性能造成的影响；且所获UMOSFET器件基于(0001)面外延的六方相SiC晶圆，能够利用{1
Figure BDA00012759313900001011
00}和{11
Figure BDA00012759313900001012
0}晶面及其等效晶面的迁移率特性，从而提高器件的性能。
本发明的技术内容及技术特征已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰，因此，本发明保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求所涵盖。

Claims (8)

1.一种UMOSFET器件的制作方法，其特征在于包括：
于(0001)面外延的六方相SiC晶圆的外延层表面加工形成至少一多边形沟槽，并使构成所述多边形沟槽槽壁的至少一个面垂直于(0001)面碳化硅外延片表面；
至少选用氧化法和湿法腐蚀方式对构成所述多边形沟槽槽壁的多个面中的至少一个面进行晶面校正并使该至少一个面为六方相SiC晶体的
Figure FDA0003184461200000011
晶面或
Figure FDA0003184461200000012
晶面；
至少选用氧化法和湿法腐蚀方式对构成所述多边形沟槽槽壁的多个面中的至少一个面进行晶面校正并使该至少一个面与所述外延层表面的交线中有至少一条线与六方相SiC晶体的
Figure FDA0003184461200000014
晶面或
Figure FDA0003184461200000013
晶面平行；
在所述晶圆的外延层表面设置图形化的注入掩膜，并通过离子注入方式于所述外延层内形成P阱区、N+区和P+区，之后高温退火激活注入杂质；
至少于所述多边形沟槽的槽壁上形成栅氧化层；
于所述栅氧化层上形成图形化的高掺多晶硅栅极；
于所述栅极和所述外延层表面的至少局部区域上形成连续的钝化层；
在所述外延层上制作源极，并使源极从钝化层中露出；
在所述晶圆的衬底底面上制作漏极；
并且，所述UMOSFET器件包括：
(0001)面外延的六方相SiC晶圆，其外延层表面形成有至少一个多边形沟槽，并且构成所述多边形沟槽槽壁的多个面中的至少一个面与所述外延层表面的交线中有至少一条线与六方相SiC晶体的
Figure FDA0003184461200000015
晶面或
Figure FDA0003184461200000016
晶面平行，同时所述外延层还包含有P阱区、N+区和P+区，构成所述多边形沟槽槽壁的多个面中的至少一个面为六方相SiC晶体的
Figure FDA0003184461200000018
晶面或
Figure FDA0003184461200000017
晶面；
至少覆盖所述多边形沟槽槽壁的栅介质层、设置在所述栅介质层上的栅极以及与所述晶圆连接的源极、漏极。
2.如权利要求1所述的制作方法，其特征在于：所述多边形沟槽选自六边形沟槽和/或长方形沟槽。
3.如权利要求1所述的制作方法，其特征在于：所述晶圆还包括衬底，所述外延层形成在所述衬底上，所述源极设置在所述外延层上，所述漏极设置在所述衬底底面上。
4.如权利要求1所述的制作方法，其特征在于：所述源极环绕所述多边形沟槽的槽口设置。
5.如权利要求1所述的制作方法，其特征在于：所述栅介质层的材质为SiO2。
6.如权利要求1所述的制作方法，其特征在于：所述栅极上还设置有钝化层。
7.根据权利要求1所述的制作方法，其特征在于包括：
至少通过干法刻蚀方式在(0001)面外延的六方相SiC晶圆的外延层表面加工形成所述多边形沟槽。
8.根据权利要求1所述的制作方法，其特征在于包括：先对构成所述多边形沟槽槽壁的多个面中的至少一个面进行氧化处理，之后进行湿法腐蚀，从而完成所述的晶面校正。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112289851B (zh) * 2020-12-25 2021-03-23 瑞能半导体科技股份有限公司 碳化硅沟槽栅晶体管及其制造方法
CN115513297B (zh) * 2022-11-09 2023-09-22 中芯越州集成电路制造(绍兴)有限公司 碳化硅平面mosfet器件及其制造方法
CN115621120B (zh) * 2022-12-16 2023-04-28 广东芯粤能半导体有限公司 半导体结构及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5736753A (en) * 1994-09-12 1998-04-07 Hitachi, Ltd. Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide
US5744826A (en) * 1996-01-23 1998-04-28 Denso Corporation Silicon carbide semiconductor device and process for its production
JP3610721B2 (ja) * 1997-03-05 2005-01-19 株式会社デンソー 炭化珪素半導体装置
CN101529598A (zh) * 2006-11-29 2009-09-09 住友电气工业株式会社 碳化硅半导体器件的制造方法
CN103907195A (zh) * 2011-11-24 2014-07-02 住友电气工业株式会社 半导体器件及其制造方法
CN103930996A (zh) * 2011-12-19 2014-07-16 住友电气工业株式会社 半导体器件
CN104321855A (zh) * 2012-06-26 2015-01-28 住友电气工业株式会社 碳化硅半导体器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6098447B2 (ja) * 2013-09-06 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5736753A (en) * 1994-09-12 1998-04-07 Hitachi, Ltd. Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide
US5744826A (en) * 1996-01-23 1998-04-28 Denso Corporation Silicon carbide semiconductor device and process for its production
JP3610721B2 (ja) * 1997-03-05 2005-01-19 株式会社デンソー 炭化珪素半導体装置
CN101529598A (zh) * 2006-11-29 2009-09-09 住友电气工业株式会社 碳化硅半导体器件的制造方法
CN103907195A (zh) * 2011-11-24 2014-07-02 住友电气工业株式会社 半导体器件及其制造方法
CN103930996A (zh) * 2011-12-19 2014-07-16 住友电气工业株式会社 半导体器件
CN104321855A (zh) * 2012-06-26 2015-01-28 住友电气工业株式会社 碳化硅半导体器件

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