JP2005012051A - 高耐圧半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＳｉＣの高耐圧半導体装置において、超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げること。
【解決手段】高抵抗炭化珪素層１０２と、低抵抗の第１導電型の第１の炭化珪素層１０５ａ、１０５ｂ、１０５ｃと、この層に隣接して設けられたトレンチ１０４ａ、１０４ｂと、トレンチ底面に設けられた第２導電型の第２の炭化珪素層１０６ａ、１０６ｂと、トレンチ側面に設けられた絶縁層パターン１１５と、低抵抗の第３の炭化珪素層１０１と、ソース電極１０９ａ、１０９ｂ、１０９ｃと、第２の炭化珪素層１０６ａ、１０６ｂ上に選択的に形成されたアルミニウムを主成分とする層１１６を有するゲート電極１０７ａ、１０７ｂと、ドレイン電極１０８とを具備することを特徴とする高耐圧半導体装置。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体装置及びその製造方法に係わり、特に電力制御用の静電誘導トランジスタやダイオード等の高耐圧半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
次世代パワーデバイス材料として炭化珪素（ＳｉＣ）が期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有し、この特性を活用すれば超低損失かつ高温動作可能なパワーデバイスを実現することができる。
【０００３】
かかるＳｉＣの特性を利用した高耐圧半導体装置は種々存在するが、例えば静電誘導トランジスタ（以下ＳＩＴと略す。）が知られている。ＳＩＴは特性の優れた素子であるが、特にトレンチゲート型のものがスイッチングの特性に優れている。ＳｉＣを利用したトレンチゲート型ＳＩＴとしては、特許文献１に記載されたものがある。
【０００４】
【特許文献１】
特開平９−１７２１８７号公報（図１等）
【０００５】
【発明が解決しようとする課題】
特許文献１に記載されたトレンチゲート型ＳＩＴでは、以下のような問題点がある。すなわち、トレンチゲート電極とトレンチ底部に設けられたｐ型ＳｉＣ（ゲート領域）との間に大きなバンド不連続が生じ、結果としてゲート電極界面に例えば１０^−２Ω・ｃｍ^２以上の接触抵抗が発生してしまう。このような大きな接触抵抗はゲート領域の充放電時定数ＲＣを増加させてしまうため、ＳＩＴのスイッチングの高速化を妨げてしまう。
【０００６】
ここで、パワーデバイスの代表的な応用装置であるインバータ回路を考えた場合、一般にその電力損失の約半分はトランジスタのスイッチング損失によって占められる。すなわち、トランジスタの高速なスイッチング動作を実現できなければ、インバータ回路等ではＳｉＣの物性を活かした低損失化を十分に図ることができないのである。
【０００７】
なお、上記した接触抵抗は、他の素子、例えばトレンチベース型のバイポーラトランジスタやジャンクションバリアショットキーダイオード（ＪＢＳ）等においても同様に存在し、高速なスイッチング動作を実現する上で問題である。
【０００８】
本発明は、上述した課題に鑑みてなされたものであり、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることが可能な高耐圧半導体装置及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
（構成）
上記課題を解決するために、本発明は以下の構成を採用している。
【００１０】
本発明の第１の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第２の炭化珪素層と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第３の炭化珪素層と、前記第１の炭化珪素層に設けられたソース電極と、前記第２の炭化珪素層上に選択的に形成されたアルミニウムを主成分とする層を有するゲート電極と、前記第３の炭化珪素層に設けられたドレイン電極とを具備することを特徴とする。
【００１１】
本発明の第２の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第２の炭化珪素層と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の前記一方の面に前記第１の炭化珪素層と離間して設けられ前記高抵抗炭化珪素層よりも低抵抗の第３の炭化珪素層と、前記第１の炭化珪素層に設けられたソース電極と、前記第２の炭化珪素層上に選択的に形成されたアルミニウムを主成分とする層を有するゲート電極と、前記第３の炭化珪素層に設けられたドレイン電極とを具備することを特徴とする。
【００１２】
かかる本発明の第１、第２の高耐圧半導体装置において、第３の炭化珪素層は第１導電型であり、前記高耐圧半導体装置は静電誘導トランジスタであることが好ましい。また、第３の炭化珪素層は第２導電型であり、前記高耐圧半導体装置は静電誘導サイリスタであることが好ましい。
【００１３】
本発明の第３の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に設けられた第２導電型の第１の炭化珪素層と、前記第１の炭化珪素層上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層と、前記第２の炭化珪素層を挟みかつ底部が前記第１の炭化珪素層に達して設けられたトレンチと、前記トレンチの側面に設けられた絶縁層パターンと、前記トレンチの底面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第２導電型の第３の炭化珪素層と、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第４の炭化珪素層と、前記第２の炭化珪素層に設けられたエミッタ電極と、前記第３の炭化珪素層上に選択的に形成されたアルミニウムを主成分とする層を有するベース電極と、前記第４の炭化珪素層に設けられたコレクタ電極とを具備することを特徴とする。
【００１４】
本発明の第４の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面に部分的に設けられ前記高抵抗炭化珪素層とショットキー接合をなす第１の電極と、前記第１の電極を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第１の炭化珪素層と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層と、前記第１の炭化珪素層上に選択的に形成されたアルミニウムを主成分とする層を有し前記第１の電極と電気的に接続された制御電極と、前記第２の炭化珪素層に設けられた第２の電極とを具備することを特徴とする。
【００１５】
上記の本発明の第１〜第４の高耐圧半導体装置において、前記高抵抗炭化珪素層の主面が［０００１］面であり、前記トレンチの側壁面が［１１−２０］面、又は［１−１００］のいずれかであることが好ましい。この場合、前記トレンチはストライプ形状を有し、その長手方向は＜１−１００＞方向軸、又は＜１１−２０＞方向軸のいずれかであることが好ましい。
【００１６】
本発明の第１の高耐圧半導体装置の製造方法は、第１の炭化珪素層とこの第１の炭化珪素層よりも高抵抗の第１導電型の高抵抗炭化珪素層とが積層された構造を形成する工程と、前記高抵抗炭化珪素層の前記第１の炭化珪素層と反対側の面に、前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層を形成する工程と、この第２の炭化珪素層の表面から前記高抵抗炭化珪素層にいたるトレンチを形成する工程と、前記トレンチの底面に第２導電型の第３の炭化珪素層を形成する工程と、前記トレンチの側面に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第３の炭化珪素層に気相成長法によりアルミニウムを主成分とする膜を選択的に形成する工程と、前記第２の炭化珪素層にソース電極を設け、前記アルミニウムを主成分とする膜にゲート電極を設け、前記第１の炭化珪素層にドレイン電極を設ける工程とを具備することを特徴とする。
【００１７】
本発明の第２の高耐圧半導体装置の製造方法は、第１導電型の高抵抗炭化珪素層の一方の面に前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層を選択的に形成する工程と、この第１の炭化珪素層の表面から前記高抵抗炭化珪素層にいたるトレンチを形成する工程と、前記トレンチの底面に第２導電型の第２の炭化珪素層を形成する工程と、前記トレンチの側面に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第２の炭化珪素層に気相成長法によりアルミニウムを主成分とする膜を選択的に形成する工程と、前記高抵抗炭化珪素層の前記一方の面に前記第１の炭化珪素層と離間して、前記高抵抗炭化珪素層よりも低抵抗の第３の炭化珪素層を選択的に形成する工程と、前記第１の炭化珪素層にソース電極を設け、前記アルミニウムを主成分とする膜にゲート電極を設け、前記第３の炭化珪素層にドレイン電極を設ける工程とを具備することを特徴とする。
【００１８】
本発明の第３の高耐圧半導体装置の製造方法は、第１導電型の第１の炭化珪素層とこの第１の炭化珪素層よりも高抵抗の第１導電型の高抵抗炭化珪素層とが積層された構造を形成する工程と、前記高抵抗炭化珪素層の前記第１の炭化珪素層と反対側の面に、第２導電型の第２の炭化珪素層を形成する工程と、この第２の炭化珪素層上に前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第３の炭化珪素層を形成する工程と、この第３の炭化珪素層の表面から前記第２の炭化珪素層にいたるトレンチを形成する工程と、前記トレンチの底面に前記第２の炭化珪素層よりも低抵抗の第２導電型の第４の炭化珪素層を形成する工程と、前記トレンチの側面に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第４の炭化珪素層に気相成長法によりアルミニウムを主成分とする膜を選択的に形成する工程と、前記第３の炭化珪素層にエミッタ電極を設け、前記アルミニウムを主成分とする膜にベース電極を設け、前記第１の炭化珪素層にコレクタ電極を設ける工程とを具備することを特徴とする。
【００１９】
本発明の第４の高耐圧半導体装置の製造方法は、第１導電型の第１の炭化珪素層とこの第１の炭化珪素層よりも高抵抗の第１導電型の高抵抗炭化珪素層とが積層された構造を形成する工程と、前記高抵抗炭化珪素層の前記第１の炭化珪素層と反対側の面にトレンチを形成する工程と、前記トレンチの底面に第２導電型の第２の炭化珪素層を形成する工程と、前記トレンチの側面に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第２の炭化珪素層に気相成長法によりアルミニウムを主成分とする膜を選択的に形成する工程と、前記トレンチに近接する前記高抵抗炭化珪素層に当該高抵抗炭化珪素層とショットキー接合をなす第１の電極を形成し、前記アルミニウムを主成分とする膜上に前記第１の電極と電気的に接続された制御電極を形成する工程と、前記第１の炭化珪素層に第２の電極を形成する工程とを具備することを特徴とする。
【００２０】
なお、本明細書においては、六方晶炭化珪素単結晶層又は基板の面及び方向軸を表す場合に、本来ならば所要の数字の上にバーを付した表現内容を採用すべきであるにもかかわらず、表現手段に制約があるため、前記所要の数字の上にバーを付す代わりに、当該所要数字の前に−符号（マイナス符号）を付して、例えば［１１−２０］面、＜１−１００＞方向軸などの表現を用いている。この場合の−符号（マイナス符号）はバーと全く同じ意味を有し、その直後の数にバーを付する意味である。
【００２１】
（作用）
本発明によれば、アルミニウムを主成分とする膜がトレンチの底面の一導電型の炭化珪素領域に対して選択的に形成されているので、埋め込みゲート電極等の電極との接触抵抗を大幅に低減することができ、トレンチゲート等を用いた充放電を円滑且つ高速に行うことができる。従って、トレンチゲート型ＳＩＴやトレンチベース型バイポーラトランジスタ等において、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることが可能となる。
【００２２】
また、トレンチの側面に絶縁層パターンが形成されており、アルミニウムを主成分とする膜がトレンチの底面の一導電型の炭化珪素領域に選択的に（自己整合的に）形成されているので、当該炭化珪素領域に対して選択的にゲート電位を印加することができ、一方トレンチの側面に対しては絶縁膜パターンが存在するため直接ゲート電位が印加されない。このため、トレンチの底面の角部に隣接して位置する炭化珪素領域部分に対してゲート電圧を優先的に印加することができ、当該部分に隣接する高抵抗炭化珪素層内の空乏層の延びを支配的なものとすることができるので、スイッチング特性を向上させることが可能である。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して詳細に説明する。
【００２４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるトレンチゲート型の静電誘導トランジスタ（以下ＳＩＴと略す。）の構成を示す断面図である。本実施形態においては、第一導電型としてＮ型を、また第二導電型としてＰ型を用いた。
【００２５】
最初に、不純物濃度１×１０^１９ｃｍ^−３、厚さ３００μｍのＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）１０１上に、エピタキシャル成長法により不純物濃度５×１０^１５ｃｍ^−３、厚さ８μｍのＮ型高抵抗ＳｉＣ層１０２と、不純物濃度５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３、厚さ０．３〜１μｍのＮ型低抵抗ＳｉＣ層１０３を順次形成する。但し、ここではＮ型不純物としては窒素を用いたが、別の不純物、例えば燐等を用いてもよい。また、両不純物を同時に用いてもよい。また、Ｎ型低抵抗層を形成するかわりに、Ｎ型高抵抗層１０２の表面に燐や窒素を、基板温度５００℃程度の下で加速エネルギー１０〜２００ｋｅＶ、総ドーズ５×１０^１５ｃｍ^−２の条件で選択的に多段イオン注入し、その後、１６００℃程度の活性化熱処理により表面から深さ約０．３μｍの領域に不純物濃度１×１０^２０ｃｍ^−３のＮ型低抵抗領域を形成してもよい。
【００２６】
次に、Ｎ型低抵抗層１０３の表面にシリコン酸化膜１１１を形成する。その後、酸化膜１１１の表面にレジスト１１２をスピン塗布し、フォトリソグラフィ技術により、図２（ａ）に示すように、レジスト１１２をパターニングする。パターニングされたレジスト１１２をエッチングマスクとして用い、図２（ｂ）に示すように、ＲＩＥ等の異方性エッチング及びこれに続くＣＤＥ等によるトレンチ内の平滑化処理によりＮ型低抵抗層１０３を貫通し、底部がＮ型高抵抗層１０２に達するトレンチ１０４ａ、１０４ｂを形成する。図面ではトレンチは２個しか記載されていないが、より多数のトレンチが存在する。トレンチ１０４ａ、１０４ｂの形成により、Ｎ型低抵抗層１０３はストライプ状のソース領域１０５ａ、１０５ｂ、１０５ｃにパターニングされる。ここで例えば、トレンチ間のメサの幅は２μｍであり、またトレンチの幅は０．６μｍとした。
【００２７】
そして、レジスト１１２を除去した後、図２（ｃ）に示すように、トレンチ１０４ａ、１０４ｂの内部にシリコン酸化膜１１３を形成する。この後、ＲＩＥ等の異方性エッチングにより、トレンチ１０４ａ、１０４ｂの底部の酸化膜１１３を除去する。この時同時にトレンチ間のメサの上の酸化膜１１３も除去されてしまうが、その下の酸化膜１１１及びトレンチ側壁の酸化膜が残る。これにより、以下に続く工程のイオン注入マスク１１３Ａが形成される。
【００２８】
次に、イオン注入マスク１１３Ａを介して、図３（ａ）に示すように、底部に露出したＮ型高抵抗層１０２に対して^２７Ａｌ^＋の選択イオン注入を行う。^２７Ａｌ^＋は、基板温度Ｔｓｕｂ＝室温〜７００℃、ここでは５００℃程度で、加速エネルギーＥａｃｃ＝１０〜１５０ｋｅＶ、総ドーズ量Φ＝２×１０^１３ｃｍ^−２の条件で多段注入する。この結果、表面から深さ０．３μｍの領域に、不純物濃度１×１０^１８ｃｍ^−３の^２７Ａｌ^＋注入層１１４が形成される。
【００２９】
その後、酸化膜１１３Ａを除去し、基板温度Ｔｓｕｂ＝１６００℃程度の活性化熱処理により、図３（ｂ）に示すように選択的にｐ型拡散領域１０６ａ、１０６ｂを形成する。このｐ型ＳｉＣ拡散領域１０６ａ、１０６ｂは、トレンチゲート型ＳＩＴのゲート領域である。
【００３０】
次に、基板表面及びトレンチ１０４ａ、１０４ｂの内部にシリコン酸化膜１１５を形成する。さらに、トレンチ間のメサの上にフォトリソグラフィ技術によりレジストをパターニングする。次にパターニングされたレジスト（図示せず。）をエッチングマスクとして用い、ＲＩＥ等の異方性エッチングによりトレンチ１０４ａ、１０４ｂの底部の酸化膜１１５を除去する。なお、基板表面及びトレンチ１０４ａ、１０４ｂの内部にシリコン酸化膜１１５を形成し、さらにシリコン酸化膜１１５上にシリコン窒化膜を形成し、このシリコン窒化膜を異方性エッチング（シリコン酸化膜に対するシリコン窒化膜のエッチング選択比が高い条件を用いる。）によりトレンチ１０４ａ、１０４ｂの側壁に選択的に残してから、レジストマスクを用いてエッチング（シリコン窒化膜に対するシリコン酸化膜のエッチング選択比が高い条件を用いる。）によりトレンチ１０４ａ、１０４ｂの底部の酸化膜１１５を除去してもよい。この方法によれば、トレンチ１０４ａ、１０４ｂの側壁に自己整合的に絶縁膜を確実に残すことが可能である。後述する実施形態でも同様である。
【００３１】
次にエッチングマスクとして用いたレジスト（図示せず。）を除去し、その後トレンチ１０４ａ、１０４ｂの内部にＭＯＣＶＤ法によりＡｌ膜１１６を５〜１００ｎｍ、望ましくは１０〜８０ｎｍ程度の厚さで選択的に形成する。さらに、Ａｌ膜１１６の上に例えばボロン添加の多結晶シリコン１１７をＣＶＤ法で堆積する。そして、ＣＭＰにより酸化膜が露出するまで平坦化し、Ａｌ膜１１６／多結晶シリコン１１７を、図４（ａ）に示すように、トレンチ１０４ａ、１０４ｂの内部に埋め込み、埋め込みゲート電極１０７ａ、１０７ｂを形成する。ここで、多結晶シリコンの代わりにＷ、Ｃｕ等の金属、Ｗシリサイド等の金属シリサイド、あるいはこれらを組み合わせて用いても良い。
【００３２】
そして、酸化膜１１５の上にレジスト（図示せず。）をスピン塗布し、フォトリソグラフィ技術により、レジストをパターニングする。その後、パターニングされたレジストをエッチングマスクとして用い、酸化膜１１５を選択的にエッチングし、ソースコンタクトホールを開口し、ソース領域１０５ａ、１０５ｂの一部を露出させる。酸化膜１１５のパターニングは、ＲＩＥ等を用いればよい。その後、基板表面全体をレジストでカバーして、低抵抗ＳｉＣ基板１０１の裏面に存在する薄い酸化膜を、希釈した弗酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。ｎ型低抵抗ＳｉＣ基板１０１の裏面には、Ｎｉ膜を約１μｍの厚さで蒸着し、ドレイン電極１０８を形成する（図４（ｂ））。
【００３３】
次に基板表面のレジストを除去した後、基板表面全体にＴｉ膜を約１μｍの厚さで蒸着する。Ｔｉ膜の代わりにＡｌ，Ｍｏ等の金属、又は各種の金属シリサイドを使用してもよい。次に、Ｔｉ膜の上にレジストをスピン塗布する。そして、フォトリソグラフィ技術により、ソース領域１０５ａ、１０５ｂの上部にレジストが残るようにレジストをパターニングする。パターニングされたレジストをエッチングマスクとして用い、Ｔｉ膜をエッチングし、図４（ｂ）に示すように、Ｔｉ膜をソース領域１０５ａ、１０５ｂの上部に選択的に残し、ソース電極１０９ａ、１０９ｂ、１０９ｃを形成する。
【００３４】
次に、基板温度Ｔｓｕｂ＝８００〜１１００℃、例えば９５０℃で５分程度シンター処理し、ソース電極１０９ａ、１０９ｂ、１０９ｃ、ドレイン電極１０８、ゲート電極１０７ａ、１０７ｂのオーミック接触を良好なものにする。特に、ゲート電極に用いられたＡｌは、シンター処理時に下地のｐ型ＳｉＣ（^２７Ａｌ^＋注入層１１４）に対してＡｌスパイクを発生し、これがフィールドエミッタ−として機能する。その結果、ゲート電極界面の接触抵抗を大幅に削減することができる。以上により、トレンチゲート型ＳＩＴの概略工程は、終了する。
【００３５】
ただし、上記の埋め込みゲート電極１０７ａ、１０７ｂの作製工程において、Ａｌ膜１１６を１００ｎｍより厚く形成すると、９５０℃前後のオーミックシンター時にＡｌ膜の凝集現象、表面荒れ、またはＡｌ膜中の巣の発生が引き起こされる。その結果、複数にパターニング若しくは分割されたゲート領域１０６ａ、１０６ｂに均一且つ高速な信号が伝達されないため、高速なスイッチング動作を行うことができない。従って、この問題を解決し、高速なスイッチング動作を実現するためには、上述のごとくＭＯＣＶＤ法によりＡｌ膜をトレンチの底部にのみ選択的に必要十分な膜厚、５〜１００ｎｍ、望ましくは１０ 〜８０ｎｍ程度の厚さで形成することが重要となる。また、ＭＯＣＶＤ法を用いなければ、上記の幅０．６μｍという微細なトレンチの底部にＡｌ薄膜を所定の膜厚で均一に形成することは不可能である。
【００３６】
また、六方晶炭化珪素（ＳｉＣ）基板の主面、トレンチゲート側壁面、ゲートの長手方向の設定にも、Ａｌ膜の選択形成の観点から望ましくは配慮が必要である。例えば、基板主面に［０００１］面を設定した場合には、トレンチゲート側壁面として［１１−２０］面、又は［１−１００］面のいずれかを、ゲートの長手方向としては側壁面に対応して＜１−１００＞方向軸（［１１−２０］面の場合。）、又は＜１１−２０＞方向軸（［１−１００］面の場合。）のいずれかを選択することが望ましい。
【００３７】
その理由は、ＲＩＥ及びそれに続くＣＤＥプロセスで形成されたトレンチゲート側壁の平坦性は、面方位に強く依存するからである。｛１１−２０｝面または［１−１００］面であれば、最適化されたＣＤＥ条件のもとで、表面粗さの二乗平均Ｒｍｓは０．３ｎｍ程度となり、この面上に形成される絶縁膜の表面粗さの二乗平均Ｒｍｓも下地の平坦性を反映して０．５ｎｍ前後と非常に平坦性が高い。トレンチ側壁にこのような平坦性の高い絶縁膜を形成した場合には、ＭＯＣＶＤ法によるＡｌ膜の形成において側壁絶縁膜上にはＡｌの核形成の発生確率を低く抑えることができる。その結果、トレンチ底部にのみＡｌ膜を選択性よく形成することができるのである。ここで例としてあげた面、方向軸に関しては、等価な面、等価な方向軸も含むことは言うまでもない。
【００３８】
以上のように製造したトレンチゲート型ＳＩＴの電気的特性を評価した結果は以下の通りである。耐圧８００Ｖのトレンチゲート型ＳＩＴで、ゲート電圧−４０Ｖ及びドレイン電圧６００Ｖ印加時のリーク電流は１×１０^−６Ａ／ｃｍ^２、またオン抵抗は３ｍΩｃｍ^２となった。また、電源電圧３００Ｖ、主電流密度１５０Ａ／ｃｍ^２の条件においてターンオフ時間は１０ナノ秒となり非常に高速なスイッチング動作を得ることができた。その結果、インバータ回路において電力損失の約半分を占めるスイッチング損失を大幅に削減することができる。
【００３９】
一方、従来技術によるＳＩＴでは同じ耐圧８００Ｖで比較すると、オン抵抗は３ｍΩｃｍ^２前後と同等であった。しかし、同条件におけるターンオフ時間は、ゲート電極界面に寄生する大きな接触抵抗の影響を受けて約３００ｎｓｅｃと非常に遅い。その結果、これを用いたインバータ回路では、電力損失の約半分を占めるトランジスタスイッチング損失を低減することが難しいため、結局炭化珪素の優れた物性を十分に活用することができない。
【００４０】
ここで、本発明によりターンオフ時間を１０ｎｓｅｃと大幅に短縮できた理由は、ｐ型拡散領域１０６ａ、１０６ｂと埋め込みゲート電極１０７ａ、１０７ｂとの接触抵抗を大幅に低減し、トレンチゲートを用いた充放電を円滑且つ高速に行うことを実現したからである。従って、上記のような構成をとることにより、トレンチゲート型ＳＩＴにおいてＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることができるのである。
【００４１】
また、本実施形態の素子構造の他の特徴は、トレンチ１０４ａ、１０４ｂの側面に絶縁層として酸化膜１１５が形成されており、トレンチ１０４ａ、１０４ｂの底面には選択的にｐ型拡散領域（ゲート領域）１０６ａ、１０６ｂが露呈し、このゲート領域１０６ａ、１０６ｂに選択的にＡｌ膜１１６が形成されている点である。かかる構造では、Ａｌ膜１１６／多結晶シリコン１１７からなる埋め込みゲート電極１０７ａ、１０７ｂは、トレンチ１０４ａ、１０４ｂの側面には直接接することは無く、トレンチ１０４ａ、１０４ｂの底面のゲート領域１０６ａ、１０６ｂに直接コンタクトしている。即ち、埋め込みゲート電極１０７ａ、１０７ｂは酸化膜１１５に対して自己整合的に形成されているので、トレンチ１０４ａ、１０４ｂの底面の中心領域に正確に位置する。従って、トレンチ１０４ａ、１０４ｂの底面のゲート領域１０６ａ、１０６ｂに対して選択的にゲート電位を印加することができ、トレンチ１０４ａ、１０４ｂの側面に対しては酸化膜１１５が存在するため直接ゲート電位が印加されない。このため、トレンチ１０４ａ、１０４ｂの底面の角部に隣接して位置するゲート領域１０６ａ、１０６ｂの部分に対してゲート電圧を優先的に印加することができ、当該部分に隣接するＮ型高抵抗層１０２内の空乏層の延びを支配的なものとすることができるので、スイッチング特性を向上させることが可能である。
【００４２】
なお、上で述べた発明は静電誘導サイリスタにも適用できる。静電誘導サイリスタの場合、図１においてＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板１０１の導電型をＰ型にすればよい。
【００４３】
（第２の実施形態）
図５は、本発明の第２の実施形態に係わるトレンチベース型のバイポーラトランジスタ（以下ＢＪＴと略す。）の構成を示す断面図である。本実施形態において、第一導電型としてＮ型を、また第二導電型としてＰ型を用いた。
【００４４】
最初に、不純物濃度１×１０^１９ｃｍ^−３、厚さ３００μｍのＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）２０１上にエピタキシャル成長法により不純物濃度５×１０^１５ｃｍ^−３、厚さ１０μｍのＮ型高抵抗ＳｉＣ層２０２、不純物濃度３×１０^１７ｃｍ^−３、厚さ１μｍのＰ型ＳｉＣ層２０３、及び不純物濃度１×１０^１９ｃｍ^−３、厚さ１μｍのＮ型低抵抗ＳｉＣ層２０４を順次形成する。但し、ここではＮ型不純物としては窒素を用いたが、別の不純物、例えば燐等を用いてもよい。また、Ｐ型不純物としてはボロンを用いたが、別の不純物、例えばアルミニウム等を用いてもよい。また、両不純物を同時に用いてもよい。また、Ｎ型低抵抗ＳｉＣ層２０４を形成するかわりにＮ型高抵抗ＳｉＣ層２０３の表面に燐や窒素を、基板温度５００℃程度の下で加速エネルギー１０〜４００ｋｅＶ、総ドーズ２×１０^１５ｃｍ^−２の条件で選択的に多段イオン注入し、その後、１６００℃程度の活性化熱処理により表面から深さ約０．７μｍの領域に不純物濃度１×１０^１９ｃｍ^−３のＮ型低抵抗領域を形成してもよい。また、Ｐ型ＳｉＣ層２０３についても同様にアルミ、又はボロン等を用いてイオン注入により形成してもよい。
【００４５】
次に、Ｎ型低抵抗層２０４の表面に第１の実施形態と同様にシリコン酸化膜（図示せず。）を形成する。その後、この酸化膜の表面にレジスト（図示せず。）をスピン塗布し、フォトリソグラフィ技術により、このレジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、ＲＩＥ等の異方性エッチング及びこれに続くＣＤＥ等によるトレンチ内の平滑化処理により、Ｎ型低抵抗層２０４を貫通し、底部がＰ型層２０３に達するトレンチ２０５ａ、２０５ｂを形成する。図面ではトレンチは２個しか記載されていないが、より多数のトレンチが存在する。トレンチ２０５ａ、２０５ｂの形成により、Ｎ型低抵抗層２０４はストライプ状のソース領域２０６ａ、２０６ｂ、２０６ｃにパターニングされる。
【００４６】
次に、レジストを除去した後、第１の実施形態と同様にトレンチ２０５ａ、２０５ｂの内部に酸化膜（図示せず。）を形成する。ＲＩＥ等の異方性エッチングによりトレンチ２０５ａ、２０５ｂの底部の酸化膜を除去する。これにより以下に続く工程のイオン注入マスクが形成される。
【００４７】
そして、このイオン注入マスクを介して、第１の実施形態と同様にトレンチ２０５ａ、２０５ｂの底部に露出したＰ型層２０３に対して^２７Ａｌ^＋の選択イオン注入を行う。^２７Ａｌ^＋は、基板温度Ｔｓｕｂ＝室温〜７００℃、ここでは５００℃程度で、加速エネルギーＥａｃｃ＝１０〜１５０ｋｅＶ、総ドーズ量Φ＝２×１０^１５ｃｍ^−２の条件で多段注入する。この結果、表面から深さ０．３μｍの領域に、不純物濃度１×１０^２０ｃｍ^−３の^２７Ａｌ^＋注入層が形成される。
【００４８】
その後、第１の実施形態と同様に基板上の酸化膜をすべて除去し、基板温度Ｔｓｕｂ＝１６００℃程度の活性化熱処理により、選択的にｐ型拡散領域２０７ａ、２０７ｂを形成する。このｐ型拡散領域２０７ａ、２０７ｂはトレンチベース型ＢＪＴのベースコンタクト領域である。
【００４９】
次に、基板表面及びトレンチ２０５ａ、２０５ｂの内部に第１の実施形態と同様に酸化膜を形成し、トレンチ間のメサの上にフォトリソグラフィ技術によりレジストをパターニングする。次にパターニングされたレジスト（図示せず。）をエッチングマスクとして用い、ＲＩＥ等の異方性エッチングによりトレンチ２０５ａ、２０５ｂの底部の上記酸化膜を除去する。その後、トレンチ２０５ａ、２０５ｂの内部にＭＯＣＶＤ法によりＡｌ膜２１６を５〜１００ｎｍ、望ましくは１０〜８０ｎｍ程度の厚さで選択的に形成する。さらに、このＡｌ膜２１６の上に例えばボロン添加の多結晶シリコン２１７をＣＶＤ法で堆積する。そして、ＣＭＰにより酸化膜が露出するまで平坦化し、Ａｌ膜２１６／多結晶シリコン２１７をトレンチ２０５ａ、２０５ｂの内部に埋め込み、埋め込みベース電極２０８ａ、２０８ｂを形成する。ここで、多結晶シリコンの代わりにＷ、Ｃｕ等の金属、Ｗシリサイド等の金属シリサイド、あるいはこれらを組み合わせて用いても良い。
【００５０】
そして、酸化膜の上にレジスト（図示せず。）をスピン塗布し、フォトリソグラフィ技術により、このレジストをパターニングする。その後、パターニングされたレジストをエッチングマスクとして用い、上記酸化膜を選択的にエッチングし、エミッタコンタクトホールを開口し、エミッタ領域２０６ａ、２０６ｂの一部を露出させる。酸化膜のパターニングはＲＩＥを用いればよい。その後、基板表面全体をレジストでカバーして、低抵抗ＳｉＣ基板２０１の裏面に存在する薄い酸化膜を希釈した弗酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。その後ｎ型低抵抗ＳｉＣ基板２０１の裏面には、Ｎｉ膜を約１μｍの厚さで蒸着し、コレクタ電極２０９を形成する。
【００５１】
次に、基板表面のレジストを除去して、今度は基板表面全体にＴｉ膜を約１μｍの厚さで蒸着する。Ｔｉ膜の代わりにＡｌ，Ｍｏ等の金属、又は各種の金属シリサイドを使用してもよい。さらに、Ｔｉ膜の上にレジストをスピン塗布する。そして、フォトリソグラフィ技術により、エミッタ領域２０６ａ、２０６ｂの上部にレジストが残るようにレジストをパターニングする。パターニングされたレジストをエッチングマスクとして用い、Ｔｉ膜をエッチングし、Ｔｉ膜をエミッタ領域２０６ａ、２０６ｂの上部に選択的に残し、エミッタ電極２１０ａ、２１０ｂ、２１０ｃを形成する。
【００５２】
次に、基板温度Ｔｓｕｂ＝８００〜１１００℃、例えば９５０℃で５分程度シンター処理し、エミッタ電極２１０ａ、２１０ｂ、２１０ｃ、コレクタ電極２０９、埋め込みベース電極２０８ａ、２０８ｂのオーミック接触を良好なものにする。これでトレンチベース型ＢＪＴの概略工程は、終了する。
【００５３】
ただし、上記の埋め込みベース電極２０８ａ、２０８ｂの作製工程において、Ａｌ膜２１６を１００ｎｍより厚く形成すると、９５０℃前後のオーミックシンター時にＡｌ膜の凝集現象、表面荒れ、またはＡｌ膜中の巣の発生が引き起こされてしまう。その結果、複数にパターニング若しくは分割されたベースコンタクト領域２０７ａ、２０７ｂに均一且つ高速なベース信号が伝達されないため、高速なスイッチング動作を行うことができない。従って、高速なスイッチング動作を実現するためには、上述のごとくＭＯＣＶＤ法によりＡｌ膜をトレンチの底部にのみ選択的に必要十分な膜厚、５〜１００ｎｍ、望ましくは１０〜８０ｎｍ程度の厚さで形成することが重要となる。
【００５４】
また、六方晶炭化珪素（ＳｉＣ）基板の主面、トレンチベース側壁面、ベースの長手方向の設定にも、Ａｌ膜の選択形成の観点から望ましくは十分な配慮が必要である。これに関しては第１の実施形態の場合と同様であるため、ここでは説明は省略する。
【００５５】
以上のように製造したトレンチベース型ＢＪＴの電気的特性を評価した結果は以下の通りである。耐圧１６００Ｖのトレンチゲート型ＢＪＴで、ベース電流１００ｍＡ及びコレクタ電圧１２００Ｖ印加時のリーク電流は１×１０^−６Ａ／ｃｍ^２、またオン抵抗は７ｍΩｃｍ^２となった。また、電源電圧５００Ｖ、主電流密度１５０Ａ／ｃｍ^２の条件においてターンオフ時間は３０ナノ秒と非常に高速なスイッチング動作を得ることができた。その結果、インバータ回路において電力損失の約半分を占めるスイッチング損失を大幅に削減することができる。
【００５６】
一方、従来技術によるＢＪＴでは同じ耐圧１６００Ｖで比較すると、オン抵抗は８ｍΩｃｍ^２前後と同等であった。しかし、同条件におけるターンオフ時間は、ベース電極界面に寄生する大きな接触抵抗の影響を受けてベース電流の排出が円滑且つ高速に行われないため約３００ｎｓｅｃと非常に遅い。その結果、これを用いたインバータ回路では、電力損失の約半分に相当するトランジスタスイッチング損失を低減することが難しいため、結局炭化珪素の優れた物性を十分に活用することができない。
【００５７】
ここで、本発明によりターンオフ時間を３０ｎｓｅｃと大幅に短縮できた理由は、ｐ型拡散領域２０７ａ、２０７ｂと埋め込みベース電極２０８ａ、２０８ｂとの接触抵抗を大幅に低減し、ベース電流の注入及び排出を円滑且つ高速に行うことを実現したからである。従って、上記のような構成をとることにより、トレンチベース型ＢＪＴにおいてＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることができるのである。
【００５８】
（第３の実施形態）
図６は、本発明の第３の実施形態に係わるトレンチゲート型横型静電誘導トランジスタ（以下横型ＳＩＴと略す。）の構成を示す断面図である。本実施形態の横型ＳＩＴと第１の実施形態のＳＩＴとの異なる点は、ドレイン電極を基板裏面にではなくエピタキシャル成長等により形成されたＮ型高抵抗層の表面に形成している点である。
【００５９】
即ち、本実施形態では、Ｎ型高抵抗層１０２上にエピタキシャル法等によりＮ型低抵抗層１０３を形成する第１の実施形態とは異なり、Ｎ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）３０１上のＮ型高抵抗ＳｉＣ層３０２表面の所定の領域に対して燐あるいは窒素又はその両方を選択的にイオン注入することによりＮ型領域を形成し、このＮ型領域からストライプ状のＮ型ソース領域３０５ａ、３０５ｂ、３０５ｃを形成する。このＮ型ソース領域３０５ａ、３０５ｂ、３０５ｃを形成する方法として、第１の実施形態に示した方法を適用することができ、ｐ型ＳｉＣ拡散領域（ゲート領域）３０６ａ、３０６ｂと、シリコン酸化膜３１５と、Ａｌ膜３１６／多結晶シリコン３１７からなるゲート電極３０９ａ、３０９ｂも、第１の実施形態と同様の方法により形成する。
【００６０】
また、Ｎ型ソース領域３０５ａ、３０５ｂ、３０５ｃが形成された側と同じ側のＮ型高抵抗ＳｉＣ層３０２の表面には、ゲート領域３０６ａ、３０６ｂから一定距離はなれた位置に、ｎ型ドレイン領域３０８を形成する。また、Ｎ型ソース領域３０５ａ、３０５ｂ、３０５ｃとｎ型ドレイン領域３０８との間には、１個又はそれ以上のｐ型電界緩和領域３０７ａ、３０７ｂをゲート領域３０６ａ、３０６ｂに並行して設けている。このｐ型電界緩和領域３０７ａ、３０７ｂは、ゲート領域３０６ａ、３０６ｂ端部の電界集中を緩和するものである。
【００６１】
次に、酸化膜３１５上にレジストマスクを形成し、ソースコンタクトホール及びドレインコンタクトホールを開口した後、Ｎ型ソース領域３０５ａ、３０５ｂ、３０５ｃ上にそれぞれソース電極３１０ａ、３１０ｂ、３１０ｃを、ｎ型ドレイン領域３０８上にドレイン電極３１１を形成する。ここで、ドレイン電極３１１はゲート電極３０９ａ、３０９ｂから所定の距離を隔てて、ゲート電極３０９ａ、３０９ｂに並行して形成することが望ましい。上記した以外の構成及び工程は、図１に示す第１の実施形態のＳＩＴと基本的に同じである。以上で横型ＳＩＴを完成する。
【００６２】
横型ＳＩＴでは、ソース電極とドレイン電極とが同じ面に設けられているため、モノシリックＩＣとして同一半導体チップ上に集積化するのが容易である。また、ハイブリッドＩＣ等に組み込んで用いる場合にも配線作業が簡単となる。また、ドレイン電極が個々の半導体装置に設けられているため、表面配線や接続の自由度が増すことになり、設計が容易となる。かかる横型ＳＩＴにおいても、第１の実施形態と同様にＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることができる。
【００６３】
（その他の実施形態）
上記のように、第１から第３の実施形態により本発明を開示したが、この開示の一部をなす論述及び図面はこの発明を限定するものではなく、この開示から当業者は様々な実施形態に対して本発明を適用することが可能である。
【００６４】
例えば、既に述べた第１から第３の実施形態の説明においては、トレンチあるいは表面に形成する絶縁膜としてシリコン酸化膜を用いたが、これ以外に酸化タンタル（Ｔａ_２Ｏ_５）、窒化珪素（Ｓｉ_３Ｎ_４）、窒化アルミニウム（ＡｌＮ）といった他の絶縁膜を用いてもよい。
【００６５】
また、トレンチゲート型の静電誘導トランジスタや静電誘導サイリスタ、トレンチベース型のバイポーラトランジスタ以外の素子、例えば、ジャンクションバリアショットキーダイオード（ＪＢＳ）に対しても本発明を適用することができ、この場合、第１の実施形態におけるソース領域の代わりにショットキーコンタクト領域を、またゲート領域の代わりにＰ型制御領域をそれぞれ設け、Ｐ型制御領域に設けたＰ型制御電極とショットキーコンタクト電極とを短絡した構造とすればよい。即ち、図７に示すように、このダイオードは、Ｎ型高抵抗ＳｉＣ層４０２と、Ｎ型高抵抗ＳｉＣ層４０２の一方の面に部分的に設けられＮ型高抵抗ＳｉＣ層４０２とショットキー接合をなすアノード電極４０９ａ、４０９ｂ、４０９ｃと、アノード電極４０９ａ、４０９ｂ、４０９ｃを挟んでＮ型高抵抗ＳｉＣ層４０２に設けられたトレンチ４０４ａ、４０４ｂと、トレンチ４０４ａ、４０４ｂの底面に設けられたｐ型ＳｉＣ拡散領域（制御領域）４０６ａ、４０６ｂと、トレンチ４０４ａ、４０４ｂの側面に設けられたシリコン酸化膜パターン４１１と、Ｎ型高抵抗ＳｉＣ層４０２の他方の面に設けられＮ型高抵抗ＳｉＣ層４０２よりも低抵抗のＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）４０１と、ｐ型ＳｉＣ拡散領域（制御領域）上に選択的に形成されたアルミニウムを主成分とする層４１６と金属層４１７との積層構造を有しアノード電極４０９ａ、４０９ｂ、４０９ｃと電気的に接続された制御電極４０７ａ、４０７ｂと、Ｎ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）４０１に設けられたカソード電極４０８とを備えるものである。かかるダイオードは、第１の実施形態で述べた方法を用いて作製することが可能である。上記ダイオードにおいても、第１の実施形態と同様にＳｉＣの物性を活用して超低オン抵抗の優れた性能を得ると同時に、インバータ回路等に用いた場合にはダイオードの逆回復時の損失を大幅に引き下げることができる。
【００６６】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００６７】
【発明の効果】
本発明によれば、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わるトレンチゲート型の静電誘導トランジスタの構成を示す断面図。
【図２】第１の実施形態の静電誘導トランジスタを製造する方法を示す工程断面図。
【図３】図２に続く工程断面図。
【図４】図３に続く工程断面図。
【図５】本発明の第２の実施形態に係わるトレンチベース型のバイポーラトランジスタの構成を示す断面図。
【図６】本発明の第３の実施形態に係わるトレンチゲート型横型静電誘導トランジスタの構成を示す断面図。
【図７】本発明のその他の実施形態に係わるジャンクションバリアショットキーダイオードの構成を示す断面図。
【符号の説明】
１０１ Ｎ型低抵抗六方晶炭化珪素（ＳｉＣ）基板
１０２ Ｎ型高抵抗ＳｉＣ層
１０３ Ｎ型低抵抗ＳｉＣ層
１０４ａ、１０４ｂ トレンチ
１０５ａ、１０５ｂ、１０５ｃ ソース領域
１０６ａ、１０６ｂ ｐ型ＳｉＣ拡散領域（ゲート領域）
１０７ａ、１０７ｂ ゲート電極
１０８ ドレイン電極
１０９ａ、１０９ｂ、１０９ｃ ソース電極
１１１ シリコン酸化膜
１１２ レジスト
１１３ イオン注入マスク
１１４ ^２７Ａｌ^＋注入層
１１５ シリコン酸化膜
１１６ Ａｌ膜
１１７ 多結晶シリコン

Claims (12)

1. 第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第２の炭化珪素層と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第３の炭化珪素層と、前記第１の炭化珪素層に設けられたソース電極と、前記第２の炭化珪素層上に選択的に形成されたアルミニウムを主成分とする層を有するゲート電極と、前記第３の炭化珪素層に設けられたドレイン電極とを具備することを特徴とする高耐圧半導体装置。
2. 第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第２の炭化珪素層と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の前記一方の面に前記第１の炭化珪素層と離間して設けられ前記高抵抗炭化珪素層よりも低抵抗の第３の炭化珪素層と、前記第１の炭化珪素層に設けられたソース電極と、前記第２の炭化珪素層上に選択的に形成されたアルミニウムを主成分とする層を有するゲート電極と、前記第３の炭化珪素層に設けられたドレイン電極とを具備することを特徴とする高耐圧半導体装置。
3. 第３の炭化珪素層は第１導電型であり、前記高耐圧半導体装置は静電誘導トランジスタであることを特徴とする請求項１又は２に記載の高耐圧半導体装置。
4. 第３の炭化珪素層は第２導電型であり、前記高耐圧半導体装置は静電誘導サイリスタであることを特徴とする請求項１又は２に記載の高耐圧半導体装置。
5. 第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に設けられた第２導電型の第１の炭化珪素層と、前記第１の炭化珪素層上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層と、前記第２の炭化珪素層を挟みかつ底部が前記第１の炭化珪素層に達して設けられたトレンチと、前記トレンチの側面に設けられた絶縁層パターンと、前記トレンチの底面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第２導電型の第３の炭化珪素層と、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第４の炭化珪素層と、前記第２の炭化珪素層に設けられたエミッタ電極と、前記第３の炭化珪素層上に選択的に形成されたアルミニウムを主成分とする層を有するベース電極と、前記第４の炭化珪素層に設けられたコレクタ電極とを具備することを特徴とする高耐圧半導体装置。
6. 第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面に部分的に設けられ前記高抵抗炭化珪素層とショットキー接合をなす第１の電極と、前記第１の電極を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第１の炭化珪素層と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層と、前記第１の炭化珪素層上に選択的に形成されたアルミニウムを主成分とする層を有し前記第１の電極と電気的に接続された制御電極と、前記第２の炭化珪素層に設けられた第２の電極とを具備することを特徴とする高耐圧半導体装置。
7. 前記高抵抗炭化珪素層の主面が［０００１］面であり、前記トレンチの側壁面が［１１−２０］面、又は［１−１００］のいずれかであることを特徴とする請求項１乃至６のいずれかに記載の高耐圧半導体装置。
8. 前記トレンチはストライプ形状を有し、その長手方向は＜１−１００＞方向軸、又は＜１１−２０＞方向軸のいずれかであることを特徴とする請求項７に記載の高耐圧半導体装置。
9. 第１の炭化珪素層とこの第１の炭化珪素層よりも高抵抗の第１導電型の高抵抗炭化珪素層とが積層された構造を形成する工程と、前記高抵抗炭化珪素層の前記第１の炭化珪素層と反対側の面に、前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層を形成する工程と、この第２の炭化珪素層の表面から前記高抵抗炭化珪素層にいたるトレンチを形成する工程と、前記トレンチの底面に第２導電型の第３の炭化珪素層を形成する工程と、前記トレンチの側面に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第３の炭化珪素層に気相成長法によりアルミニウムを主成分とする膜を選択的に形成する工程と、前記第２の炭化珪素層にソース電極を設け、前記アルミニウムを主成分とする膜にゲート電極を設け、前記第１の炭化珪素層にドレイン電極を設ける工程とを具備することを特徴とする高耐圧半導体の製造方法。
10. 第１導電型の高抵抗炭化珪素層の一方の面に前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層を選択的に形成する工程と、この第１の炭化珪素層の表面から前記高抵抗炭化珪素層にいたるトレンチを形成する工程と、前記トレンチの底面に第２導電型の第２の炭化珪素層を形成する工程と、前記トレンチの側面に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第２の炭化珪素層に気相成長法によりアルミニウムを主成分とする膜を選択的に形成する工程と、前記高抵抗炭化珪素層の前記一方の面に前記第１の炭化珪素層と離間して、前記高抵抗炭化珪素層よりも低抵抗の第３の炭化珪素層を選択的に形成する工程と、前記第１の炭化珪素層にソース電極を設け、前記アルミニウムを主成分とする膜にゲート電極を設け、前記第３の炭化珪素層にドレイン電極を設ける工程とを具備することを特徴とする高耐圧半導体の製造方法。
11. 第１導電型の第１の炭化珪素層とこの第１の炭化珪素層よりも高抵抗の第１導電型の高抵抗炭化珪素層とが積層された構造を形成する工程と、前記高抵抗炭化珪素層の前記第１の炭化珪素層と反対側の面に、第２導電型の第２の炭化珪素層を形成する工程と、この第２の炭化珪素層上に前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第３の炭化珪素層を形成する工程と、この第３の炭化珪素層の表面から前記第２の炭化珪素層にいたるトレンチを形成する工程と、前記トレンチの底面に前記第２の炭化珪素層よりも低抵抗の第２導電型の第４の炭化珪素層を形成する工程と、前記トレンチの側面に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第４の炭化珪素層に気相成長法によりアルミニウムを主成分とする膜を選択的に形成する工程と、前記第３の炭化珪素層にエミッタ電極を設け、前記アルミニウムを主成分とする膜にベース電極を設け、前記第１の炭化珪素層にコレクタ電極を設ける工程とを具備することを特徴とする高耐圧半導体の製造方法。
12. 第１導電型の第１の炭化珪素層とこの第１の炭化珪素層よりも高抵抗の第１導電型の高抵抗炭化珪素層とが積層された構造を形成する工程と、前記高抵抗炭化珪素層の前記第１の炭化珪素層と反対側の面にトレンチを形成する工程と、前記トレンチの底面に第２導電型の第２の炭化珪素層を形成する工程と、前記トレンチの側面に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第２の炭化珪素層に気相成長法によりアルミニウムを主成分とする膜を選択的に形成する工程と、前記トレンチに近接する前記高抵抗炭化珪素層に当該高抵抗炭化珪素層とショットキー接合をなす第１の電極を形成し、前記アルミニウムを主成分とする膜上に前記第１の電極と電気的に接続された制御電極を形成する工程と、前記第１の炭化珪素層に第２の電極を形成する工程とを具備することを特徴とする高耐圧半導体の製造方法。

Images