CN103443925A - 半导体装置 - Google Patents

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Abstract

本发明的目的在于提供一种能够实现漏电流的降低、导通电阻的降低以及进行开关时的高速动作的半导体装置。本发明是具备在普通单元（6）的排列中散布接触单元（7）的单元排列的半导体装置，具备n+型半导体基板（1）上的n-型半导体层（2）、埋没于n-型半导体层（2）内的p型埋入层（5）以及形成在普通单元（6）、接触单元（7）各自的中央部的p型表面层（4），在接触单元（7）中，p型埋入层（5）与p型表面层（4）接触，还具备形成在接触单元（7）的p型表面层（4）之上的p+型接触层（8）以及在n-型半导体层（2）之上形成肖特基结并与p+型接触层（8）形成欧姆结的阳极电极（3），p型埋入层（5）与阳极电极（3）经由p型表面层（4）和p+型接触层（8）连接。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别是涉及一种肖特基势垒二极管。
背景技术
作为半导体装置的肖特基势垒二极管(SBD，Schottky BarrierDiode)，由于是单极器件，因此能够高速进行开关，并且如果使用与半导体界面的势垒高度(barrier height)低的金属，则能够实现导通电压小的器件，因此能够进行低损失且高速动作。
并且，近年来，使用了碳化硅(SiC)的SBD作为有效利用上述特征来能够进行高耐压且低损失和高速开关的半导体器件受到期待。
然而，如果以进一步降低导通电压为目的，通过使外延膜厚变薄、提高外延浓度（epi-concentration）等的方法来尝试使势垒高度变小，则导致施加反向电压时的漏电流增大。为了解决该问题，提出了利用pn结降低漏电流的SBD。
作为其中之一的专利文献1所记载的SBD为了防止导通电压的上升，在n-型半导体层内部设置p型埋入层，将形成于表面的pn结的一半埋入n-型半导体层内部，由此谋求肖特基结的面积的扩大。
另外，在专利文献2中，记载了如下SBD：在外延成膜的半导体层表面未形成pn结部，p型埋入层以在俯视图中的条状或网眼状埋入，其一部分经由连接导体与阳极电极进行欧姆接触。
在上述的专利文献1、2中，通过在SBD中混载pn结来降低漏电流，并且实现因肖特基结的面积减少引起的导通电压上升的抑制。
专利文献1：日本特开2000-294804号公报
专利文献2：日本特开2010-40857号公报
发明内容
在专利文献1的SBD中，存在如下问题：由p型表面层、p型埋入层夹着的区域的宽度非常窄，因此导致导通电阻增大。
另外，由于p型埋入层经由p型接触层与阳极电极连接，因此导致与从终端部隔有距离的SBD中心部的p型埋入层之间的电阻变大，存在导致进行开关时的高速动作被抑制的问题。
另外，在专利文献2的SBD中，p型埋入层上的一部分经由连接导体与阳极电极进行欧姆接触。然而，如果p型埋入层的宽度变窄，则连接导体的宽度也变窄，因此导致连接导体与p型埋入层之间的接触电阻变大，其结果，存在导致进行开关时的高速动作被抑制的问题。
本发明是为了解决这样的问题而完成的，其目的在于提供一种能够实现漏电流的降低、导通电阻的降低以及进行开关时的高速动作的半导体装置。
本发明是一种半导体装置，具备在第一单元的排列中散布第二单元的单元排列，该半导体装置具备：第一导电类型的半导体层，在第一导电类型的半导体基板之上进行了外延成膜；以及由第二导电类型的半导体形成的埋入层，埋没于所述半导体层内，其中，所述埋入层设置在所述第一单元的周边部，并且设置在所述第二单元的整个面，该半导体装置还具备：在所述半导体层表面形成在所述第二单元的中央部的由第二导电类型的半导体形成的第一表面层和在所述半导体层表面形成在所述第二单元的中央部的由第二导电类型的半导体形成的接触层中的至少一方；以及由第二导电类型的半导体形成的第二表面层，在所述半导体层表面形成在所述第一单元的中央部，其中，在所述第二单元中，所述埋入层与所述第一表面层和所述接触层中的至少一方接触，还具备阳极电极，该阳极电极在所述半导体层之上形成肖特基结并与所述第一表面层和所述接触层中的至少一方形成欧姆结，所述埋入层与所述阳极电极经由所述第一表面层和所述接触层中的至少一方连接。
根据本发明，作为一种半导体装置，具备在第一单元的排列中散布第二单元的单元排列，该半导体装置具备：第一导电类型的半导体层，在第一导电类型的半导体基板之上进行了外延成膜；以及由第二导电类型的半导体形成的埋入层，埋没于所述半导体层内，其中，所述埋入层设置在所述第一单元的周边部，并且设置在所述第二单元的整个面，该半导体装置还具备：在所述半导体层表面形成在所述第二单元的中央部的由第二导电类型的半导体形成的第一表面层和在所述半导体层表面形成在所述第二单元的中央部的由第二导电类型的半导体形成的接触层中的至少一方；以及由第二导电类型的半导体形成的第二表面层，在所述半导体层表面形成在所述第一单元的中央部，其中，在所述第二单元中，所述埋入层与所述第一表面层和所述接触层中的至少一方接触，还具备阳极电极，该阳极电极在所述半导体层之上形成肖特基结并与所述第一表面层和所述接触层中的至少一方形成欧姆结，所述埋入层与所述阳极电极经由所述第一表面层和所述接触层中的至少一方连接，由此，能够通过电场强度降低实现漏电流的降低，能够通过电流路径的扩大实现导通电阻的降低，能够通过缩短直到耗尽层消失为止的时间实现进行开关时的高速动作。
本发明的目的、特征、方面以及优点通过以下的详细的说明和附图而变得更清楚。
附图说明
图1是表示本发明的半导体装置的顶视图。
图2是基于本发明的实施方式1的半导体装置的局部剖视图。
图3是基于本发明的实施方式1的半导体装置的局部剖视图。
图4是基于本发明的实施方式1的半导体装置的局部剖视图。
图5是基于本发明的实施方式1的半导体装置的局部剖视图。
图6是基于本发明的实施方式1的制造工序中的半导体装置的剖视图。
图7是基于本发明的实施方式1的制造工序中的半导体装置的剖视图。
图8是基于本发明的实施方式1的制造工序中的半导体装置的剖视图。
图9是基于本发明的实施方式1的制造工序中的半导体装置的剖视图。
图10是基于本发明的实施方式1的制造工序中的半导体装置的剖视图。
图11是基于本发明的实施方式1的制造工序中的半导体装置的剖视图。
图12是基于本发明的实施方式1的制造工序中的半导体装置的顶视图。
图13是基于本发明的实施方式1的制造工序中的半导体装置的顶视图。
图14是基于本发明的实施方式1的制造工序中的半导体装置的顶视图。
图15是表示前提技术所涉及的半导体装置的剖视图。
图16是基于本发明的实施方式1的制造工序中的半导体装置的剖视图。
图17是基于本发明的实施方式1的制造工序中的半导体装置的剖视图。
图18是基于本发明的实施方式1的制造工序中的半导体装置的剖视图。
图19是基于本发明的实施方式1的制造工序中的半导体装置的剖视图。
（附图标记说明）
1、41：n+型半导体基板；2、42：n-型半导体层；3、45：阳极电极；4、4a、4b、43a：p型表面层；5、43b：p型埋入层；6：普通单元；7：接触单元；8、8a、44：p+型接触层；9：护环层；10：绝缘膜；11、17、46：阴极电极；12～16：掩膜。
具体实施方式
<A.实施方式1>
使用图15说明作为本发明所涉及的前提技术的半导体装置(SBD)。
在如图所示的半导体装置中，在n+型半导体基板41上的外延成膜的n-型半导体层42的表面形成p型表面层43a，在n-型半导体层42内部埋入p型埋入层43b。
而且，在n-型半导体层42的表面设置有形成肖特基结的阳极电极45。该阳极电极45还与形成于n-型半导体层42的表面的p+型接触层44接触。p+型接触层44还与p型埋入层43b连接，因此p型埋入层43b经由p+型接触层44被设为与阳极电极45相同的电位。
此外，在n+型半导体基板41的下表面设置有形成欧姆结的阴极电极46。
在这样的构造中，如果在n-型半导体层42的表面高密度地配置形成pn结的p型表面层43a，则导致形成肖特基结的面积以与形成pn结的面积相应的量减少。其结果，导致导通电压上升。
为了防止该情形，在n-型半导体层42内部设置p型埋入层43b，将形成于表面的pn结的一半埋入n-型半导体层42内部，由此谋求肖特基结的面积的扩大。
在该SBD中，p型表面层43a、p型埋入层43b以在俯视图中相互错开的配置来形成，由p型表面层43a、p型埋入层43b夹着的区域的宽度为0.2μm～2μm，非常窄。因此，n-型半导体层42层内部的电流路径很窄，因此存在导致导通电阻增大的问题。
另外，p型埋入层43b经由形成于阳极电极45的终端部的p+型接触层44与阳极电极45连接，因此导致与从终端部隔有距离的SBD中心部的p型埋入层43b之间的电阻变大，存在进行开关时的高速动作被抑制的问题。另外，还有可能使元件特性的面内均一性劣化。
在以下所示的实施方式中，示出能够解决上述问题的半导体装置。
<A-1.结构>
在此，说明作为本发明所涉及的半导体装置的肖特基势垒二极管(SBD)。
图1是表示基于本发明的实施方式1的半导体装置的顶视图(透视图)。图2是图1的A-A’间的剖视图，图3表示图1的B-B’间的剖视图。图4是包括SBD的外周端部和A-A’间的局部剖视图，图5是包括SBD的外周端部和B-B’间的局部剖视图。
如图1所示，在本发明所涉及的半导体装置(SBD)中，p型埋入层5以在俯视图中例如以环状包围形成于n-型半导体层2表面的p型表面层4的方式埋没于n-型半导体层2内部而形成，这样被p型埋入层5包围俯视图中的周边部的单位单元即普通单元6(第一单元)被二维地铺满排列有多个。在单元内，p型表面层4形成于俯视图中的中央部。
邻接的普通单元6彼此相离单元间距（cell pitch）来排列。形成邻接的普通单元6的p型埋入层5彼此在n-型半导体层2内部相互接触。
并且，与普通单元6不同的接触单元7(第二单元)散布于铺满排列的普通单元6之间而形成。在单元内，p型表面层4形成在俯视图中的中央部。
在接触单元7中，在形成于n-型半导体层2表面的p型表面层4的更上层，形成有作为接触层的p+型接触层8(在图1中，接触单元7中的p型表面层4未图示)，另外，与普通单元6的情况不同地，p型埋入层5延伸至p型表面层4的正下方来设置在p型表面层4的内部的接触单元7的整个面。接触单元7相互分离地散布，在n-型半导体层2内部与形成邻接的普通单元6的p型埋入层5接触。
接触单元7的p型埋入层5经由p型表面层4和p+型接触层8与阳极电极3连接，成为与阳极电极3的电位接近的电位。与接触单元7的p型埋入层5连接的、形成普通单元6的p型埋入层5也同样地成为与阳极电极3的电位接近的电位。
由此，在从反向电压施加状态向正向电压施加状态进行开关的情况下，能够缩短直到在反向电压施加状态下扩展的、从p型埋入层5的pn结的耗尽层消失为止的时间。即，能够高速进行开关动作。
另外，接触单元7大约以相对于25个普通单元6有1个的比例来配置。即，相当于整个单元面积的4%左右。在普通单元6内没有进行p型埋入层5与阳极电极3的电连接，因此不会限制p型埋入层5正上方的n-型半导体层2表面的电流路径，能够抑制导通电压的增大。
形成普通单元6的p型埋入层5不与阳极电极3直接连接，而经由接触单元7的p+型接触层8与阳极电极3连接。通过这样构成，能够避免在普通单元6内形成阳极电极3与p型埋入层5的连接层的必要性。在普通单元6内实现与阳极电极3的连接的情况下，要形成p型埋入层5的占有宽度内的、接触面积小的触点，而且还需要进行高精度的对位。
在如本实施方式1所示那样经由接触单元7形成与阳极电极3的连接的情况下，能够通过接触单元7中的p型埋入层5的电场屏蔽效果在接触单元7的单元面积内形成触点，降低接触电阻，而且也不需要高精度的对位。
另外，在普通单元6中，通过将p型埋入层5例如形成为环状，能够通过在施加反向电压时以二维扩展的耗尽层，以二维地屏蔽对阳极电极3施加的电场强度，因此与例如形成为等间隔的条状的p型埋入层相比，能够更有效地降低电场强度。结果，能够减小p型埋入层5的占有宽度，能够扩大电流路径。
另外，相对于例如1边10μm的正方形的单元，在n-型半导体层2的表面与阳极电极3接触的p型表面层4是1边2μm的正方形，因此与阳极电极3接触的每个单元的p型表面层4的面积仅为单元面积的4%左右，不会限制p型埋入层5正上方的电流路径，能够抑制导通电压的增大。
另外，通过在单元中心部配置p型表面层4，在通过p型埋入层5的环状配置而电场最集中的单元中心部处能够降低电场强度。因此，不需要使p型埋入层5的占有宽度变大来降低电场强度，在抑制p型埋入层5的占有宽度的同时降低电场强度，能够实现漏电流的降低。通过抑制p型埋入层5的占有宽度，还能够实现施加正向电压时的导通电压的降低。
在此，只要在接触单元7的单元面积内就能够形成触点，因此还能够使p+型接触层8的纵向和横向的大小大于p型表面层4的纵向和横向的大小。
一般在如p+型接触层8那样的高浓度注入层中，由于耗尽层难以扩展，因此有可能在注入层边界处产生电场集中，而引起耐压降低。因此，需要在p+型接触层8的周围形成如p型表面层4那样的低浓度层。
在本实施方式1中，在p+型接触层8的下方(n-型半导体层2的内部)，遍及接触单元7的单元面积范围整个面配设p型埋入层5，因此通过该p型埋入层5的电场屏蔽效果，即使p+型接触层8从p型表面层4露出而形成为较大，向该露出的部位的电场集中也会减轻，不产生耐压降低。此外，即使在p型埋入层5没有遍及接触单元7的整个面来形成的情况下，也能够与其占有面积相应地得到电场屏蔽效果，因此在其范围内能够调整p+型接触层8的大小。
此外，p型埋入层5包围p型表面层4的形状不限于图1所示的情况，能够采用圆形、多角形等各种形状。
图2所示的是图1中的A-A’间的剖视图。如图2所示，在例如碳化硅(SiC)的n+型半导体基板1之上，形成有外延成膜的n-型半导体层2，在n-型半导体层2的主表面，p型表面层4相互分离地形成，另外，在n-型半导体层2的内部，p型埋入层5以在俯视图中例如以环状包围p型表面层4的方式埋入。即，是与前述的普通单元6对应的构造。而且，对于p型表面层4中的、其上层形成有p+型接触层8的p型表面层4，p型埋入层5以与p型表面层4的下层接触的方式延伸。即，是与前述的接触单元7对应的构造。
施加反向电压时的阳极电极3的电场强度的降低主要通过利用p型埋入层5的电场屏蔽效果来实现，因此几乎不会减少n-型半导体层2与阳极电极3的接触面积而降低电场强度，减少漏电流。
并且，设置有形成在n-型半导体层2之上而作为肖特基结发挥功能的阳极电极3。形成在n-型半导体层2之上的p型表面层4、p+型接触层8也与阳极电极3接触。
图3示出的是图1中的B-B’间的剖视图。如图3所示，在例如碳化硅(SiC)的n+型半导体基板1之上，形成有外延成膜的n-型半导体层2，在n-型半导体层2的主表面，p型表面层4相互分离地形成，另外，在n-型半导体层2的内部，p型埋入层5以在俯视图中包围p型表面层4的方式埋入。即，是与前述的普通单元6对应的构造。
并且，设置有形成在n-型半导体层2之上而作为肖特基结发挥功能的阳极电极3。
图4、5是接触单元7、普通单元6被二维地铺满的SBD的端部的剖视图。在延伸至SBD的端部的阳极电极3的、端部下的n-型半导体层2的表面，形成用于使耗尽层扩展来保持耐压的、由p型半导体形成的护环（guard ring）层9。另外，以覆盖护环层9和阳极电极3端部上的周围的方式设置绝缘膜10。
另外，在n+型半导体基板1的下表面，设置有作为欧姆触点来发挥功能的阴极电极11。
如果在pn结部中pn二极管动作成为导通状态，则从阳极电极3流出的电流经由接触单元7的p型埋入层5而流向n-型半导体层2的阴极电极11侧。在此，在由于浪涌电流等而以正向流过大电流的情况下，与从具有肖特基结的阳极电极3流出的电流相比，从具有pn结的p型埋入层5流出的电流更占支配地位。
此时，在p型埋入层5中由于大电流而产生发热。在p型埋入层5位于阳极电极3正下方的情况下，由于发热而容易产生阳极电极3的破损，但是通过如本实施方式1那样使p型埋入层5不直接接触阳极电极3而形成在n-型半导体层2内部，能够在接触电阻更低的状态下使电流流过，能够防止因发热引起的元件破损。
<A-2.制造方法>
接着，下面使用制造工序中的半导体装置的剖视图来说明本发明所涉及的半导体装置(SBD)的制造方法。以下所示的图6～11的(a)是包括SBD的外周端部和接触单元7的包括A-A’间的局部剖视图，图6～11的(b)是包括SBD的外周端部和普通单元6的B-B’间的局部剖视图。图12～图14是包括A-A’间和B-B’间的SBD的局部顶视图。
在此，作为例子，说明作为n+型半导体基板而将4H-SiC(碳化硅)用作基板的SBD的制造方法。
首先，在第一工序中，如图6的(a)、图6的(b)所示，准备在n+型半导体基板1之上形成有n-型半导体层2的基板。n+型半导体基板1例如是电阻率为0.02Ω·cm的4H-SiC(碳化硅)基板。n-型半导体层2例如采用n型杂质的杂质浓度为5×1015cm-3且厚度为10μm的构件。n-型半导体层的杂质浓度和厚度根据半导体装置的设计耐压而不同。
在第二工序中，如图7的(a)、图7的(b)、图12所示，使用掩膜12、掩膜15对普通单元6和接触单元7进行离子注入。
在普通单元6中(参照图7的(b)、图12B-B’)，在对n-型半导体层2表面的掩膜12进行构图来在单元的边界外周部形成环状的开口部之后，将p型杂质进行离子注入来在各单元内的外周附近区域形成p型埋入层5。邻接的单元间的开口部成为一个开口区域。
在此，设单元的形状为纵向的长度10μm、横向的长度10μm的四角形，在纵向和横向上以10μm为间距来配置。
作为掩膜12，能够使用抗蚀剂、氧化膜。从单元的外周边界到内侧为止的掩膜开口宽度S为1μm，但是在与邻接单元之间开口部彼此连上，因此跨在邻接单元间的开口宽度为2μm。
另一方面，在接触单元7中(参照图7的(a)、图12A-A’)，使接触单元7区域全部开口，形成从单元的边界外周部到单元中心部连上的p型埋入层5。与邻接的普通单元6的开口部在单元边界处连上，开口部连续地连上。作为掩膜15，能够使用抗蚀剂、氧化膜。
作为离子注入，例如设为照射量3×1013cm-2，加速电压700keV下注入铝作为p型的杂质。注入轮廓例如设为具有如下的凸型的浓度分布：针对深度方向，在从表面起的深度0.7μm处具有浓度1×1018cm-3的峰值注入浓度，针对表面侧和背面侧，浓度减少下去。n-型半导体层2的表面附近的p型杂质浓度低于n-型半导体层2的n型杂质浓度。如果将成为峰值杂质浓度的一半以上的杂质浓度的注入区域定义为注入区域的厚度，则p型埋入层5的厚度为约0.2μm。
在第三工序中，如图8的(a)、图8的(b)、图13所示，在去除掩膜15、掩膜12之后，对n-型半导体层2上的新的掩膜13进行构图，在单元中心部形成掩膜开口部之后，将p型杂质进行离子注入，来在n-型半导体层2的表层部形成p型表面层4。
作为离子注入，例如设为照射量3×1013cm-2，将加速电压分为40～500keV的多阶段，注入作为p型的杂质的铝。与P型表面层4的宽度对应的掩膜开口部是纵向的长度2μm、横向的长度2μm的正方形。p型表面层4在从表面起的深度0.6μm处形成浓度2×1017cm-3的具有盒型的轮廓（box-shaped profile）的注入层。
在此，在普通单元6内，p型表面层4与p型埋入层5不重叠(参照图8的(b)、图13B-B’)，但是在接触单元7中，p型埋入层5与形成在单元中心部的p型表面层4在n-型半导体层2的内部相重叠而接触(参照图8的(a)、图13A-A’)。
另外，以缓和向阳极电极3端的电场集中为目的，以包围在之后的工序中形成的阳极电极3的端的方式将p型杂质进行离子注入而成的护环层9也通过上述离子注入同时形成。
在第四工序中，如图9的(a)、图9的(b)、图14所示，在去除掩膜13之后，形成新的掩膜16、掩膜14。在此，仅对掩膜16的接触单元7的部分进行构图，在接触单元7的中心部形成掩膜开口部之后，将p型杂质进行离子注入来形成p+型接触层8(参照图9的(b)、图14B-B’)。
作为离子注入，例如将加速电压设为40keV、100keV，将各照射量设为3×1015cm-2，注入铝作为p型的杂质。p+型接触层8的形状是纵向的长度3μm、横向的长度3μm的正方形。p+型接触层8在从表面起的深度0.2μm处形成浓度1×1020cm-3的具有盒型的轮廓的注入层。在接触单元7内，p+型接触层8与p型表面层4相重叠而接触。
在第五工序中，在去除掩膜16、掩膜14之后，为了使注入到p型表面层4、p型埋入层5、p+型接触层8以及护环层9中的杂质活性化而进行活性化退火。例如，活性化退火在1700℃下实施10分钟。
在第六工序中，如图10的(a)、图10的(b)所示，在n+型半导体基板1的背面使由镍形成的阴极电极17成膜，在1000℃下进行退火，由此形成欧姆电极。
接着，在n-型半导体层2表面、p型表面层4、p+型接触层8、护环层9的一部分表面上使由钛或镍形成的阳极电极3成膜，在500℃下进行退火。阳极电极3的外周部的端部与护环层9接触。
n-型半导体层2、p型表面层4、护环层9与阳极电极3形成肖特基结，p+型接触层8与阳极电极3形成欧姆结。优选的是p+型接触层8与阳极电极3形成欧姆结，但是即使未形成完整的欧姆结，只要接触电阻降低至1×10-2Ωcm2左右即可。为了充分降低接触电阻，作为p+型接触层8的表层部的p型杂质浓度需要1×1019cm-3以上。
在第七工序中，如图11的(a)、图11的(b)所示，在护环层9上以及阳极电极3的端部上形成绝缘膜10。
通过这样，混载pn结的SBD完成。
此外，p型表面层4与p型埋入层5的离子照射量、加速电压根据漏电流的设计值而变更。
另外，作为单元形状设为四角形，但是也可以是六角形、圆形。另外，作为排列，使单元排列成棋盘格状，但是也可以设为例如邻接单元的位置错开半间距（half of the pitch）而排列的交替排列。
在本实施方式1中，说明了俯视图中的p+型接触层8的宽度比p型表面层4的宽度大的情况，但是只要接触电阻良好，p+型接触层8的宽度也可以小于p型表面层4的宽度。
在本实施方式1中，接触单元7内的p型表面层4和p+型接触层8是使用不同的掩膜通过不同的工序来形成的，但是也可以通过使用相同的注入掩膜来将p型表面层4和p+型接触层8一体形成。
图16中示出图1中的A-A’间的剖视图。该剖视图是通过改变离子注入条件来将阳极电极3与p型埋入层5经由p型表面层4连接的情况。
在此，说明使p+型接触层8包含于内部的p型表面层4a的形成方法。首先，在形成与p型表面层4a对应的掩膜的开口区域之后，在加速电压为40keV～700keV的范围的能量下分为多阶段进行离子注入。所注入的离子使用作为p型杂质的铝。而且，在从表面起的深度0.7μm处形成浓度2×1017cm-3的、具有盒型的轮廓的注入层。
接着，不变更掩膜，而在加速电压为40keV、100keV下进行离子注入。此时设照射量为3×1015cm-2。而且，在从表面起的深度0.2μm处形成浓度1×1020cm-3的、具有盒型的轮廓的注入层。
通过这样，在从n-型半导体层2的表面起的深度0.2μm的范围内，能够形成注入浓度1×1020cm-3左右的具有盒型的轮廓的高浓度的注入层，在超过深度0.2μm且到深度0.7μm为止的范围内，能够形成注入浓度2×1017cm-3的具有盒型的轮廓的注入层。通过这些注入层能够形成p型表面层4a。
该p型表面层4a在接触单元7内与阳极电极3和p型埋入层5接触。在该例子中，p型表面层4a与阳极电极3的界面附近的注入浓度高，因此能够降低p型表面层4a与阳极电极3的接触电阻。
另外，对于普通单元内的p型表面层4，在与接触单元7内的p型表面层4a相同的注入条件下形成，因此能够降低普通单元内的p型表面层4与阳极电极3的接触电阻。
在本实施方式1中，普通单元6和接触单元7的p型表面层未必需要同时形成，也可以使用不同的掩膜和不同的离子注入条件来独立地形成普通单元6和接触单元7内的p型表面层。
在该情况下，接触单元内的p型表面层4的高浓度注入区域不限定于表面附近，例如，如图17所示，也可以由高浓度的注入层来形成从表面到p型埋入层5为止的范围。
即，能够由p+型接触层8a来形成p型表面层的注入区域。通过p+型接触层8a将阳极电极3与p型埋入层5进行电连接，由此与经由p型表面层4连接的情况相比电阻减少，因此能够进行更高速的开关动作。
能够将接触单元7内的p+型接触层8a的制作方法设为如下那样。首先，在形成与p+型接触层8a对应的掩膜的开口区域之后，在加速电压为40keV～700keV的范围的能量下分为多阶段进行离子注入。所注入的离子使用铝作为p型杂质。而且，在从表面起的深度0.7μm处形成浓度1×1020cm-3的具有盒型的轮廓的注入层。该p+型接触层8a在p型埋入层5内连接。
在n-型半导体层2内形成有1×1019cm-3以上的高浓度的注入区域作为p+型接触层8a的情况下，在p+型接触层8a与n-型半导体层2的边界处产生电场集中，有可能耐压降低。但是，在本实施方式中，p+型接触层8a在比p+型接触层8a浓度低的p型埋入层5内连接，因此减轻了电场集中，其结果不产生耐压降低。
另外，为了进一步降低p+型接触层8a附近的电场集中，如图18所示，用比p+型接触层8a浓度低的p型表面层4b包围p+型接触层8a的侧面来形成是有效的。
另外，也可以将普通单元6的p型表面层4的厚度形成为比接触单元7的p型表面层薄。
例如，在仅在普通单元6中形成与p型表面层4对应的掩膜开口部之后，设为照射量6×1013cm-2，并将加速电压分为40keV～350keV的多阶段来将铝作为p型的杂质进行离子注入，在从表面起的深度0.35μm处形成浓度4×1017cm-3的具有盒型的轮廓的注入层。由于普通单元6的p型表面层4的厚度减少，因此能够扩大施加正向电压时的电流路径，能够降低导通电压。
并且，还能够在能够确保耐压的范围内使p型表面层4的厚度变薄来进行高浓度化。例如，也可以在与p+型接触层8相同的离子注入条件下形成普通单元6的p型表面层4。在该情况下，p型表面层4与阳极电极3形成欧姆结，因此在从施加反向电压时的状态施加了正向电压时，从p型表面层4扩展的耗尽层消失的时间变短，因此能够进行更高速的开关动作。
在本实施方式1中，护环层9与p型埋入层5不直接接触，而经由阳极电极3连接。在该情况下，从p型埋入层5到护环层9为止的距离的一半的位置处的n-型半导体层2的表面的电场强度变高，因此优选从p型埋入层5到护环层9为止的距离为单元的间距的一半以下。
另外，也可以以护环层9与普通单元6或接触单元7中的p型埋入层5的一部分重叠的方式连接来形成。在该情况下，如图19所示，通过以与护环层9重叠的方式配置接触单元，接触单元内的p型埋入层5的一部分与护环层9重叠地连接。此外，在图19中示出了具备p+型接触层8的情况，但是在图16～图18所示的构造的情况下也能够适用。
在p型埋入层5未与护环层9连接的情况下，在施加反向电压时，护环层9内的正电荷经由肖特基界面移动到阳极电极3，由此形成耗尽层并保持耐压。在该情况下，由于在肖特基界面存在接触电阻，因此存在如下问题：正电荷无法迅速地移动到阳极电极3，限制高速的开关动作。
另一方面，在护环层9经由p型埋入层5与接触单元7进行电连接的情况下，与阳极电极3的接触电阻小，因此在施加反向电压时，护环层9内的正电荷经由接触单元7内的p型埋入层5、p型表面层4、p+型接触层8移动到阳极电极3。p+型接触层8与阳极电极3的接触电阻小于肖特基界面的接触电阻，因此能够实现迅速的空穴电荷的移动。即，能够进行高速的开关动作。
在普通单元6内的p型埋入层5与护环层9连接的情况下，由于普通单元6内的p型埋入层5与接触单元7内的p型埋入层5连接，因此也能够进行同样的高速的开关动作。
另外，在本实施方式1中，p型埋入层5的注入浓度比p型表面层4或护环层9的浓度高，但是当然能够进行调整以得到期望的耐压，p型埋入层5的注入浓度也可以与p型表面层4或护环层9的注入浓度相同或在其以下。
另外，护环层9与p型表面层4同时形成，但是护环层9与p型表面层4也可以独立改变注入浓度和注入深度来形成。
<A-3.效果>
根据本发明所涉及的实施方式1，作为具备在普通单元6的排列中散布接触单元7的单元排列的半导体装置，具备n+型半导体基板1上的n-型半导体层2、埋没于n-型半导体层2内的p型埋入层5以及形成在普通单元6、接触单元7各自的中央部的p型表面层4，在接触单元7中，p型埋入层5与p型表面层4接触，还具备形成在接触单元7的p型表面层4之上的p+型接触层8以及在n-型半导体层2之上形成肖特基结并与p+型接触层8形成欧姆结的阳极电极3，p型埋入层5与阳极电极3经由p型表面层4和p+型接触层8连接，由此，能够通过电场强度降低实现漏电流的降低，能够通过电流路径的扩大实现导通电阻的降低，能够通过缩短直到耗尽层消失为止的时间实现进行开关时的高速动作。
另外，根据本发明所涉及的实施方式1，在半导体装置中，即使在形成在作为第二单元即接触单元7的表面层的p型表面层4之上的p+型接触层8与p型表面层4相比在俯视图中所占的宽度大的情况下，由于遍及接触单元7的单元面积范围整个面而配设有p型埋入层5，因此通过该p型埋入层5的电场屏蔽效果，向露出的部位的电场集中也降低，并且不产生耐压降低。
在本发明的实施方式中，记载了各结构要素的材质、材料、实施的条件等，但是这些只是例示，并不限于所记载的内容。
详细说明了本发明，但是上述说明在所有方面都是例示，本发明并不限定于此。应理解为在不脱离本发明的范围而能够想到未例示的无数的变形例。

Claims (7)

1.一种半导体装置，具备在第一单元(6)的排列中散布第二单元(7)的单元排列，该半导体装置的特征在于，具备：
第一导电类型的半导体层(2)，在第一导电类型的半导体基板(1)之上进行了外延成膜；以及
埋入层(5)，由第二导电类型的半导体形成，埋没于所述半导体层(2)内，
其中，所述埋入层(5)设置在所述第一单元(6)的周边部，并且设置在所述第二单元(7)的整个面，
该半导体装置还具备：
在所述半导体层(2)的表面形成在所述第二单元(7)的中央部的由第二导电类型的半导体形成的第一表面层(4、4a、4b)和在所述半导体层(2)的表面形成在所述第二单元(7)的中央部的由第二导电类型的半导体形成的接触层(8、8a)中的至少一方；以及
由第二导电类型的半导体形成的第二表面层(4)，在所述半导体层(2)的表面形成在所述第一单元(6)的中央部，
其中，在所述第二单元(7)中，所述埋入层(5)与所述第一表面层(4、4a、4b)和所述接触层(8、8a)中的至少一方接触，
还具备阳极电极(3)，该阳极电极(3)在所述半导体层(2)之上形成肖特基结并与所述第一表面层(4、4a、4b)和所述接触层(8、8a)中的至少一方形成欧姆结，
所述埋入层(5)与所述阳极电极(3)经由所述第一表面层(4、4a、4b)和所述接触层(8、8a)中的至少一方连接。
2.根据权利要求1所述的半导体装置，其特征在于，
在具备所述第一表面层(4a)而不具备所述接触层(8、8a)的情况下，所述第一表面层(4a)的下层区域的浓度低于其上层区域的浓度。
3.根据权利要求1所述的半导体装置，其特征在于，
在具备所述第一表面层(4、4b)和所述接触层(8、8a)这双方的情况下，
所述接触层(8)形成在所述第一表面层(4)之上，
在所述第二单元(7)中，所述埋入层(5)与所述第一表面层(4)接触，
所述埋入层(5)与所述阳极电极(3)经由所述第一表面层(4)和所述接触层(8)这双方连接。
4.根据权利要求3所述的半导体装置，其特征在于，
所述接触层(8)与所述第一表面层(4)相比在俯视图中所占的宽度大。
5.根据权利要求1所述的半导体装置，其特征在于，
在具备所述第一表面层(4、4b)和所述接触层(8、8a)这双方的情况下，
所述第一表面层(4b)在俯视图上包围所述接触层(8a)而形成，
在所述第二单元(7)中，所述埋入层(5)与所述第一表面层(4b)和所述接触层(8a)这双方接触，
所述埋入层(5)与所述阳极电极(3)经由所述第一表面层(4b)和所述接触层(8a)这双方连接。
6.根据权利要求1～5中的任一项所述的半导体装置，其特征在于，还具备：
护环层(9)，形成在所述阳极电极(3)的端部的所述半导体层(2)的表面；
绝缘膜(10)，覆盖所述阳极电极(3)的端部和所述护环层(9)而形成；以及
阴极电极(11)，在所述半导体基板(1)之下形成欧姆结。
7.根据权利要求6所述的半导体装置，其特征在于，
所述埋入层(5)与所述护环层(9)接触而形成。
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