JP2008130855A - ショットキーバリア半導体装置および製造方法 - Google Patents
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Abstract
【課題】半導体装置の拡大や逆方向の電気特性を犠牲にすることなく順方向電圧降下を抑えることが可能なショットキーバリア半導体装置とその製造方法を提供する。
【解決手段】Ｐ型ガードリング層３で囲まれた低濃度Ｎ型半導体層２の表面から層内へ延在するＰ型半導体層４が形成され、Ｐ型半導体層４は頂部がショットキーメタル層５に接合するとともに裾尖端縁４ｂの側が低濃度Ｎ型半導体層２の層内に延伸する裾拡がりの形状をなし、逆バイアス印加の際にＰ型半導体層４の裾尖端縁４ｂに集中して空乏層が拡がることで、Ｐ型半導体層４の相互の間隙を大きくでき、低濃度Ｎ型半導体層２の順方向シリーズ抵抗成分が低減されて順方向電圧降下を抑えることが可能と成る。
【選択図】図１
【解決手段】Ｐ型ガードリング層３で囲まれた低濃度Ｎ型半導体層２の表面から層内へ延在するＰ型半導体層４が形成され、Ｐ型半導体層４は頂部がショットキーメタル層５に接合するとともに裾尖端縁４ｂの側が低濃度Ｎ型半導体層２の層内に延伸する裾拡がりの形状をなし、逆バイアス印加の際にＰ型半導体層４の裾尖端縁４ｂに集中して空乏層が拡がることで、Ｐ型半導体層４の相互の間隙を大きくでき、低濃度Ｎ型半導体層２の順方向シリーズ抵抗成分が低減されて順方向電圧降下を抑えることが可能と成る。
【選択図】図１
Description
本発明はショットキーバリア半導体装置および製造方法に関し、特に順方向電圧降下を抑える技術に係るものである。
従来のショットキーバリア半導体装置には、Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ（以下においてＪＢＳと称する）構成を有するものがある。ＪＢＳ構成はショットキー接合とＰＮ接合とを含むものであり、逆方向の電界に対する電気特性と順方向の電界に対する電気特性とのトレードオフの関係を改善出来る。このＪＢＳ構成には例えば図５に示すものがある。
図５において、４０１はＮ＋型シリコン基板、４０２はＮ−型エピタキシャル層、４０３はシリコン酸化膜、４０４は第１のＰ＋型半導体層、４０５ａは第２のＰ＋型半導体層、４０５ｂは第３のＰ＋型半導体層、４０６はショットキーメタル層、４０７はアノード電極、４０８はカソード電極、４０９は空乏層を各々示している。
図５に示すショットキーバリア半導体装置は、Ｎ−型エピタキシャル層４０２とショットキーメタル４０６との界面がショットキー接合を成しており、ショットキーメタル４０６の下層にあたるＮ−型エピタキシャル層４０２に複数の第３のＰ＋型半導体層４０５ｂがストライプ状に形成してある。第２のＰ＋型半導体層４０５ａは、第３のＰ＋型半導体層４０５ｂの下層に連続して形成してあり、第３のＰ＋型半導体層４０５ｂよりも幅が大きな形状をなす。
この構成によれば、Ｎ−型エピタキシャル層４０２の層内で第２のＰ＋型半導体層４０５ａの相互間の間隙であるＷｐｎが狭く成ることで、逆方向の電界がかかった際には第２のＰ＋型半導体層４０５ａから拡がる空乏層４０９が連続一体に繋がってショットキー接合をピンチオフすることができる。
Ｎ−型エピタキシャル層４０２の層内で第３のＰ＋型半導体層４０５ｂの相互間の間隙であるＷＳＢＤが広く成ることで、順方向の電界がかかった際にはショットキー接合の面積を広く保てるので順方向電流に伴う電圧降下を低く抑えることが出来る。
特開平１０−２３３５１５号公報
上記した従来のＪＢＳ構成では、第３のＰ＋型半導体層４０５ｂが第２のＰ＋型半導体層４０５ａよりも幅が小さい形状をなすことで、ショットキー接合を成すＮ−型エピタキシャル層４０２とショットキーメタル４０６との界面の面積の縮小を抑えることができる。しかしながら、ショットキー接合をピンチオフさせるために第２のＰ＋型半導体層４０５ａの相互間の間隙であるＷｐｎを狭く形成していることが順方向電圧降下を招く要因となり、特に順方向電流が大電流と成る程にその影響が大きくなる。
このため、従来のＪＢＳ構成で、逆方向の電界に対する電気特性を犠牲にすることなく、順方向電圧降下を更に抑えるには、半導体装置のサイズを拡大して通電面積を稼ぐ必要が有り、従来のＪＢＳ構成は搭載パッケージの小型化やコスト等の面で不利と成るという課題を依然として有していた。
本発明は上記の課題を解決するものであり、半導体装置のサイズの拡大や逆方向の電界に対する電気特性の犠牲を伴うことなく、順方向電圧降下を抑えることが可能なショットキーバリア半導体装置とその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明のショットキーバリア半導体装置は、半導体基板が基層上に同じ導電型の第１の半導体層を形成して成り、前記第１の半導体層とショットキー接合するショットキーメタル層を前記半導体基板の一方の主面上に形成し、前記ショットキーメタル層上に第１の電極を形成し、前記半導体基板の他方の主面上に第２の電極を形成し、前記半導体基板の一方の主面から第１の半導体層内へ延在する第２の半導体層および第３の半導体層が第１の半導体層と異なる導電型をなして前記ショットキーメタル層と接合するとともに第１の半導体層と半導体接合し、環状をなす第２の半導体層で囲む領域内に複数の第３の半導体層を配置し、第３の半導体層は頂部が前記ショットキーメタル層に接合するとともに裾尖端縁側が第１の半導体層内に延伸する裾拡がりの形状をなすことを特徴とする。
この構成により、逆バイアス電圧の印加時に、第３の半導体層の裾尖端縁で電界集中が起こるので、裾尖端縁の周辺の空乏層の拡がりが他の部分の空乏層よりも集中的に大きく成る。このため、隣り合う第３の半導体層の相互間の間隙を従来のものよりも広くしても、空乏層が相互に連続一体に容易に繋がってショットキー接合である第１の半導体層とショットキーメタル層との接合面をピンチオフさせることが出来る。
しかも、隣り合う第３の半導体層の相互間の間隙を従来よりも広く設定することは、第１の半導体層の順方向シリーズ抵抗成分を低減することに成り、半導体装置のサイズ拡大を伴うことなく、順方向電流に伴う電圧降下を低減しつつ従来と同様の逆方向特性を得ることが出来る。
本発明のショットキーバリア半導体装置の製造方法は、基層上に同導電型でドーパント濃度が低濃度である第１の半導体層をエピタキシャル成長させた半導体基板において、前記半導体基板の一方の主面をなす第１の半導体層の表面に熱酸化法により酸化膜を形成する初期酸化工程と、前記初期酸化工程の後に、前記酸化膜に選択的エッチング除去を施して第２の半導体層の形成予定位置に対応する第１の半導体層の表面を露出させ、前記酸化膜をマスクとして第１の半導体層の表面に第２の半導体層用のドーパントをイオン注入して熱拡散法にてドライブ拡散を施することにより第１の半導体層の表面から層内へ延在する環状の第２の半導体層を形成するガードリング形成工程と、前記ガードリング形成工程の後に、第１の半導体層の上に形成した前記酸化膜に選択的エッチング除去を施して第３の半導体層の形成予定位置に対応する第１の半導体層の表面を露出させ、少なくとも第３の半導体層の形成予定位置に対応する第１の半導体層表面を覆うフォトレジスト膜をフォトリソグラフィーによって形成するとともに、前記フォトレジスト膜の最表層形状と第３の半導体層の形成予定形状の最表層形状とが相似するように前記フォトレジスト膜の膜厚および形状を形成し、前記フォトレジスト膜および前記酸化膜をマスクとして一定の高エネルギーのイオン注入を施すことにより第３の半導体層用のドーパントを第１の半導体層の表面から層内へ注入し、前記ドーパントが通過する前記フォトレジスト膜の膜厚と前記ドーパントが第１の半導体層内で達する層内深さとが反比例することにより第１の半導体層内に第３の半導体層を予定形状に形成する第３の半導体層形成工程と、前記第３の半導体層形成工程の後に、前記フォトレジスト膜を除去し、熱処理にて第３の半導体層を活性化させ、環状の第２の半導体層に囲まれた第１の半導体層の表面とそれに続く第２の半導体層の一部の表面上に位置する前記酸化膜を選択的エッチング除去してコンタクト窓を窓開けし、前記コンタクト窓にて露出する第１の半導体層と第２の半導体層と第３の半導体層の表面に、周辺の前記酸化膜にまで延在するショットキーメタル層を蒸着により形成するショットキーメタル形成工程と、前記ショットキーメタル形成工程の後に、前記ショットキーメタル層を覆ってアノード電極を蒸着により形成し、前記半導体基板の基層を厚み調整した後に前記半導体基板の他方の主面にカソード電極を蒸着にて形成する電極形成工程とを含むことを特徴とする。
以上のように、本発明のショットキーバリア半導体装置とその製造方法によれば、装置の拡大や逆方向特性を犠牲にすること無く、順方向特性が向上可能なものとすることができる。
以下本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１および図２は本発明の実施の形態１におけるショットキーバリア半導体装置を説明するための図であり、図１（ａ）は断面図、図１（ｂ）は図１（ａ）のＡ−Ａ矢視断面図、図２（ａ）は図１（ａ）のＢ−Ｂ矢視断面図、図２（ｂ）は半導体層の要部における動作を説明するための模式図である。
（実施の形態１）
図１および図２は本発明の実施の形態１におけるショットキーバリア半導体装置を説明するための図であり、図１（ａ）は断面図、図１（ｂ）は図１（ａ）のＡ−Ａ矢視断面図、図２（ａ）は図１（ａ）のＢ−Ｂ矢視断面図、図２（ｂ）は半導体層の要部における動作を説明するための模式図である。
図１および図２において、１は半導体基板、１ａはＮ型半導体層、２は低濃度Ｎ型半導体層、３はＰ型ガードリング層、４はＰ型半導体層、５はショットキーメタル、６はアノード電極、７はカソード電極、８はシリコン酸化膜、９は空乏層を各々示している。
図１に示すように、ショットキーバリア半導体装置の半導体基板１はシリコンから成るＮ型半導体層１ａが基層をなしており、基層の上にはエピタキシャル層の第１の半導体層として基層と同じ導電型でドーパントが低濃度である低濃度Ｎ型半導体層２を形成している。
半導体基板１の一方の主面上、つまり低濃度Ｎ型半導体層２の上にはショットキーメタル層５を形成しており、低濃度Ｎ型半導体層２とショットキーメタル層５がショットキー接合している。低濃度Ｎ型半導体層２と異なる導電型をなすＰ型ガードリング層３およびＰ型半導体層４が第２の半導体層および第３の半導体層として半導体基板１の一方の主面から低濃度Ｎ型半導体層２の層内へ延在しており、Ｐ型ガードリング層３およびＰ型半導体層４がショットキーメタル層５と接合するとともに低濃度Ｎ型半導体層２と半導体接合している。
Ｐ型ガードリング層３は環状をなしており、Ｐ型ガードリング層３で囲む低濃度Ｎ型半導体層２の所定領域内に複数のＰ型半導体層４を等間隔で平行に配置している。全てのＰ型半導体層４は同じ長さを有し、各Ｐ型半導体層４は両端がＰ型ガードリング層３に接合している。各Ｐ型半導体層４は断面Ｖ字形状をなし、頂部４ａがショットキーメタル層５に接合するとともに、裾尖端縁４ｂの側が低濃度Ｎ型半導体層２の層内に延伸して裾拡がりの形状をなす。
ショットキーメタル層５は、チタン、モリブデン、クロム等から成り、ショットキーメタル層５を覆ってアルミ等から成るアノード電極６を第１の電極として形成してある。半導体基板１の他方の主面上には第２の電極としてカソード電極７が形成してあり、カソード電極７は金や銀を含む層の単層または複数の層から成る。
半導体基板１の一方の主面には、低濃度Ｎ型半導体層２の端部からＰ型ガードリング層３の一部までを覆って環状のシリコン酸化膜８が形成してあり、ショットキーメタル層５がシリコン酸化膜８の上へ延在し、アノード電極６の周縁部がショットキーメタル層５を覆ってシリコン酸化膜８の上へ延在している。
ここで、例えば耐電圧を４５Ｖ（４０Ｖ保証）程度に設定する場合に、半導体基板１のＮ型半導体層１ａはドーパント濃度１×１０１９個／ｃｍ３程度、厚さ２００μｍ程度、外形１．４ｍｍ角程度が好ましい。また、低濃度Ｎ型半導体層２はドーパント濃度１×１０１５個／ｃｍ３程度、厚さ２．５μｍ程度が好ましく、Ｐ型ガードリング層３は表面近傍のドーパント濃度１×１０１７個／ｃｍ３程度、拡散深さ１．０μｍ程度が好ましく、Ｐ型半導体層４は深さ０．５μｍ程度が好ましい。
上述した構成によれば、アノード電極６とカソード電極７との間に逆バイアス電圧を印加してその電圧を上げていくと、図２（ｂ）に示す様に、各Ｐ型半導体層４と低濃度Ｎ型半導体層２との界面からＮ型半導体層２の層内へ各々に空乏層９が拡がっていき、やがて各々の空乏層９が連続一体と成り、ショットキー接合である低濃度Ｎ型半導体層２とショットキーメタル層５との接合面をピンチオフさせる。
この際に、Ｐ型半導体層４の裾尖端縁４ｂで電界集中が起こるので、裾尖端縁４ｂの周辺の空乏層９の拡がりａが他の部分の空乏層９よりも集中的に大きく成る。このため、隣り合うＰ型半導体層４の相互間の間隙であるＷｐｎを従来のものよりも広くしても、空乏層９が相互に連続一体に容易に繋がってショットキー接合である低濃度Ｎ型半導体層２とショットキーメタル層５との接合面をピンチオフさせることが出来る。
従って、従来よりもＷｐｎを広く設定出来るので低濃度Ｎ型半導体層２の順方向シリーズ抵抗成分を低減することに成り、順方向電流に伴う電圧降下を低減しつつ、従来と同様の逆方向特性を得ることが出来る。換言すれば、順方向の電界における電気特性と逆方向の電界における電気特性とを一定とする場合は従来のものよりも小型化が可能と成る。
ここで、互いに平行に形成された複数のＰ型半導体層４の各々の長さは等しいことが好ましく、Ｐ型半導体層４の相互間の間隔は等しいことが好ましく、Ｐ型半導体層４は各々がＰ型ガードリング層３と接していることが好ましい。これら一連の好ましい条件を充たせば、電界および電流の分布を均一にする方向に働くので、電界および電流の偏りを防ぎ、半導体装置としての動作特性をより確実なものと出来る。
（実施の形態２）
図３は、本発明の実施の形態２におけるショットキーバリア半導体装置を説明するための図であり、図３（ａ）は断面図、図３（ｂ）は図３（ａ）のＣ−Ｃ矢視断面図、図３（ｃ）は図３（ａ）のＤ−Ｄ矢視断面図である。図３において、図１および図２と同じ構成要素については同符号を用いてその説明を省略する。
（実施の形態２）
図３は、本発明の実施の形態２におけるショットキーバリア半導体装置を説明するための図であり、図３（ａ）は断面図、図３（ｂ）は図３（ａ）のＣ−Ｃ矢視断面図、図３（ｃ）は図３（ａ）のＤ−Ｄ矢視断面図である。図３において、図１および図２と同じ構成要素については同符号を用いてその説明を省略する。
図３において、複数のＰ型半導体層４はＰ型ガードリング層３で囲む低濃度Ｎ型半導体層２の所定領域内に点在している。各Ｐ型半導体層４は中空円錐形状をなし、頂部４ａがショットキーメタル層５に接合するとともに、裾尖端縁４ｂの側が低濃度Ｎ型半導体層２の層内に延伸して裾拡がりの形状をなす。他の構成は先の実施の形態１と同様である。Ｐ型半導体層４は同じ形状を有し、かつ一様に等間隔で配列してあり、最外列のＰ型半導体層４がＰ型ガードリング層３に接している。
ここで実施の形態１と実施の形態２を比較して説明する。実施の形態１と実施の形態２におけるＰ型ガードリング層３の形状が同じで、実施の形態１における断面Ｖ字形をなすＰ型半導体層４の開口幅と実施の形態２における中空円錐形状をなすＰ型半導体層４の開口直径とが同じで、Ｐ型半導体層４の相互の間隙であるＷｐｎを同じであるとする。
図２（ａ）に示すように、実施の形態１のＰ型ガードリング層３に囲まれた領域内で、かつ断面Ｖ字形をなすＰ型半導体層４の開口を含む低濃度Ｎ型半導体層２の断面において、Ｐ型半導体層４の外側にある低濃度Ｎ型半導体層２の断面が実質的に順方向電流の通電路断面と成る。図３（ｃ）に示すように、実施の形態２のＰ型ガードリング層３に囲まれた領域内で、かつ中空円錐形状をなすＰ型半導体層４の開口を含む低濃度Ｎ型半導体層２の断面において、Ｐ型半導体層４の外側にある低濃度Ｎ型半導体層２の断面が実質的に順方向電流の通電路断面となる。
したがって、Ｐ型半導体層４が中空円錐形状をなす実施の形態２における通電路断面は、Ｐ型半導体層４が断面Ｖ字形状をなす実施の形態１における通電路断面に比べて１．４倍程度とすることが可能であり、順方向電流の通電路断面の有効断面積が大きく成ることで、低濃度Ｎ型半導体層２が有する順方向シリーズ抵抗成分を実施の形態１よりも更に低減できる。
また、ショットキー接合である低濃度Ｎ型半導体層２とショットキーメタル層５との接合面の面積も実施の形態１よりも大きくできるので、ショットキー接合の順方向抵抗を更に低減できる。
即ち、低濃度Ｎ型半導体層２が有する順方向シリーズ抵抗成分とショットキー接合の順方向抵抗との双方の更なる低減が可能となり、順方向電流に伴う電圧降下を実施の形態１よりも更に低減出来る。換言すれば、順方向の電界における電気特性と逆方向の電界における電気特性を一定とする場合は、Ｐ型半導体層４が中空円錐形状をなす実施の形態２の構成は、Ｐ型半導体層４が断面Ｖ字形状をなす実施の形態１の構成に比べて更に小型化が可能と成る。
ここで、複数のＰ型半導体層４の各々のサイズは等しいことが好ましい。また、Ｐ型半導体層４は一様に等しい間隔で配列されていることが好ましい。更に、最外列のＰ型半導体層４がＰ型ガードリング層３に接していることが好ましい。
これら一連の好ましい条件を充たせば、電界および電流の分布を均一にする方向に働くので、電界および電流の偏りを防ぎ、半導体装置としての動作特性をより確実なものと出来る。
尚、上述の実施の形態１および２では、低濃度Ｎ型半導体層２の表面から層内へ延在する複数のＰ型半導体層４の形状を断面Ｖ形状または中空円錐形状として説明したが、これに限定されるものではない。
Ｐ型半導体層４は、半導体基板１の一方の主面から離れた深部における半導体基板１の主面と平行な断面での断面形状が、半導体基板１の一方の主面およびその近傍における半導体基板１の主面と平行な断面での断面形状よりも大きくて、断面形状の外周が最大と成る部分に電界集中を起こすことが可能な裾尖端縁４ｂを有すれば良い。すなわち、Ｐ型半導体層４には、中空角錐形状や、半導体基板１の主面と平行な断面での断面形状が非対称のもの等の種々の形状が採用可能である。
また、図示を省略するが本実施の形態のショットキーバリア半導体装置を用いて半導体装置パッケージを構成できることは勿論のことに、本実施の形態のショットキーバリア半導体装置を用いて電源回路を構成することもできる。
この様なショットキーバリア半導体装置の製造方法を以下に説明する。図４は本発明のショットキーバリア半導体装置を製造する過程の主な工程終了時点での断面を示すものである。
図４において、１は半導体基板、１ａはＮ型半導体層、２は低濃度Ｎ型半導体層、３はＰ型ガードリング層、４はＰ型半導体層、５はショットキーメタル、６はアノード電極、７はカソード電極、８はシリコン酸化膜、１０はフォトレジスト膜を各々示している。
図４（ａ）は初期酸化工程を示すものである。半導体基板１は基層が砒素をドーパントとするＮ型半導体層１ａであってシリコンからなり、Ｎ型半導体層１ａの上に燐をドーパントとする低濃度Ｎ型半導体層２をエピタキシャル成長させたもので、低濃度Ｎ型半導体層２はＮ型半導体層１ａよりもドーパント濃度が低濃度である。
この半導体基板１の一方の主面をなす低濃度Ｎ型半導体層２の表面に熱酸化法によりシリコン酸化膜８を形成する。ここで、Ｎ型半導体基板１はドーパント濃度１×１０１９個／ｃｍ３程度、外形１．４ｍｍ角程度であり、熱酸化時の温度は１１００℃程度が好ましい。
図４（ｂ）はガードリング形成工程を示すものである。初期酸化工程の後にシリコン酸化膜８に選択的エッチング除去を施して窓開けし、Ｐ型ガードリング層３の形成予定位置に対応する低濃度Ｎ型半導体層２の表面を露出させる。シリコン酸化膜８をマスクとして低濃度Ｎ型半導体層２の表面にＰ型のドーパントであるボロンをイオン注入し、熱拡散法にてドライブ拡散を施すことにより、低濃度Ｎ型半導体層２の表面から層内へ延在する環状のＰ型ガードリング層３を形成する。
尚、ドライブ拡散を施す際の熱でＰ型ガードリング層３の上は再度シリコン酸化膜８で覆われる事と成り、図４（ｂ）は再度シリコン酸化膜８で覆われた状態を示している。ここで、Ｐ型ガードリング層３は表面近傍のドーパント濃度１×１０１７個／ｃｍ３程度、拡散深さ１．０μｍ程度であり、イオン注入のエネルギー１００ｋｅＶ、ドーズ量１×１０１３個／ｃｍ２程度であり、ドライブ拡散時の温度は１１００℃程度が好ましい。
図４（ｃ）はＰ型半導体層形成工程を示すものである。ガードリング形成工程の後に、シリコン酸化膜８に選択的エッチング除去を施し、複数のＰ型半導体層４の形成予定部に位置する低濃度Ｎ型半導体層２の表面を露出させる。次に、少なくとも低濃度Ｎ型半導体層２の表面上をフォトレジスト膜１０で覆う。フォトレジスト膜１０はフォトリソグラフィーによって形成し、その膜厚および形状はＰ型半導体層４の形成予定形状における半導体基板１の一方の主面側の最表層形状を反映させたものとする。
フォトレジスト膜１０およびシリコン酸化膜８をマスクとして低濃度Ｎ型半導体層２の主面側よりＰ型ドーパントであるボロンを低濃度Ｎ型半導体層２の層内へ注入してＰ型半導体層４を形成する。ボロンの注入は、低濃度Ｎ型半導体層２の層内へ達する様に一定の高エネルギーのイオン注入を施すことで行う。Ｐ型半導体層４は低濃度Ｎ型半導体層２の層内の所定の深さ位置に形成され、低濃度Ｎ型半導体層２の表面からＰ型半導体層４の最表層までの層内深さは、フォトレジスト膜１０の相応する箇所の膜厚に反比例している。つまり、フォトレジスト膜１０の膜厚が小さい箇所では低濃度Ｎ型半導体層２の表面から深い位置にまでボロンが達し、フォトレジスト膜１０の膜厚が大きい箇所では低濃度Ｎ型半導体層２の表面から浅い位置までしかボロンが到達しない。
これによれば、Ｎ型半導体層の表面からの深さが異なるＰ型半導体層を一度のイオン注入で形成することが可能である。ここで、一例としてＰ型半導体層４を互いに平行なライン状とする場合には、シリコン酸化膜８の選択的エッチング除去のパターンをＰ型半導体層４と同様に互いに平行なライン状とすれば良い。また、Ｐ型半導体層４をその軸心と直交する断面形状においてＶ字形状（図面の紙面上ではＶ字の上下を反転させた逆Ｖ状）に形成するには、上述したように、シリコン酸化膜８の選択的エッチング除去で露出した互いに平行なパターンをなす低濃度Ｎ型半導体層２の上に、Ｐ型半導体層４のＶ字形状を反映させた三角形状の断面を有するフォトレジスト膜１０をフォトリソグラフィーにて形成すれば良い。ここで、フォトレジスト膜１０の頂部膜厚は１μｍ程度で、Ｐ型半導体層４の注入最大深さは０．５μｍ程度で、イオン注入のエネルギーは１ＭｅＶ、ドーズ量は１×１０１３個／ｃｍ２程度が好ましい。
図４（ｄ）はショットキーメタル形成工程を示すものである。Ｐ型半導体層形成工程の後に、フォトレジスト膜１０を除去し、熱処理にてＰ型半導体層４を活性化させ、Ｐ型ガードリング層３に囲まれた低濃度Ｎ型半導体層２の表面およびそれに続くＰ型ガードリング層３の一部の表面上に位置するシリコン酸化膜８を選択的エッチング除去してコンタクト窓を窓開けする。
このコンタクト窓において露出する低濃度Ｎ型半導体層２とＰ型ガードリング層３とＰ型半導体層４の表面に、周辺のシリコン酸化膜８にまで延在するようにショットキーメタル層５を電子ビーム蒸着により形成する。ここで、熱処理は９５０℃程度でラピッドサーマルアニール等のアニーリング法を用いるとＰ型半導体層４の拡散を少なく抑えられるので好ましい。
図４（ｅ）は電極形成工程を示すものである。ショットキーメタル形成工程の後に、ショットキーメタル層５を覆ってアノード電極６を電子ビーム蒸着により形成し、半導体基板１のＮ型半導体層１ａを厚み調整した後に半導体基板１の他方の主面にカソード電極７を電子ビーム蒸着にて形成する。尚、本発明の実施の形態においてＮ型とＰ型の導電型は入れ替えても良い。その場合はアノードとカソードとが入れ替わる。
本発明はショットキーバリア半導体装置として有用であり、特に順方向電圧降下を抑えるものや小型化を要するものに適している。
１ 半導体基板
１ａ Ｎ型半導体層
２ 低濃度Ｎ型半導体層
３ Ｐ型ガードリング層
４ Ｐ型半導体層
４ａ 頂部
４ｂ 裾尖端縁
５、４０６ ショットキーメタル層
６、４０７ アノード電極
７、４０８ カソード電極
８、４０３ シリコン酸化膜
９、４０９ 空乏層
１０ フォトレジスト膜
４０１ Ｎ＋型シリコン基板
４０２ Ｎ−型エピタキシャル層
４０４ 第１のＰ＋型半導体層
４０５ａ 第２のＰ＋型半導体層
４０５ｂ 第３のＰ＋型半導体層
１ａ Ｎ型半導体層
２ 低濃度Ｎ型半導体層
３ Ｐ型ガードリング層
４ Ｐ型半導体層
４ａ 頂部
４ｂ 裾尖端縁
５、４０６ ショットキーメタル層
６、４０７ アノード電極
７、４０８ カソード電極
８、４０３ シリコン酸化膜
９、４０９ 空乏層
１０ フォトレジスト膜
４０１ Ｎ＋型シリコン基板
４０２ Ｎ−型エピタキシャル層
４０４ 第１のＰ＋型半導体層
４０５ａ 第２のＰ＋型半導体層
４０５ｂ 第３のＰ＋型半導体層
Claims (10)
- 半導体基板が基層上に同じ導電型の第１の半導体層を形成してなり、前記第１の半導体層とショットキー接合するショットキーメタル層を前記半導体基板の一方の主面上に形成し、前記ショットキーメタル層上に第１の電極を形成し、前記半導体基板の他方の主面上に第２の電極を形成し、前記半導体基板の一方の主面から第１の半導体層内へ延在する第２の半導体層および第３の半導体層が第１の半導体層と異なる導電型をなして前記ショットキーメタル層と接合するとともに第１の半導体層と半導体接合し、環状をなす第２の半導体層で囲む領域内に複数の第３の半導体層を配置し、第３の半導体層は頂部が前記ショットキーメタル層に接合するとともに裾尖端縁側が第１の半導体層内に延伸する裾拡がりの形状をなすことを特徴とするショットキーバリア半導体装置。
- 逆バイアス電圧の印加時に、第３の半導体層の裾尖端縁を中心として空乏層が拡がることを特徴とする請求項１に記載のショットキーバリア半導体装置。
- 複数の第３の半導体層は第２の半導体層で囲む領域内に平行に配列してなり、各第３の半導体層が断面Ｖ字形状をなすことを特徴とする請求項１に記載のショットキーバリア半導体装置。
- 複数の第３の半導体層は同じ長さを有し、かつ等間隔で平行に配列してなり、第３の半導体層の両端が第２の半導体層に接合することを特徴とする請求項３に記載のショットキーバリア半導体装置。
- 複数の第３の半導体層は第２の半導体層で囲む領域内に点在し、各第３の半導体層が裾拡がりの中空円錐形状をなすことを特徴とする請求項１に記載のショットキーバリア半導体装置。
- 複数の第３の半導体層は同じ形状を有し、かつ一様に等間隔で配列してなり、最外列の各第３の半導体層が第２の半導体層に接合することを特徴とする請求項５に記載のショットキーバリア半導体装置。
- 請求項１〜６の何れか１項に記載のショットキーバリア半導体装置を用いたことを特徴とする半導体装置パッケージ。
- 請求項１〜６の何れか１項に記載のショットキーバリア半導体装置を用いたことを特徴とする電源回路。
- 素地半導体層の上に形成した酸化膜に選択的エッチング除去を施して目標半導体層の形成予定位置に対応する素地半導体層の表面を露出させるステップと、
少なくとも目標半導体層の形成予定位置に対応する素地半導体層の表面を覆うフォトレジスト膜をフォトリソグラフィーによって形成するとともに、前記フォトレジスト膜の最表層形状と目標半導体層の形成予定形状の最表層形状とが相似するように前記フォトレジスト膜の膜厚および形状を形成するステップと、
前記フォトレジスト膜および前記酸化膜をマスクとして一定の高エネルギーのイオン注入を施すことにより目標半導体層用のドーパントを素地半導体層の表面から層内へ注入し、前記ドーパントが通過する前記フォトレジスト膜の膜厚と前記ドーパントが素地半導体層内で達する層内深さとが反比例することにより素地半導体層内に目標半導体層を予定形状に形成するステップとを有する半導体層形成工程を含むことを特徴とするショットキーバリア半導体装置の製造方法。 - 基層上に同導電型でドーパント濃度が低濃度である第１の半導体層をエピタキシャル成長させた半導体基板において、前記半導体基板の一方の主面をなす第１の半導体層の表面に熱酸化法により酸化膜を形成する初期酸化工程と、
前記初期酸化工程の後に、前記酸化膜に選択的エッチング除去を施して第２の半導体層の形成予定位置に対応する第１の半導体層の表面を露出させ、前記酸化膜をマスクとして第１の半導体層の表面に第２の半導体層用のドーパントをイオン注入して熱拡散法にてドライブ拡散を施すことにより第１の半導体層の表面から層内へ延在する環状の第２の半導体層を形成するガードリング形成工程と、
前記ガードリング形成工程の後に、第１の半導体層の上に形成した前記酸化膜に選択的エッチング除去を施して第３の半導体層の形成予定位置に対応する第１の半導体層の表面を露出させ、少なくとも第３の半導体層の形成予定位置に対応する第１の半導体層表面を覆うフォトレジスト膜をフォトリソグラフィーによって形成するとともに、前記フォトレジスト膜の最表層形状と第３の半導体層の形成予定形状の最表層形状とが相似するように前記フォトレジスト膜の膜厚および形状を形成し、前記フォトレジスト膜および前記酸化膜をマスクとして一定の高エネルギーのイオン注入を施すことにより第３の半導体層用のドーパントを第１の半導体層の表面から層内へ注入し、前記ドーパントが通過する前記フォトレジスト膜の膜厚と前記ドーパントが第１の半導体層内で達する層内深さとが反比例することにより第１の半導体層内に第３の半導体層を予定形状に形成する第３の半導体層形成工程と、
前記第３の半導体層形成工程の後に、前記フォトレジスト膜を除去し、熱処理にて第３の半導体層を活性化させ、環状の第２の半導体層に囲まれた第１の半導体層の表面とそれに続く第２の半導体層の一部の表面上に位置する前記酸化膜を選択的エッチング除去してコンタクト窓を窓開けし、前記コンタクト窓にて露出する第１の半導体層と第２の半導体層と第３の半導体層の表面に、周辺の前記酸化膜にまで延在するショットキーメタル層を蒸着により形成するショットキーメタル形成工程と、
前記ショットキーメタル形成工程の後に、前記ショットキーメタル層を覆ってアノード電極を蒸着により形成し、前記半導体基板の基層を厚み調整した後に前記半導体基板の他方の主面にカソード電極を蒸着にて形成する電極形成工程とを含むことを特徴とするショットキーバリア半導体装置の製造方法。
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|---|---|---|---|
| JP2006314921A JP2008130855A (ja) | 2006-11-22 | 2006-11-22 | ショットキーバリア半導体装置および製造方法 |
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| JP2006314921A JP2008130855A (ja) | 2006-11-22 | 2006-11-22 | ショットキーバリア半導体装置および製造方法 |
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|---|---|
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| JP2006314921A Withdrawn JP2008130855A (ja) | 2006-11-22 | 2006-11-22 | ショットキーバリア半導体装置および製造方法 |
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| JP (1) | JP2008130855A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8963276B2 (en) | 2010-12-28 | 2015-02-24 | Mitsubishi Electric Corporation | Semiconductor device including a cell array having first cells and second cells interspersed around the arrangement of the first cells |
-
2006
- 2006-11-22 JP JP2006314921A patent/JP2008130855A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8963276B2 (en) | 2010-12-28 | 2015-02-24 | Mitsubishi Electric Corporation | Semiconductor device including a cell array having first cells and second cells interspersed around the arrangement of the first cells |
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