WO2012090861A1 - 半導体装置 - Google Patents

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寛 渡邊
油谷　直毅
義幸 中木
大塚　健一
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三菱電機株式会社
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a Schottky barrier diode.
  • a Schottky barrier diode which is a semiconductor device, is a unipolar device, high-speed switching is possible, and a device with a low on-voltage can be realized by using a metal having a low barrier height with respect to the semiconductor interface. Low loss and high speed operation is possible.
  • SiC silicon carbide
  • a p-type buried layer is provided inside an n ⁇ type semiconductor layer in order to prevent an increase in on-voltage, and half of the pn junction formed on the surface is used as an n ⁇ type semiconductor. By embedding in the layer, the area of the Schottky junction is increased.
  • Patent Document 2 a pn junction is not formed on the surface of the epitaxially formed semiconductor layer, and a p-type buried layer is buried in a stripe shape or a mesh shape in a plan view, and a part of the p-type buried layer has a connection conductor. SBD in ohmic contact with the anode electrode is described.
  • Patent Document 1 has a problem that the on-resistance increases because the width of the region sandwiched between the p-type surface layer and the p-type buried layer is very narrow.
  • the p-type buried layer is connected to the anode electrode through the p-type contact layer, the resistance between the p-type buried layer at the central portion of the SBD, which is far from the terminal portion, increases. There has been a problem that high-speed operation during switching is suppressed.
  • the present invention has been made to solve such problems, and an object thereof is to provide a semiconductor device capable of reducing leakage current, reducing on-resistance, and enabling high-speed operation during switching. .
  • the present invention is a semiconductor device including a cell array in which second cells are scattered in the first cell array, the first conductivity type semiconductor layer epitaxially formed on the first conductivity type semiconductor substrate, A buried layer made of a second conductivity type semiconductor buried in the semiconductor layer, and the buried layer is provided on a peripheral portion of the first cell and on the entire surface of the second cell, A first surface layer made of a semiconductor of a second conductivity type formed in the central portion of the second cell on the surface of the semiconductor layer, and a second conductivity type formed in the central portion of the second cell on the surface of the semiconductor layer.
  • the buried layer is in contact with at least one of the first surface layer and the contact layer, is Schottky-bonded on the semiconductor layer, and is an ohmic contact with at least one of the first surface layer and the contact layer.
  • the buried layer and the anode electrode are further connected via at least one of the first surface layer and the contact layer.
  • a semiconductor device including a cell array in which second cells are interspersed in the first cell array, the first conductivity type semiconductor layer being epitaxially formed on the first conductivity type semiconductor substrate. And a buried layer made of a second conductivity type semiconductor buried in the semiconductor layer, the buried layer being provided on the periphery of the first cell and on the entire surface of the second cell.
  • the buried layer is in contact with at least one of the first surface layer and the contact layer, is Schottky-bonded on the semiconductor layer, and is ohmic-bonded with at least one of the first surface layer and the contact layer.
  • the buried electrode and the anode electrode are connected via at least one of the first surface layer and the contact layer, thereby reducing leakage current by reducing electric field strength, current path
  • the on-resistance can be reduced by expanding the width, and the high-speed operation during switching can be achieved by shortening the time until the depletion layer disappears.
  • Embodiment 1 A semiconductor device (SBD) as a prerequisite technology according to the present invention will be described with reference to FIG.
  • n + -type epitaxial film-formed n on the semiconductor substrate 41 - p-type surface layer 43a on the surface of the type semiconductor layer 42 is formed, n - -type semiconductor layer 42 buried p-type inside Layer 43b is embedded.
  • An anode electrode 45 that forms a Schottky junction is provided on the surface of the n ⁇ type semiconductor layer 42.
  • the anode electrode 45 is also in contact with a p + type contact layer 44 formed on the surface of the n ⁇ type semiconductor layer 42. Since the p + -type contact layer 44 is also connected to the p-type buried layer 43 b, the p-type buried layer 43 b is at the same potential as the anode electrode 45 through the p + -type contact layer 44.
  • a cathode electrode 46 that forms an ohmic junction is provided on the lower surface of the n + type semiconductor substrate 41.
  • the area where the Schottky junction is formed is the area where the pn junction is formed. Will only decrease. As a result, the on-voltage increases.
  • a p-type buried layer 43b is provided inside the n ⁇ type semiconductor layer 42, and half of the pn junction formed on the surface is buried inside the n ⁇ type semiconductor layer 42, thereby increasing the area of the Schottky junction. I am trying.
  • the p-type surface layer 43a and the p-type buried layer 43b are formed so as to be shifted from each other in plan view, and the width of the region sandwiched between the p-type surface layer 43a and the p-type buried layer 43b is 0. .2 ⁇ m to 2 ⁇ m is very narrow. Therefore, the current path inside the n ⁇ -type semiconductor layer 42 is narrow, and there is a problem that the on-resistance increases.
  • the p-type buried layer 43b is connected to the anode electrode 45 through the p + -type contact layer 44 formed at the terminal end of the anode electrode 45, the p-type buried layer 43b is located at the center of the SBD at a distance from the terminal end.
  • the resistance to the mold buried layer 43b increases, and high-speed operation during switching is suppressed.
  • the in-plane uniformity of element characteristics may be deteriorated.
  • FIG. 1 is a top view (perspective view) showing a semiconductor device according to Embodiment 1 of the present invention.
  • 2 is a cross-sectional view taken along the line A-A 'in FIG. 1
  • FIG. 3 is a cross-sectional view taken along the line B-B' in FIG.
  • FIG. 4 is a partial cross-sectional view including a portion between the outer peripheral end of the SBD and A-A ′
  • FIG. 5 is a partial cross-sectional view including a portion between the outer peripheral end of the SBD and B-B ′.
  • a semiconductor device As shown in FIG. 1, a semiconductor device (SBD) according to the present invention includes a p-type buried layer that surrounds a p-type surface layer 4 formed on the surface of an n ⁇ -type semiconductor layer 2 in a ring shape in a plan view. 5 is buried in the n ⁇ type semiconductor layer 2, and the normal cell 6 (first cell), which is a unit cell surrounded by the p type buried layer 5 in the plan view in this way, is two-dimensional. A plurality of them are arranged. In the cell, the p-type surface layer 4 is formed at the center in a plan view.
  • Adjacent normal cells 6 are arranged apart by a cell pitch.
  • the p-type buried layers 5 forming the adjacent normal cells 6 are in contact with each other inside the n ⁇ -type semiconductor layer 2.
  • contact cells 7 (second cells) different from the normal cells 6 are formed by being interspersed between the normal cells 6 arranged in a spread.
  • the p-type surface layer 4 is formed at the center in a plan view.
  • a p + -type contact layer 8 as a contact layer is formed further above the p-type surface layer 4 formed on the surface of the n ⁇ -type semiconductor layer 2 (in FIG. 1, the p-type contact layer 7 in the contact cell 7 is formed).
  • the surface layer 4 is not shown), and the p-type buried layer 5 extends directly below the p-type surface layer 4 to contact the contact cell 7 inside the p-type surface layer 4. It is provided on the entire surface.
  • the contact cells 7 are scattered apart from each other, and are in contact with the p-type buried layer 5 forming the adjacent normal cell 6 inside the n ⁇ -type semiconductor layer 2.
  • the p-type buried layer 5 of the contact cell 7 is connected to the anode electrode 3 through the p-type surface layer 4 and the p + -type contact layer 8 and has a potential close to the potential of the anode electrode 3.
  • the p-type buried layer 5 forming the normal cell 6 connected to the p-type buried layer 5 of the contact cell 7 is also at a potential close to the potential of the anode electrode 3.
  • the contact cells 7 are arranged at a rate of one for every 25 normal cells 6. That is, it corresponds to about 4% of the entire cell area. Since the p-type buried layer 5 and the anode electrode 3 are not electrically connected in the normal cell 6, the current path on the surface of the n ⁇ -type semiconductor layer 2 immediately above the p-type buried layer 5 is not limited, and the ON voltage Can be suppressed.
  • the p-type buried layer 5 forming the normal cell 6 is not directly connected to the anode electrode 3 but is connected to the anode electrode 3 via the p + -type contact layer 8 of the contact cell 7. With this configuration, it is possible to avoid the necessity of forming a connection layer between the anode electrode 3 and the p-type buried layer 5 in the normal cell 6.
  • a contact with a small contact area within the occupied width of the p-type buried layer 5 is formed, and high-precision alignment is also required. It becomes.
  • the electric field shielding effect of the p-type buried layer 5 in the contact cell 7 causes the cell area of the contact cell 7 to be within the cell area.
  • the p-type buried layer 5 is formed in a ring shape, for example, so that the electric field strength applied to the anode electrode 3 can be two-dimensionally shielded by a depletion layer that spreads two-dimensionally when a reverse voltage is applied.
  • the electric field strength can be reduced more effectively than a p-type buried layer formed in stripes with equal intervals.
  • the occupied width of the p-type buried layer 5 can be reduced, and the current path can be widened.
  • the p-type surface layer 4 in contact with the anode electrode 3 on the surface of the n ⁇ type semiconductor layer 2 is a square with a side of 2 ⁇ m.
  • the area of the p-type surface layer 4 per cell in contact is only about 4% of the cell area, and the current path directly above the p-type buried layer 5 is not limited, and an increase in on-voltage can be suppressed. .
  • the electric field strength can be reduced in the cell central portion where the electric field is most concentrated by the ring-shaped arrangement of the p-type buried layer 5. Therefore, it is not necessary to reduce the electric field strength by widening the occupied width of the p-type buried layer 5, and the electric field strength can be reduced and the leakage current can be reduced while suppressing the occupied width of the p-type buried layer 5. By suppressing the occupied width of the p-type buried layer 5, it is possible to reduce the on-voltage when the forward voltage is applied.
  • the contact can be formed within the cell area of the contact cell 7, the vertical and horizontal sizes of the p + -type contact layer 8 can be larger than that of the p-type surface layer 4. It is.
  • a low concentration layer such as the p-type surface layer 4 needs to be formed around the p + -type contact layer 8.
  • the p-type buried layer 5 is disposed over the entire cell area range of the contact cell 7 below the p + -type contact layer 8 (inside the n ⁇ -type semiconductor layer 2). Due to the electric field shielding effect of the p-type buried layer 5, even if the p + -type contact layer 8 is formed to be larger than the p-type surface layer 4, the electric field concentration at the protruding portion is reduced and the breakdown voltage is reduced. Absent. Even if the p-type buried layer 5 is not formed over the entire surface of the contact cell 7, the electric field shielding effect can be obtained according to the occupied area, and therefore the size of the p + -type contact layer 8 is adjusted within the range. can do.
  • the shape of the p-type buried layer 5 surrounding the p-type surface layer 4 is not limited to the case shown in FIG. 1, and various shapes such as a circle and a polygon can be adopted.
  • FIG. 2 is a cross-sectional view taken along the line AA ′ in FIG.
  • an n ⁇ type semiconductor layer 2 epitaxially formed on an n + type semiconductor substrate 1 made of silicon carbide (SiC), and a p-type surface layer on the main surface of the n ⁇ type semiconductor layer 2.
  • 4 are formed so as to be separated from each other, and a p-type buried layer 5 is buried inside the n ⁇ -type semiconductor layer 2 so as to surround the p-type surface layer 4 in a ring shape, for example, in plan view. That is, the structure corresponds to the normal cell 6 described above.
  • the p-type buried layer 5 is in contact with the p-type surface layer 4 on which the p + -type contact layer 8 is formed. So as to extend. That is, the structure corresponds to the contact cell 7 described above.
  • the reduction of the electric field strength of the anode electrode 3 when the reverse voltage is applied is realized mainly by the electric field shielding effect by the p-type buried layer 5, so that the contact area between the n ⁇ type semiconductor layer 2 and the anode electrode 3 is almost the same.
  • the electric field strength is reduced without reducing the leakage current.
  • anode electrode 3 formed on the n ⁇ type semiconductor layer 2 and functioning as a Schottky junction is provided.
  • the p-type surface layer 4 and the p + -type contact layer 8 formed on the n ⁇ -type semiconductor layer 2 are also in contact with the anode electrode 3.
  • FIG. 3 is a cross-sectional view taken along the line BB ′ in FIG.
  • an n ⁇ type semiconductor layer 2 epitaxially formed on an n + type semiconductor substrate 1 of silicon carbide (SiC), and a p-type surface layer on the main surface of the n ⁇ type semiconductor layer 2.
  • 4 are formed apart from each other, and a p-type buried layer 5 is buried inside the n ⁇ -type semiconductor layer 2 so as to surround the p-type surface layer 4 in plan view. That is, the structure corresponds to the normal cell 6 described above.
  • anode electrode 3 formed on the n ⁇ type semiconductor layer 2 and functioning as a Schottky junction is provided.
  • FIGS. 4 and 5 are cross-sectional views of the end portion of the SBD in which the contact cells 7 and the normal cells 6 are two-dimensionally spread.
  • a guard ring layer 9 made of a p-type semiconductor is formed on the surface of the n ⁇ type semiconductor layer 2 below the end portion of the anode electrode 3 extending to the end portion of the SBD, in order to expand the depletion layer and maintain a withstand voltage.
  • An insulating film 10 is provided so as to cover the periphery of the guard ring layer 9 and the end portion of the anode electrode 3.
  • a cathode electrode 11 that functions as an ohmic contact is provided on the lower surface of the n + type semiconductor substrate 1.
  • the current flowing from the anode electrode 3 flows to the cathode electrode 11 side of the n ⁇ type semiconductor layer 2 through the p type buried layer 5 of the contact cell 7. .
  • the current from the p-type buried layer 5 having the pn junction is more dominant than the current flowing from the anode electrode 3 having the Schottky junction.
  • the p-type buried layer 5 generates heat due to a large current.
  • the anode electrode 3 is easily destroyed by heat generation.
  • the p-type buried layer 5 is directly in contact with the anode electrode 3.
  • FIG. 3 is a partial cross-sectional view including a portion between BB ′ of a normal cell 6.
  • 12 to 14 are partial top views of the SBD including AA ′ and BB ′.
  • n + type semiconductor substrate 1 is, for example, a 4H—SiC (silicon carbide) substrate having a resistivity of 0.02 ⁇ ⁇ cm.
  • n ⁇ type semiconductor layer 2 for example, an n type impurity concentration of 5 ⁇ 10 15 cm ⁇ 3 and a thickness of 10 ⁇ m is employed.
  • the impurity concentration and thickness of the n ⁇ type semiconductor layer vary depending on the design breakdown voltage of the semiconductor device.
  • ion implantation is performed on the normal cell 6 and the contact cell 7 using a mask 12 and a mask 15.
  • the mask 12 on the surface of the n ⁇ -type semiconductor layer 2 is patterned to form a ring-shaped opening at the outer periphery of the cell boundary. Thereafter, p-type impurities are ion-implanted to form the p-type buried layer 5 in the vicinity of the outer periphery in each cell. An opening between adjacent cells forms one opening region.
  • the cell shape is a quadrangle with a length of 10 ⁇ m in the vertical direction and a length of 10 ⁇ m in the horizontal direction, and is arranged at a pitch of 10 ⁇ m in the vertical and horizontal directions.
  • a resist or an oxide film can be used for the mask 12.
  • the mask opening width S from the outer peripheral boundary of the cell to the inside is 1 ⁇ m, since the openings are connected to adjacent cells, the opening width extending between adjacent cells is 2 ⁇ m.
  • the p-type buried layer 5 which opens all of the contact cell 7 region and is connected from the outer periphery of the cell boundary to the center of the cell is formed. Forming. The openings of adjacent normal cells 6 are connected at the cell boundary, and the openings are continuously connected.
  • a resist or an oxide film can be used for the mask 15.
  • the ion implantation for example, aluminum is implanted as a p-type impurity at an irradiation amount of 3 ⁇ 10 13 cm ⁇ 2 and an acceleration voltage of 700 keV.
  • the implantation profile has, for example, a peak implantation concentration of 1 ⁇ 10 18 cm ⁇ 3 at a depth of 0.7 ⁇ m from the surface in the depth direction, and the concentration decreases toward the front side and the back side. It shall have a convex density distribution.
  • n - is lower than the n-type impurity concentration type semiconductor layer 2. If the implantation region having an impurity concentration of half or more of the peak impurity concentration is defined as the thickness of the implantation region, the thickness of the p-type buried layer 5 is about 0.2 ⁇ m.
  • the mask 15 and the mask 12 are removed, and then a new mask 13 on the n ⁇ type semiconductor layer 2 is patterned. Then, after forming a mask opening in the center of the cell, p-type impurities are ion-implanted to form a p-type surface layer 4 in the surface layer of the n ⁇ -type semiconductor layer 2.
  • the dose is 3 ⁇ 10 13 cm ⁇ 2
  • the acceleration voltage is divided into multiple stages of 40 to 500 keV
  • aluminum as a p-type impurity is implanted.
  • the mask opening corresponding to the width of the P-type surface layer 4 is a square having a length of 2 ⁇ m in the vertical direction and a length of 2 ⁇ m in the horizontal direction.
  • the p-type surface layer 4 forms an injection layer having a box-type profile with a depth of 0.6 ⁇ m from the surface and a concentration of 2 ⁇ 10 17 cm ⁇ 3 .
  • the p-type surface layer 4 and the p-type buried layer 5 do not overlap (see FIG. 8B and FIG. 13B-B ′), but in the contact cell 7, the p-type buried layer.
  • the layer 5 and the p-type surface layer 4 formed at the center of the cell overlap and contact each other inside the n ⁇ -type semiconductor layer 2 (see FIGS. 8A and 13A-A ′).
  • a guard ring layer 9 in which p-type impurities are ion-implanted so as to surround the end of the anode electrode 3 formed in a later step is also formed simultaneously by the ion implantation. To do.
  • new masks 16 and 14 are formed after the mask 13 is removed.
  • patterning is performed only on the contact cell 7 portion of the mask 16 to form a mask opening at the center of the contact cell 7, and then p-type impurities are ion-implanted to form the p + -type contact layer 8. (See FIG. 9B and FIG. 14B-B ′).
  • acceleration voltage is 40 keV, 100 keV, each dose is 3 ⁇ 10 15 cm ⁇ 2
  • aluminum is implanted as a p-type impurity.
  • the shape of the p + -type contact layer 8 is a square having a length of 3 ⁇ m in the vertical direction and a length of 3 ⁇ m in the horizontal direction.
  • the p + -type contact layer 8 forms an injection layer having a box-type profile with a depth of 0.2 ⁇ m from the surface and a concentration of 1 ⁇ 10 20 cm ⁇ 3 .
  • the p + -type contact layer 8 and the p-type surface layer 4 are in overlapping contact.
  • the impurities implanted into the p-type surface layer 4, the p-type buried layer 5, the p + -type contact layer 8 and the guard ring layer 9 are activated.
  • the activation annealing is performed at 1700 ° C. for 10 minutes.
  • a cathode electrode 17 made of nickel is formed on the back surface of the n + type semiconductor substrate 1 and annealed at 1000 ° C. An ohmic electrode is formed.
  • an anode electrode 3 made of titanium or nickel is formed on the surface of the n ⁇ type semiconductor layer 2, the p type surface layer 4, the p + type contact layer 8, and a part of the guard ring layer 9, and is heated to 500 ° C. Annealing is performed. The outer peripheral end of the anode electrode 3 is in contact with the guard ring layer 9.
  • the n ⁇ type semiconductor layer 2, the p type surface layer 4, and the guard ring layer 9 form a Schottky junction with the anode electrode 3, and the p + type contact layer 8 and the anode electrode 3 form an ohmic junction.
  • the p + -type contact layer 8 and the anode electrode 3 are preferably ohmic junctions, but the contact resistance may be reduced to about 1 ⁇ 10 ⁇ 2 ⁇ cm 2 even if a complete ohmic junction is not formed.
  • the p-type impurity concentration of the surface layer portion of the p + -type contact layer 8 needs to be 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the insulating film 10 is formed on the guard ring layer 9 and on the end portion of the anode electrode 3.
  • the ion irradiation amount and acceleration voltage of the p-type surface layer 4 and the p-type buried layer 5 are changed according to the design value of the leakage current.
  • the cell shape is a quadrangle, it may be a hexagon or a circle.
  • the cells are arranged in a grid pattern as an array, for example, an alternate array in which the positions of adjacent cells are shifted by a half pitch may be used.
  • the width of the p + -type contact layer 8 in plan view is wider than the width of the p-type surface layer 4 has been described.
  • the width of the p + -type contact layer 8 is May be smaller than the width of the p-type surface layer 4.
  • the p-type surface layer 4 and the p + -type contact layer 8 in the contact cell 7 are formed by different processes using different masks. However, by using the same implantation mask, the p-type surface layer is formed.
  • the layer 4 and the p + -type contact layer 8 may be formed integrally.
  • FIG. 16 is a cross-sectional view taken along the line A-A ′ in FIG. This sectional view is obtained when the anode electrode 3 and the p-type buried layer 5 are connected through the p-type surface layer 4 by changing the ion implantation conditions.
  • a method of forming the p-type surface layer 4a in which the p + -type contact layer 8 is embedded will be described.
  • an opening region of a mask corresponding to the p-type surface layer 4a is formed, and then ion implantation is performed in a multistage manner with an acceleration voltage of 40 keV to 700 keV.
  • ions to be implanted aluminum as a p-type impurity is used.
  • an injection layer having a box-type profile with a depth of 0.7 ⁇ m from the surface and a concentration of 2 ⁇ 10 17 cm ⁇ 3 is formed.
  • ion implantation is performed with acceleration voltages of 40 keV and 100 keV without changing the mask.
  • the irradiation dose is 3 ⁇ 10 15 cm ⁇ 2 .
  • an injection layer having a box-type profile with a depth of 0.2 ⁇ m from the surface and a concentration of 1 ⁇ 10 20 cm ⁇ 3 is formed.
  • a high concentration injection layer having a box type profile with an injection concentration of about 1 ⁇ 10 20 cm ⁇ 3 is formed in the range of 0.2 ⁇ m depth from the surface of the n ⁇ type semiconductor layer 2.
  • An injection layer having a box-type profile with an injection concentration of 2 ⁇ 10 17 cm ⁇ 3 can be formed in the range from a depth of 0.2 ⁇ m to a depth of 0.7 ⁇ m. With these injection layers, the p-type surface layer 4a can be formed.
  • the p-type surface layer 4 a is in contact with the anode electrode 3 and the p-type buried layer 5 in the contact cell 7.
  • the injection concentration in the vicinity of the interface between the p-type surface layer 4a and the anode electrode 3 is high, the contact resistance between the p-type surface layer 4a and the anode electrode 3 can be lowered.
  • the p-type surface layer 4 in the normal cell is formed under the same injection conditions as the p-type surface layer 4a in the contact cell 7, the contact between the p-type surface layer 4 in the normal cell and the anode electrode 3 is achieved. Resistance can be lowered.
  • the p-type surface layers of the normal cell 6 and the contact cell 7 are not necessarily formed at the same time, and the p-type in the normal cell 6 and the contact cell 7 are used by using different masks and different ion implantation conditions.
  • the surface layer may be formed individually.
  • the high concentration implantation region of the p-type surface layer 4 in the contact cell is not limited to the vicinity of the surface.
  • the range from the surface to the p-type buried layer 5 is high concentration. You may form with an injection
  • the implantation region of the p-type surface layer can be formed by the p + -type contact layer 8a. Since the anode electrode 3 and the p-type buried layer 5 are electrically connected by the p + -type contact layer 8a, the resistance is reduced as compared with the case of being connected through the p-type surface layer 4. Furthermore, high-speed switching operation is possible.
  • a method for producing the p + -type contact layer 8a in the contact cell 7 can be performed as follows. First, an opening region of a mask corresponding to the p + -type contact layer 8a is formed, and then ion implantation is performed in a multistep manner with an energy in an acceleration voltage range of 40 keV to 700 keV. As ions to be implanted, aluminum is used as a p-type impurity. Then, an injection layer having a box-type profile with a depth of 0.7 ⁇ m from the surface and a concentration of 1 ⁇ 10 20 cm ⁇ 3 is formed. The p + type contact layer 8 a is connected in the p type buried layer 5.
  • the p + type contact layer 8a is connected in the p type buried layer 5 having a lower concentration than the p + type contact layer 8a. Does not occur.
  • the p + -type contact layer 8a has a lower concentration than the p + -type contact layer 8a. It is effective to surround and form the side surface.
  • the thickness of the p-type surface layer 4 of the normal cell 6 may be formed thinner than the p-type surface layer of the contact cell 7.
  • the dose is set to 6 ⁇ 10 13 cm ⁇ 2 , and the acceleration voltage is divided into multiple stages of 40 keV to 350 keV to form p-type impurities.
  • aluminum is ion-implanted to form an implantation layer having a box-type profile with a depth of 0.35 ⁇ m from the surface and a concentration of 4 ⁇ 10 17 cm ⁇ 3 . Since the thickness of the p-type surface layer 4 of the normal cell 6 is reduced, the current path during forward voltage application can be expanded, and the on-voltage can be reduced.
  • the p-type surface layer 4 of the normal cell 6 may be formed under the same ion implantation conditions as the p + -type contact layer 8.
  • the guard ring layer 9 and the p-type buried layer 5 are not in direct contact, but are connected via the anode electrode 3.
  • the p-type buried layer 5 to the guard ring layer 9 are increased. Is preferably less than half the cell pitch.
  • the guard ring layer 9 and the p-type buried layer 5 in the normal cell 6 or the contact cell 7 may be connected so as to overlap each other.
  • the guard ring layer 9 and the part of the p-type buried layer 5 in the contact cell are connected so as to overlap.
  • the FIG. 19 shows the case where the p + -type contact layer 8 is provided, but the present invention can also be applied to the structures shown in FIGS.
  • the positive charge in the guard ring layer 9 moves to the anode electrode 3 through the Schottky interface when a reverse voltage is applied, thereby causing a depletion layer. Is formed and the withstand voltage is maintained. In this case, since there is a contact resistance at the Schottky interface, there is a problem that the positive charge cannot be quickly moved to the anode electrode 3 and the high-speed switching operation is limited.
  • the guard ring layer 9 when the guard ring layer 9 is electrically connected to the contact cell 7 via the p-type buried layer 5, a reverse voltage is applied because the contact resistance with the anode electrode 3 is small. At this time, the positive charge in the guard ring layer 9 moves to the anode electrode 3 through the p-type buried layer 5, the p-type surface layer 4 and the p + -type contact layer 8 in the contact cell 7. Since the contact resistance between the p + -type contact layer 8 and the anode electrode 3 is smaller than the contact resistance at the Schottky interface, the hole charge can be moved quickly. That is, high-speed switching operation is possible.
  • the implantation concentration of the p-type buried layer 5 is higher than that of the p-type surface layer 4 or the guard ring layer 9, but it goes without saying that it can be adjusted to obtain a desired breakdown voltage.
  • the implantation concentration of the p-type buried layer 5 may be equal to or less than the implantation concentration of the p-type surface layer 4 or the guard ring layer 9.
  • guard ring layer 9 and the p-type surface layer 4 are formed simultaneously, the guard ring layer 9 and the p-type surface layer 4 may be formed by individually changing the implantation concentration and the implantation depth.
  • a semiconductor device including a cell array in which contact cells 7 are scattered in an array of normal cells 6, and an n ⁇ type semiconductor layer 2 on an n + type semiconductor substrate 1.
  • a p-type buried layer 5 buried in the n ⁇ -type semiconductor layer 2, and a p-type surface layer 4 formed at the center of each of the normal cell 6 and the contact cell 7.
  • the buried layer 5 is in contact with the p-type surface layer 4 and is p-type contacted with the p + -type contact layer 8 formed on the p-type surface layer 4 of the contact cell 7 and the n ⁇ -type semiconductor layer 2.
  • the p + type contact layer 8 formed on the p type surface layer 4 as the surface layer of the contact cell 7 as the second cell is p Even when the width occupied in plan view is larger than that of the mold surface layer 4, the p-type buried layer 5 is disposed over the entire cell area range of the contact cell 7. Due to the electric field shielding effect, the concentration of the electric field at the protruding portion is reduced, and the breakdown voltage is not lowered.

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Abstract

　本発明は、リーク電流の低減、オン抵抗の低減及びスイッチング時の高速動作を可能とする、半導体装置を提供することを目的とする。本発明は、通常セル６の配列中にコンタクトセル７が点在するセル配列を備える半導体装置であって、ｎ+型半導体基板１上のｎ-型半導体層２と、ｎ-型半導体層２内に埋没したｐ型埋め込み層５と、通常セル６、コンタクトセル７それぞれの中央部に形成されたｐ型表面層４とを備え、コンタクトセル７において、ｐ型埋め込み層５はｐ型表面層４と接触し、コンタクトセル７のｐ型表面層４上に形成された、ｐ+型コンタクト層８と、ｎ-型半導体層２上にショットキー接合され、ｐ+型コンタクト層８とオーミック接合されたアノード電極３とをさらに備え、ｐ型埋め込み層５とアノード電極３とは、ｐ型表面層４とｐ+型コンタクト層８とを介して接続される。

Description

半導体装置
　本発明は半導体装置に関し、特にショットキーバリアダイオードに関する。
　半導体装置であるショットキーバリアダイオード（ＳＢＤ、Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）は、ユニポーラデバイスである為高速スイッチングが可能で、さらに半導体界面とのバリアハイトの低い金属を用いるとオン電圧が小さいデバイスが実現できることから、低損失かつ高速動作が可能である。
　さらに近年、炭化珪素（ＳｉＣ）を用いたＳＢＤは、上記特徴を活かして高耐圧で低損失・高速スイッチングができる半導体デバイスとして期待されている。
　しかしながら、更にオン電圧を低くする目的で、エピ膜厚を薄くする、エピ濃度を高くする等の方法でバリアハイトを小さくすることを試みると、逆方向電圧印加時のリーク電流が増大してしまう。この問題を解決するために、ｐｎ接合を利用してリーク電流を低減するＳＢＤが提案されている。
　その一つとしての特許文献１に記載のＳＢＤは、オン電圧の上昇を防ぐ為、ｎ-型半導体層内部にｐ型埋め込み層を設け、表面に形成されるｐｎ接合の半分をｎ-型半導体層内部に埋め込むことによって、ショットキー接合の面積の拡大を図っている。
　また、特許文献２では、エピタキシャル成膜された半導体層表面にはｐｎ接合部が形成されず、ｐ型埋め込み層が、平面視でストライプ状もしくは網目状に埋め込まれ、その一部が、接続導体を介してアノード電極とオーミック接触するＳＢＤが記載されている。
　上記の特許文献１、２では、ＳＢＤにｐｎ接合を混載させることによってリーク電流を低減するとともに、ショットキー接合の面積減少によるオン電圧上昇の抑制を実現している。
特開２０００－２９４８０４号公報 特開２０１０－４０８５７号公報
　特許文献１のＳＢＤでは、ｐ型表面層、ｐ型埋め込み層で挟まれた領域の幅が非常に狭いため、オン抵抗が増大してしまうという問題があった。
　また、ｐ型埋め込み層は、ｐ型コンタクト層を介してアノード電極と接続されている為、終端部から距離が離れたＳＢＤ中心部のｐ型埋め込み層との間の抵抗が大きくなってしまい、スイッチング時の高速動作が抑制されてしまうという問題があった。
　また、特許文献２のＳＢＤでは、ｐ型埋め込み層上の一部が接続導体を介してアノード電極とオーミック接触している。しかしながら、ｐ型埋め込み層の幅が狭くなると接続導体の幅も狭くなるため、接続導体とｐ型埋め込み層との接触抵抗が大きくなってしまい、その結果、スイッチング時の高速動作が抑制されてしまうという問題があった。
　本発明は、このような問題点を解決するためになされたものであり、リーク電流の低減、オン抵抗の低減及びスイッチング時の高速動作を可能とする、半導体装置を提供することを目的とする。
　本発明は、第１セルの配列中に第２セルが点在するセル配列を備える半導体装置であって、第１導電型の半導体基板上にエピタキシャル成膜された第１導電型の半導体層と、前記半導体層内に埋没した、第２導電型の半導体からなる埋め込み層とを備え、前記埋め込み層は、前記第１セルの周辺部に設けられるとともに、前記第２セルの全面に設けられ、前記半導体層表面において、前記第２セルの中央部に形成された第２導電型の半導体からなる第１表面層、前記半導体層表面において、前記第２セルの中央部に形成された第２導電型の半導体からなるコンタクト層のうち少なくとも一方と、前記半導体層表面において、前記第１セルの中央部に形成された第２導電型の半導体からなる第２表面層とをさらに備え、前記第２セルにおいて、前記埋め込み層は前記第１表面層、前記コンタクト層のうち少なくとも一方と接触し、前記半導体層上にショットキー接合され、前記第１表面層、前記コンタクト層のうち少なくとも一方とオーミック接合されたアノード電極をさらに備え、前記埋め込み層と前記アノード電極とは、前記第１表面層、前記コンタクト層のうち少なくとも一方を介して接続される。
　本発明によれば、第１セルの配列中に第２セルが点在するセル配列を備える半導体装置であって、第１導電型の半導体基板上にエピタキシャル成膜された第１導電型の半導体層と、前記半導体層内に埋没した、第２導電型の半導体からなる埋め込み層とを備え、前記埋め込み層は、前記第１セルの周辺部に設けられるとともに、前記第２セルの全面に設けられ、前記半導体層表面において、前記第２セルの中央部に形成された第２導電型の半導体からなる第１表面層、前記半導体層表面において、前記第２セルの中央部に形成された第２導電型の半導体からなるコンタクト層のうち少なくとも一方と、前記半導体層表面において、前記第１セルの中央部に形成された第２導電型の半導体からなる第２表面層とをさらに備え、前記第２セルにおいて、前記埋め込み層は前記第１表面層、前記コンタクト層のうち少なくとも一方と接触し、前記半導体層上にショットキー接合され、前記第１表面層、前記コンタクト層のうち少なくとも一方とオーミック接合されたアノード電極をさらに備え、前記埋め込み層と前記アノード電極とは、前記第１表面層、前記コンタクト層のうち少なくとも一方を介して接続されることにより、電界強度低減によるリーク電流の低減、電流経路の拡大によるオン抵抗の低減、空乏層消滅までの時間を短縮することによるスイッチング時の高速動作を可能とする。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の半導体装置を示す上面図である。 本発明の実施の形態１による半導体装置の部分断面図である。 本発明の実施の形態１による半導体装置の部分断面図である。 本発明の実施の形態１による半導体装置の部分断面図である。 本発明の実施の形態１による半導体装置の部分断面図である。 本発明の実施の形態１による製造工程中の半導体装置の断面図である。 本発明の実施の形態１による製造工程中の半導体装置の断面図である。 本発明の実施の形態１による製造工程中の半導体装置の断面図である。 本発明の実施の形態１による製造工程中の半導体装置の断面図である。 本発明の実施の形態１による製造工程中の半導体装置の断面図である。 本発明の実施の形態１による製造工程中の半導体装置の断面図である。 本発明の実施の形態１による製造工程中の半導体装置の上面図である。 本発明の実施の形態１による製造工程中の半導体装置の上面図である。 本発明の実施の形態１による製造工程中の半導体装置の上面図である。 前提技術にかかる半導体装置を示す断面図である。 本発明の実施の形態１による製造工程中の半導体装置の断面図である。 本発明の実施の形態１による製造工程中の半導体装置の断面図である。 本発明の実施の形態１による製造工程中の半導体装置の断面図である。 本発明の実施の形態１による製造工程中の半導体装置の断面図である。
　＜Ａ．実施の形態１＞
　本発明にかかる前提技術としての半導体装置（ＳＢＤ）について、図１５を用いて説明する。
　図に示す半導体装置においては、ｎ+型半導体基板４１上のエピタキシャル成膜されたｎ-型半導体層４２の表面にｐ型表面層４３ａが形成され、ｎ-型半導体層４２内部にはｐ型埋め込み層４３ｂが埋め込まれている。
　そして、ｎ-型半導体層４２の表面には、ショットキー接合を形成するアノード電極４５が設けられている。このアノード電極４５はまた、ｎ-型半導体層４２の表面に形成されたｐ+型コンタクト層４４にも接触している。ｐ+型コンタクト層４４は、ｐ型埋め込み層４３ｂとも接続されているため、ｐ型埋め込み層４３ｂは、ｐ+型コンタクト層４４を介してアノード電極４５と同電位にされていることになる。
　なお、ｎ+型半導体基板４１の下面には、オーミック接合を形成するカソード電極４６が設けられている。
　このような構造において、ｎ-型半導体層４２の表面にｐｎ接合を形成するｐ型表面層４３ａが高密度に配置すると、ショットキー接合を形成している面積がｐｎ接合が形成される面積分だけ減少してしまう。その結果、オン電圧が上昇してしまう。
　これを防ぐ為、ｎ-型半導体層４２内部にｐ型埋め込み層４３ｂを設け、表面に形成されるｐｎ接合の半分をｎ-型半導体層４２内部に埋め込むことによって、ショットキー接合の面積の拡大を図っている。
　このＳＢＤでは、ｐ型表面層４３ａ、ｐ型埋め込み層４３ｂが、平面視で互いにずらした配置で形成されており、ｐ型表面層４３ａ、ｐ型埋め込み層４３ｂで挟まれた領域の幅が０．２μｍ～２μｍと非常に狭い。よって、ｎ-型半導体層４２層内部における電流経路が狭いため、オン抵抗が増大してしまうという問題があった。
　また、ｐ型埋め込み層４３ｂは、アノード電極４５の終端部に形成されたｐ+型コンタクト層４４を介してアノード電極４５と接続されている為、終端部から距離が離れたＳＢＤ中心部のｐ型埋め込み層４３ｂとの間の抵抗が大きくなってしまい、スイッチング時の高速動作が抑制されてしまうという問題があった。また、素子特性の面内均一性が劣化する恐れもあった。
　以下に示す実施の形態では、上記の問題を解決しうる半導体装置を示す。
　＜Ａ－１．構成＞
　ここでは、本発明にかかる半導体装置としてのショットキーバリアダイオード（ＳＢＤ）について説明する。
　図１は本発明の実施の形態１による半導体装置を示す上面図（透視図）である。図２は図１のＡ－Ａ’間の断面図、図３は図１のＢ－Ｂ’間の断面図を示している。図４はＳＢＤの外周端部とＡ－Ａ’間を含む部分断面図、図５はＳＢＤの外周端部とＢ－Ｂ’間を含む部分断面図である。
　図１に示すように、本発明にかかる半導体装置（ＳＢＤ）は、ｎ-型半導体層２表面に形成されたｐ型表面層４を、平面視において例えばリング状に囲むようにｐ型埋め込み層５がｎ-型半導体層２内部に埋没して形成され、このようにｐ型埋め込み層５に平面視における周辺部を囲まれた単位セルである通常セル６（第１セル）が、二次元的に複数敷き詰めて配列されている。セル内において、ｐ型表面層４は平面視における中央部に形成される。
　隣接した通常セル６同士は、セルピッチだけ離れて配列されることになる。隣接した通常セル６を形成するｐ型埋め込み層５同士は、ｎ-型半導体層２内部で互いに接触している。
　さらに敷き詰めて配列された通常セル６の間に点在して、通常セル６とは異なるコンタクトセル７（第２セル）を形成する。セル内において、ｐ型表面層４は平面視における中央部に形成される。
　コンタクトセル７は、ｎ-型半導体層２表面に形成されたｐ型表面層４のさらに上層にコンタクト層としてのｐ+型コンタクト層８が形成され（図１においては、コンタクトセル７におけるｐ型表面層４は図示せず）、またｐ型埋め込み層５は、通常セル６の場合とは異なり、ｐ型表面層４の直下まで延在して、ｐ型表面層４の内部におけるコンタクトセル７全面に設けられている。コンタクトセル７は互いに離間して点在し、隣接した通常セル６を形成するｐ型埋め込み層５と、ｎ-型半導体層２内部で接触している。
　コンタクトセル７のｐ型埋め込み層５は、ｐ型表面層４とｐ+型コンタクト層８とを介してアノード電極３と接続されており、アノード電極３の電位と近い電位になっている。コンタクトセル７のｐ型埋め込み層５と接続された、通常セル６を形成するｐ型埋め込み層５も、同様にアノード電極３の電位と近い電位となっている。
　これにより、逆方向電圧印加状態から順方向電圧印加状態にスイッチングする場合において、逆方向電圧印加状態で広がった、ｐ型埋め込み層５のｐｎ接合からの空乏層が、消滅するまでの時間を短くすることができる。すなわち、高速なスイッチング動作が可能となる。
　またコンタクトセル７は、おおよそ通常セル６が２５個あるのに対して１個の割合で配置されている。すなわち、全体のセル面積の４％程度に相当する。通常セル６内ではｐ型埋め込み層５とアノード電極３との電気的接続は行わないため、ｐ型埋め込み層５直上のｎ-型半導体層２表面の電流経路を制限することがなく、オン電圧の増大を抑制することができる。
　通常セル６を形成するｐ型埋め込み層５は、直接アノード電極３とは接続せずに、コンタクトセル７のｐ+型コンタクト層８を介してアノード電極３と接続される。このように構成することにより、通常セル６内でアノード電極３とｐ型埋め込み層５との接続層を形成する必要性を回避することができる。通常セル６内でアノード電極３との接続を実現する場合には、ｐ型埋め込み層５の占有幅内での、接触面積の小さいコンタクトを形成することとなり、また高精度の位置合わせも必要となってくる。
　本実施の形態１に示すようにコンタクトセル７を介してアノード電極３との接続を形成する場合には、コンタクトセル７におけるｐ型埋め込み層５の電界遮蔽効果により、コンタクトセル７のセル面積内でコンタクトを形成することが可能となり、コンタクト抵抗を低減し、また高精度な位置合わせも不要となる。
　また通常セル６では、ｐ型埋め込み層５を例えばリング状に形成することで、逆方向電圧印加時に二次元的に広がる空乏層により、アノード電極３にかかる電界強度を二次元的に遮蔽できるので、例えば等間隔のストライプ状に形成されたｐ型埋め込み層よりも、効果的に電界強度を低減することができる。結果的に、ｐ型埋め込み層５の占有幅を小さくすることができ、電流経路を広げることができる。
　また、例えば１辺１０μｍの正方形のセルに対して、ｎ-型半導体層２の表面でアノード電極３と接触しているｐ型表面層４は１辺２μｍの正方形であるので、アノード電極３と接触しているセル当たりのｐ型表面層４の面積はセル面積の４％程度にしかならず、ｐ型埋め込み層５直上の電流経路を制限することがなく、オン電圧の増大を抑制することができる。
　また、セル中心部にｐ型表面層４を配置したことにより、ｐ型埋め込み層５のリング状配置によって最も電界集中するセル中心部において、電界強度を低減することができている。よって、ｐ型埋め込み層５の占有幅を広くして電界強度を低減させる必要がなく、ｐ型埋め込み層５の占有幅を抑えながらも電界強度を低減し、リーク電流の低減を実現できる。ｐ型埋め込み層５の占有幅を抑えることにより、順方向電圧印加時のオン電圧の低減も実現できる。
　ここで、コンタクトセル７のセル面積内であればコンタクト形成可能であるため、ｐ+型コンタクト層８の縦方向と横方向の大きさは、ｐ型表面層４のそれより大きくすることも可能である。
　一般にｐ+型コンタクト層８のような高濃度注入層では、空乏層が広がりにくいため、注入層境界で電界集中が生じ、耐圧低下が引き起こす可能性がある。そのため、ｐ+型コンタクト層８の周囲には、ｐ型表面層４のような低濃度層が形成される必要がある。
　本実施の形態１では、ｐ+型コンタクト層８の下方（ｎ-型半導体層２の内部）において、コンタクトセル７のセル面積範囲全面に渡ってｐ型埋め込み層５が配設されているため、そのｐ型埋め込み層５の電界遮蔽効果により、ｐ+型コンタクト層８がｐ型表面層４よりはみ出して大きく形成されても、そのはみ出した箇所への電界集中は低減され、耐圧低下が生じない。なお、ｐ型埋め込み層５がコンタクトセル７の全面に渡って形成されない場合でも、その占有面積に応じて電界遮蔽効果が得られるので、その範囲内でｐ+型コンタクト層８の大きさを調整することができる。
　なお、ｐ型埋め込み層５がｐ型表面層４を囲む形状は図１に示す場合には限られず、円形、多角形等さまざまな形状を採用可能である。
　図２に示すのは、図１におけるＡ－Ａ’間の断面図である。図２に示すように、例えば炭化珪素（ＳｉＣ）のｎ+型半導体基板１の上に、エピタキシャル成膜されたｎ-型半導体層２と、ｎ-型半導体層２の主表面にｐ型表面層４が互いに離間して形成され、また、ｎ-型半導体層２の内部にｐ型埋め込み層５が、平面視でｐ型表面層４を例えばリング状に囲むように埋め込まれている。すなわち、前述の通常セル６に対応する構造である。そして、ｐ型表面層４のうち、その上層にｐ+型コンタクト層８が形成されているｐ型表面層４に対しては、ｐ型表面層４の下層にｐ型埋め込み層５が接触するように延在している。すなわち、前述のコンタクトセル７に対応する構造である。
　逆方向電圧印加時のアノード電極３の電界強度の低減は、主にｐ型埋め込み層５による電界遮蔽効果で実現しているため、ｎ-型半導体層２とアノード電極３との接触面積をほとんど減らすことなく電界強度を低減し、リーク電流を減らしている。
　さらに、ｎ-型半導体層２上に形成され、ショットキー接合として機能するアノード電極３が設けられる。ｎ-型半導体層２上に形成されているｐ型表面層４、ｐ+型コンタクト層８も、アノード電極３と接触している。
　図３に示すのは、図１におけるＢ－Ｂ’間の断面図である。図３に示すように、例えば炭化珪素（ＳｉＣ）のｎ+型半導体基板１の上に、エピタキシャル成膜されたｎ-型半導体層２と、ｎ-型半導体層２の主表面にｐ型表面層４が互いに離間して形成され、また、ｎ-型半導体層２の内部にｐ型埋め込み層５が、平面視でｐ型表面層４を囲むように埋め込まれている。すなわち、前述の通常セル６に対応する構造である。
　さらに、ｎ-型半導体層２上に形成され、ショットキー接合として機能するアノード電極３が設けられる。
　図４、５は、コンタクトセル７、通常セル６が二次元的に敷き詰められたＳＢＤの端部の断面図である。ＳＢＤの端部まで延在したアノード電極３の、端部下のｎ-型半導体層２の表面に、空乏層を広げ耐圧を保持するための、ｐ型半導体からなるガードリング層９が形成される。また、ガードリング層９とアノード電極３端部上の周囲を覆うように、絶縁膜１０が設けられる。
　また、ｎ+型半導体基板１の下面には、オーミックコンタクトとして機能するカソード電極１１が設けられる。
　ｐｎ接合部においてｐｎダイオード動作がオン状態になると、アノード電極３から流れた電流はコンタクトセル７のｐ型埋め込み層５を経由して、ｎ-型半導体層２のカソード電極１１側に流れていく。ここで、サージ電流などにより順方向に大電流が流れる場合、ショットキー接合を有するアノード電極３から流れていた電流よりも、ｐｎ接合を有するｐ型埋め込み層５からの電流が支配的となる。
　その際、ｐ型埋め込み層５には大電流により発熱が生じる。ｐ型埋め込み層５がアノード電極３直下にある場合には、発熱によりアノード電極３の破壊が生じやすいが、本実施の形態１のように、ｐ型埋め込み層５をアノード電極３と直接接触させず、ｎ-型半導体層２内部に形成することによって、よりコンタクト抵抗が低い状態で電流を流すことができ、発熱による素子破壊の防止することができる。
　＜Ａ－２．製造方法＞
　次に、本発明にかかる半導体装置（ＳＢＤ）の製造方法について、製造工程中の半導体装置の断面図を用いて以下説明する。以下に示す図６～１１の（ａ）は、ＳＢＤの外周端部とコンタクトセル７を含むＡ－Ａ’間を含む部分断面図、図６～１１の（ｂ）はＳＢＤの外周端部と通常セル６のＢ－Ｂ’間を含む部分断面図である。図１２～図１４はＡ－Ａ’間とＢ－Ｂ’間を含むＳＢＤの部分上面図である。
　ここでは例として、ｎ+型半導基板として４Ｈ－ＳｉＣ（炭化珪素）を基板として用いたＳＢＤの製造方法について説明する。
　まず、第１の工程では、図６（ａ）、図６（ｂ）に示すように、ｎ+型半導体基板１上にｎ-型半導体層２が形成された基板を準備する。ｎ+型半導体基板１は、例えば、抵抗率が０．０２Ω・ｃｍの４Ｈ－ＳｉＣ（炭化珪素）基板である。ｎ-型半導体層２は、例えば、ｎ型不純物の不純物濃度が５×１０15ｃｍ-3で厚さを１０μｍとしたものが採用される。ｎ-型半導体層の不純物濃度と厚さは、半導体装置の設計耐圧によって異なる。
　第２の工程では、図７（ａ）、図７（ｂ）、図１２に示すように、通常セル６とコンタクトセル７にマスク１２、マスク１５を用いてイオン注入を行う。
　通常セル６においては（図７（ｂ）、図１２Ｂ－Ｂ’参照）、ｎ-型半導体層２表面のマスク１２をパターンニングして、セルの境界外周部にリング状の開口部を形成した後、ｐ型不純物をイオン注入して各セル内の外周近傍領域にｐ型埋め込み層５を形成する。隣接したセル間の開口部はひとつの開口領域となっている。
　ここでは、セルの形状は縦方向の長さ１０μｍ、横方向の長さ１０μｍの四角形とし、縦方向と横方向に１０μｍピッチで配置する。
　マスク１２には、レジストや酸化膜を用いることができる。セルの外周境界から内側までのマスク開口幅Ｓは１μｍであるが、隣接セルとの間で開口部同士はつながっている為、隣接セル間にまたがる開口幅は２μｍとなる。
　一方、コンタクトセル７においては（図７（ａ）、図１２Ａ－Ａ’参照）、コンタクトセル７領域のすべてを開口し、セルの境界外周部からセル中心部までつながったｐ型埋め込み層５を形成している。隣接する通常セル６の開口部とはセル境界でつながり、開口部が連続してつながっている。マスク１５には、レジストや酸化膜を用いることができる。
　イオン注入として、例えば、照射量３×１０13ｃｍ-2とし、加速電圧７００ｋｅＶでｐ型の不純物としてアルミニウムを注入する。注入プロファイルは、例えば、深さ方向に対して表面からの深さ０．７μｍで濃度１×１０18ｃｍ-3のピーク注入濃度をもち、表面側と裏面側に対して濃度が減少していく凸型の濃度分布をもつものとする。ｎ-型半導体層２の表面近傍のｐ型不純物濃度は、ｎ-型半導体層２のｎ型不純物濃度よりも低くなっている。ピーク不純物濃度の半分以上の不純物濃度になっている注入領域を注入領域の厚さと定義すると、ｐ型埋め込み層５の厚さは約０．２μｍである。
　第３の工程では、図８（ａ）、図８（ｂ）、図１３に示すように、マスク１５、マスク１２を除去した後、ｎ-型半導体層２上の新たなマスク１３をパターンニングし、セル中心部にマスク開口部を形成した後、ｐ型不純物をイオン注入して、ｎ-型半導体層２の表層部にｐ型表面層４を形成する。
　イオン注入として、例えば、照射量３×１０13ｃｍ-2とし、加速電圧を４０～５００ｋｅＶの多段階に分けて、ｐ型の不純物としてのアルミニウムを注入する。Ｐ型表面層４の幅に対応しているマスク開口部は、縦方向の長さ２μｍ、横方向の長さ２μｍの正方形である。ｐ型表面層４は、表面からの深さ０．６μｍで、濃度２×１０17ｃｍ-3のボックス型のプロファイルを持つ注入層を形成する。
　ここで、通常セル６内では、ｐ型表面層４とｐ型埋め込み層５とは重なっていないが（図８（ｂ）、図１３Ｂ－Ｂ’参照）、コンタクトセル７においては、ｐ型埋め込み層５とセル中心部に形成されたｐ型表面層４とは、ｎ-型半導体層２の内部で重なり合い接触している（図８（ａ）、図１３Ａ－Ａ’参照）。
　また、アノード電極３端への電界集中を緩和させる目的で、後の工程で形成されるアノード電極３の端を囲むようにｐ型不純物をイオン注入したガードリング層９も上記イオン注入によって同時に形成する。
　第４の工程では、図９（ａ）、図９（ｂ）、図１４に示すように、マスク１３を除去した後、新たなマスク１６、マスク１４を形成する。ここで、マスク１６のコンタクトセル７の部分だけにパターンニングして、コンタクトセル７の中心部にマスク開口部を形成した後、ｐ型不純物をイオン注入して、ｐ+型コンタクト層８を形成する（図９（ｂ）、図１４Ｂ－Ｂ’参照）。
　イオン注入として、例えば、加速電圧を４０ｋｅＶ、１００ｋｅＶ、各照射量は３×１０15ｃｍ-2、ｐ型の不純物としてアルミニウムを注入する。ｐ+型コンタクト層８の形状は縦方向の長さ３μｍ、横方向の長さ３μｍの正方形である。ｐ+型コンタクト層８は表面からの深さ０．２μｍで濃度１×１０20ｃｍ-3のボックス型のプロファイルを持つ注入層を形成する。コンタクトセル７内では、ｐ+型コンタクト層８とｐ型表面層４とは重なり合い接触している。
　第５の工程では、マスク１６、マスク１４を除去した後、ｐ型表面層４、ｐ型埋め込み層５、ｐ+型コンタクト層８およびガードリング層９に注入された不純物を活性化する為に活性化アニールを行う。例えば、活性化アニールは１７００℃で１０分間実施する。
　第６の工程では、図１０（ａ）、図１０（ｂ）に示すように、ｎ+型半導体基板１の裏面にニッケルからなるカソード電極１７を成膜し、１０００℃でアニールを行うことによりオーミック電極を形成する。
　次いで、ｎ-型半導体層２表面、ｐ型表面層４、ｐ+型コンタクト層８、一部のガードリング層９の表面上に、チタン又はニッケルからなるアノード電極３を成膜し、５００℃でアニールを行う。アノード電極３の外周部の端部はガードリング層９と接触している。
　ｎ-型半導体層２、ｐ型表面層４、ガードリング層９は、アノード電極３とショットキー接合を形成し、ｐ+型コンタクト層８とアノード電極３とはオーミック接合を形成する。ｐ+型コンタクト層８とアノード電極３はオーミック接合が望ましいが、完全なオーミック接合を形成していなくても１×１０-2Ωｃｍ2程度まで接触抵抗が低減していれば良い。接触抵抗を十分低減する為には、ｐ+型コンタクト層８の表層部のｐ型不純物濃度として１×１０19ｃｍ-3以上が必要である。
　第７の工程では、図１１（ａ）、図１１（ｂ）に示すように、ガードリング層９上、及びアノード電極３の端部上に絶縁膜１０を形成する。
　このようにして、ｐｎ接合を混載したＳＢＤが完成する。
　なお、ｐ型表面層４とｐ型埋め込み層５とのイオン照射量、加速電圧は、リーク電流の設計値に応じて変更される。
　また、セル形状として四角形としたが、六角形や円形でも良い。また、配列としてセルを碁盤目状に配列させたが、例えば隣接セルの位置が半ピッチだけずれて配列された交互配列としても良い。
　本実施の形態１では、平面視におけるｐ+型コンタクト層８の幅がｐ型表面層４の幅よりも広い場合について説明したが、接触抵抗が良好であればｐ+型コンタクト層８の幅はｐ型表面層４の幅より小さくても良い。
　本実施の形態１では、コンタクトセル７内のｐ型表面層４とｐ+型コンタクト層８とは異なるマスクを用いて異なる工程で形成されているが、同じ注入マスクを用いることでｐ型表面層４とｐ+型コンタクト層８を一体化して形成しても良い。
　図１６に、図１におけるＡ－Ａ’間の断面図を示す。この断面図は、イオン注入条件を変えることによって、アノード電極３とｐ型埋め込み層５とがｐ型表面層４を介して接続された場合のものである。
　ここでは、ｐ+型コンタクト層８を内在させたｐ型表面層４ａの形成方法について説明する。まず、ｐ型表面層４ａに対応するマスクの開口領域を形成した後、加速電圧を４０ｋｅＶ～７００ｋｅＶの範囲のエネルギーで多段階的にイオン注入を行う。注入するイオンは、ｐ型の不純物としてのアルミニウムを用いる。そして、表面からの深さ０．７μｍで濃度２×１０17ｃｍ-3の、ボックス型のプロファイルを持つ注入層を形成する。
　次いで、マスクを変更せずに、加速電圧を４０ｋｅＶ、１００ｋｅＶでイオン注入する。このとき照射量は３×１０15ｃｍ-2とする。そして、表面からの深さ０．２μｍで濃度１×１０20ｃｍ-3の、ボックス型のプロファイルを持つ注入層を形成する。
　このようにすることによって、ｎ-型半導体層２の表面から深さ０．２μｍの範囲には、注入濃度１×１０20ｃｍ-3程度のボックス型のプロファイルを持つ高濃度の注入層が形成でき、深さ０．２μｍを超えて深さ０．７μｍまでの範囲には、注入濃度２×１０17ｃｍ-3のボックス型のプロファイルを持つ注入層が形成できる。これらの注入層をもって、ｐ型表面層４ａを形成することができる。
　このｐ型表面層４ａは、コンタクトセル７内において、アノード電極３とｐ型埋め込み層５とが接触している。この例ではｐ型表面層４ａとアノード電極３との界面近傍の注入濃度が高いため、ｐ型表面層４ａとアノード電極３との接触抵抗を低くすることができる。
　また、通常セル内のｐ型表面層４においても、コンタクトセル７内のｐ型表面層４ａと同じ注入条件で形成されるため、通常セル内のｐ型表面層４とアノード電極３との接触抵抗を下げることができる。
　本実施の形態１では、通常セル６とコンタクトセル７のｐ型表面層は必ずしも同時に形成する必要はなく、異なるマスク及び異なるイオン注入条件を用いて、通常セル６とコンタクトセル７内のｐ型表面層を個別に形成しても良い。
　この場合、コンタクトセル内のｐ型表面層４の高濃度注入領域は表面近傍に限定したものではなく、例えば、図１７に示すように、表面からｐ型埋め込み層５までの範囲を高濃度の注入層で形成しても良い。
　すなわち、ｐ型表面層の注入領域をｐ+型コンタクト層８ａで形成することができる。アノード電極３とｐ型埋め込み層５とを、ｐ+型コンタクト層８ａによって電気的に接続することで、ｐ型表面層４を介して接続されていた場合と比較して抵抗が減少するため、さらに高速なスイッチング動作が可能となる。
　コンタクトセル７内のｐ+型コンタクト層８ａの作製方法を、次のようにすることができる。まず、ｐ+型コンタクト層８ａに対応するマスクの開口領域を形成した後、加速電圧を４０ｋｅＶ～７００ｋｅＶの範囲のエネルギーで多段階的にイオン注入を行う。注入するイオンは、ｐ型の不純物としてアルミニウムを用いる。そして、表面からの深さ０．７μｍで濃度１×１０20ｃｍ-3のボックス型のプロファイルを持つ注入層を形成する。このｐ+型コンタクト層８ａはｐ型埋め込み層５内で接続されている。
　ｎ-型半導体層２内に、ｐ+型コンタクト層８ａとして１×１０19ｃｍ-3以上の高濃度の注入領域が形成されている場合には、ｐ+型コンタクト層８ａとｎ-型半導体層２との境界に電界集中が生じ、耐圧が低下する恐れがある。しかし、本実施の形態では、ｐ+型コンタクト層８ａが、ｐ+型コンタクト層８ａより低濃度のｐ型埋め込み層５内で接続しているために、電界集中が低減される結果、耐圧低下は生じない。
　また、さらにｐ+型コンタクト層８ａ近傍の電界集中を低減するためには、図１８に示すように、ｐ+型コンタクト層８ａよりも低濃度のｐ型表面層４ｂでｐ+型コンタクト層８ａの側面を取り囲んで形成することが有効である。
　また、通常セル６のｐ型表面層４の厚さを、コンタクトセル７のｐ型表面層より薄く形成しても良い。
　たとえば、通常セル６のみにｐ型表面層４に対応したマスク開口部を形成した後、照射量６×１０13ｃｍ-2とし、加速電圧を４０ｋｅＶ～３５０ｋｅＶの多段階に分けてｐ型の不純物としてアルミニウムをイオン注入し、表面からの深さ０．３５μｍで濃度４×１０17ｃｍ-3のボックス型のプロファイルを持つ注入層を形成する。通常セル６のｐ型表面層４の厚さが減少するため、順方向電圧印加時の電流経路を拡大することができ、オン電圧を低減することができる。
　さらに、耐圧が確保できる範囲で、ｐ型表面層４の厚さを薄くして高濃度化することも可能である。例えば、通常セル６のｐ型表面層４をｐ+型コンタクト層８と同じイオン注入条件で形成しても良い。この場合、ｐ型表面層４とアノード電極３がオーミック接合を形成するため、逆方向電圧印加時の状態から順方向電圧を印加した時に、ｐ型表面層４から広がった空乏層が消失する時間が短くなるため、さらに高速なスイッチング動作が可能となる。
　本実施の形態１ではガードリング層９とｐ型埋め込み層５は直接的に接触しておらず、アノード電極３を介して接続されている。この場合には、ｐ型埋め込み層５からガードリング層９までの距離の半分の位置におけるｎ-型半導体層２の表面の電界強度が高くなるため、ｐ型埋め込み層５からガードリング層９までの距離は、セルのピッチの半分以下が望ましい。
　また、ガードリング層９と、通常セル６またはコンタクトセル７におけるｐ型埋め込み層５の一部が重なるように接続して形成しても良い。この場合、図１９に示すように、ガードリング層９に重なるようにコンタクトセルを配置することによって、コンタクトセル内のｐ型埋め込み層５の一部とガードリング層９が重なるようにして接続される。なお、図１９においては、ｐ+型コンタクト層８が備えられる場合を示しているが、図１６～図１８に示した構造の場合にも、適用可能である。
　ｐ型埋め込み層５がガードリング層９に接続されていない場合には、逆方向電圧印加時にガードリング層９内のプラス電荷がショットキー界面を介してアノード電極３に移動することによって、空乏層が形成され耐圧が保持される。この場合、ショットキー界面には接触抵抗が存在するために、プラス電荷がアノード電極３に素早く移動できず、高速なスイッチング動作を制限するという問題がある。
　一方、ガードリング層９がｐ型埋め込み層５を介してコンタクトセル７に対し電気的に接続されている場合には、アノード電極３との接触抵抗が小さいために、逆方向電圧が印加される際にガードリング層９内のプラス電荷はコンタクトセル７内のｐ型埋め込み層５、ｐ型表面層４、ｐ+型コンタクト層８を介してアノード電極３に移動する。ｐ+型コンタクト層８とアノード電極３との接触抵抗は、ショットキー界面の接触抵抗よりも小さいために、素早くホール電荷の移動が可能である。すなわち、高速なスイッチング動作が可能になる。
　通常セル６内のｐ型埋め込み層５がガードリング層９に接続されている場合でも、通常セル６内のｐ型埋め込み層５はコンタクトセル７内のｐ型埋め込み層５と接続されている為、同様の高速なスイッチング動作が可能となる。
　また、本実施の形態１では、ｐ型埋め込み層５の注入濃度は、ｐ型表面層４またはガードリング層９より高濃度になっているが、所望の耐圧を得るために調整できることは言うまでもなく、ｐ型埋め込み層５の注入濃度は、ｐ型表面層４またはガードリング層９の注入濃度と同じかそれ以下になっても良い。
　また、ガードリング層９とｐ型表面層４とを同時に形成しているが、ガードリング層９とｐ型表面層４とは個別に注入濃度と注入深さを変えて形成しても良い。
　＜Ａ－３．効果＞
　本発明にかかる実施の形態１によれば、通常セル６の配列中にコンタクトセル７が点在するセル配列を備える半導体装置であって、ｎ+型半導体基板１上のｎ-型半導体層２と、ｎ-型半導体層２内に埋没したｐ型埋め込み層５と、通常セル６、コンタクトセル７それぞれの中央部に形成されたｐ型表面層４とを備え、コンタクトセル７において、ｐ型埋め込み層５はｐ型表面層４と接触し、コンタクトセル７のｐ型表面層４上に形成された、ｐ+型コンタクト層８と、ｎ-型半導体層２上にショットキー接合され、ｐ+型コンタクト層８とオーミック接合されたアノード電極３とをさらに備え、ｐ型埋め込み層５とアノード電極３とは、ｐ型表面層４とｐ+型コンタクト層８とを介して接続されることで、電界強度低減によるリーク電流の低減、電流経路の拡大によるオン抵抗の低減、空乏層消滅までの時間を短縮することによるスイッチング時の高速動作を可能とする。
　また、本発明にかかる実施の形態１によれば、半導体装置において、第２セルであるコンタクトセル７の表面層としてのｐ型表面層４上に形成されたｐ+型コンタクト層８は、ｐ型表面層４よりも平面視における占める幅が広い場合であっても、コンタクトセル７のセル面積範囲全面に渡ってｐ型埋め込み層５が配設されているため、そのｐ型埋め込み層５の電界遮蔽効果により、はみ出した箇所への電界集中は低減され、耐圧低下が生じない。
　本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　１，４１　ｎ+型半導体基板、２，４２　ｎ-型半導体層、３，４５　アノード電極、４，４ａ，４ｂ，４３ａ　ｐ型表面層、５，４３ｂ　ｐ型埋め込み層、６　通常セル、７　コンタクトセル、８，８ａ，４４　ｐ+型コンタクト層、９　ガードリング層、１０　絶縁膜、１１，１７，４６　カソード電極、１２～１６　マスク。

Claims (7)

  1. 　第１セル（６）の配列中に第２セル（７）が点在するセル配列を備える半導体装置であって、
    　第１導電型の半導体基板（１）上にエピタキシャル成膜された第１導電型の半導体層（２）と、
    　前記半導体層（２）内に埋没した、第２導電型の半導体からなる埋め込み層（５）とを備え、
    　前記埋め込み層（５）は、前記第１セル（６）の周辺部に設けられるとともに、前記第２セル（７）の全面に設けられ、
    　前記半導体層（２）表面において、前記第２セル（７）の中央部に形成された第２導電型の半導体からなる第１表面層（４、４ａ、４ｂ）、前記半導体層（２）表面において、前記第２セル（７）の中央部に形成された第２導電型の半導体からなるコンタクト層（８、８ａ）のうち少なくとも一方と、
    　前記半導体層（２）表面において、前記第１セル（６）の中央部に形成された第２導電型の半導体からなる第２表面層（４）とをさらに備え、
    　前記第２セル（７）において、前記埋め込み層（５）は前記第１表面層（４、４ａ、４ｂ）、前記コンタクト層（８、８ａ）のうち少なくとも一方と接触し、
    　前記半導体層（２）上にショットキー接合され、前記第１表面層（４、４ａ、４ｂ）、前記コンタクト層（８、８ａ）のうち少なくとも一方とオーミック接合されたアノード電極（３）をさらに備え、
    　前記埋め込み層（５）と前記アノード電極（３）とは、前記第１表面層（４、４ａ、４ｂ）、前記コンタクト層（８、８ａ）のうち少なくとも一方を介して接続されることを特徴とする、
    半導体装置。
  2. 　前記第１表面層（４ａ）を備え、前記コンタクト層（８、８ａ）を備えない場合、
    　前記第１表面層（４ａ）の下層領域の濃度が、その上層領域の濃度よりも低いことを特徴とする、
    請求項１に記載の半導体装置。
  3. 　前記第１表面層（４、４ｂ）および前記コンタクト層（８、８ａ）の双方を備える場合、
    　前記コンタクト層（８）が、前記第１表面層（４）上に形成され、
    　前記第２セル（７）において、前記埋め込み層（５）は前記第１表面層（４）と接触し、
    　前記埋め込み層（５）と前記アノード電極（３）とは、前記第１表面層（４）および前記コンタクト層（８）の双方を介して接続されることを特徴とする、
    請求項１に記載の半導体装置。
  4. 　前記コンタクト層（８）が、前記第１表面層（４）よりも平面視における占める幅が広いことを特徴とする、
    請求項３に記載の半導体装置。
  5. 　前記第１表面層（４、４ｂ）および前記コンタクト層（８、８ａ）の双方を備える場合、
    　前記第１表面層（４ｂ）が、前記コンタクト層（８ａ）を平面視上囲んで形成され、
    　前記第２セル（７）において、前記埋め込み層（５）は前記第１表面層（４ｂ）および前記コンタクト層（８ａ）の双方と接触し、
    　前記埋め込み層（５）と前記アノード電極（３）とは、前記第１表面層（４ｂ）および前記コンタクト層（８ａ）の双方を介して接続されることを特徴とする、
    請求項１に記載の半導体装置。
  6. 　前記アノード電極（３）の端部における、前記半導体層（２）表面に形成されたガードリング層（９）と、
    　前記アノード電極（３）の端部および前記ガードリング層（９）を覆って形成された絶縁膜（１０）と、
    　前記半導体基板（１）下にオーミック接合されたカソード電極（１１）とをさらに備えることを特徴とする、
    請求項１～５のいずれかに記載の半導体装置。
  7. 　前記埋め込み層（５）が、前記ガードリング層（９）と接触して形成されることを特徴とする、
    請求項６に記載の半導体装置。
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