CN103246631A - 一种用于提高管脚使用率的管脚复用方法及电路 - Google Patents

Abstract

一种用于提高管脚使用率的管脚复用方法及电路，芯片中分别加入输入管脚复用电路和输出管脚复用电路，输入管脚复用电路的端口包括输入端口、输出端口、以及控制端口，输入端口分别与芯片输入信号端口连接，输出端口分别与芯片中各模块的输入端连接，控制端口负责选择某一指定模块接收芯片的输入信号，下一时刻通过改变控制位，将有另一个模块接收芯片输入信号；输出管脚复用电路的端口分为输入端口、输出端口、以及控制端口，输入端口分别与芯片中各模块的输出端连接，输出端口与芯片输出信号管脚连接，控制端口负责选择将某一指定模块的输出信号传递至芯片输出管脚，下一时刻通过改变控制位，另一个模块的输出信号传递至芯片输出管脚。

Description

一种用于提高管脚使用率的管脚复用方法及电路

技术领域

本发明涉及芯片设计领域，更具体的说，本发明涉及一种能够提高管脚使用率和减小芯片版图面积的优化方法及电路。

背景技术

随着半导体集成电路的高速发展，芯片复杂性不断增加，功能不断完善，单个芯片中所集成的元件数从当初的十几个发展到目前的几亿个甚至几十、上百亿个，造成芯片面积不断增大，进而影响了集成电路产业的进一步发展。

IC设计电路有两种面积瓶颈，一种是核心限制(core limited)，也就是除管脚IO以外的芯片内部电路面积太大；另一种是IO限制(pad limited)，即***管脚IO的面积大于内部核心面积，限制了芯片面积。IO限制主要是由于随着芯片功能的不断增加，大规模数字集成电路的输入和输出管脚不断增多，每个管芯少则需要几十个管脚，多则需要几百甚至上千个管脚，尤其是在成批次流片前的测试芯片（Test Chip）中，往往设计几种相似的功能模块来进行最终的选择，从而使管脚的数量成倍增加，这些管脚占用了大量的面积，有时管脚所占的面积甚至大于内部核心电路所占的面积，从而大大增加了芯片的成本并降低了测试效率。而且，日益增加的管脚数量以及版图面积将导致互连变得更为复杂，进而影响电路的性能。

在测试芯片（Test Chip）中，为了达到最佳的性能、最低的功耗和最小的版图面积，一般设计几种相似的功能模块来进行最终的选择。在传统的芯片设计中，每个模块都需要拥有其各自单独的管脚，这就使得芯片中管脚所占的面积成倍增加，而且当某一模块不工作时，此模块的管脚将处于闲置状态。

发明内容

本发明的目的在于解决芯片内部多个模块均需要拥有各自单独的管脚所造成的芯片中管脚所占面积成倍增加，芯片管脚使用效率低的问题。具体采用如下技术方案：

一种用于提高管脚使用率的管脚复用方法，芯片中加入两种管脚复用电路，分别为输入管脚复用电路和输出管脚复用电路，输入管脚复用电路的端口分为三类，输入端口、输出端口、以及控制端口，输入管脚复用电路的输入端口与芯片输入信号端口连接，输入管脚复用电路的输出端口分别与芯片中各模块的输入端连接，输入管脚复用电路的控制端口负责选择某一指定模块接收芯片的输入信号，下一时刻通过改变控制位，将有另一个模块接收芯片输入信号；输出管脚复用电路的端口分为三类，输入端口、输出端口、以及控制端口，输出管脚复用电路的输入端分别与芯片中各模块的输出端连接，输出管脚复用电路的输出端口与芯片输出信号管脚连接，输出管脚复用电路的控制端口负责选择将某一指定模块的输出信号传递至芯片输出管脚，下一时刻通过改变控制位，另一个模块的输出信号传递至芯片输出管脚。

一种用于提高管脚使用率的管脚复用电路，其特征在于：包括输入管脚复用电路和输出管脚复用电路。所述的输入管脚复用电路由n个与门构成，每个与门包括m+1个PMOS晶体管PM₁至PM_m+1和m+1个NMOS晶体管NM₁至NM_m+1，以及一个反相器，其中m为芯片中n个模块所需要的最少控制位数量。每个与门中，PM₁至PM_m+1的源极连接电源电压，PM₁至PM_m+1的漏极连接NM₁的漏极，NM₁的源极连接NM₂的漏极，直到NM_m的源极连接NM_m+1的漏极，NM_m+1的源极连接地，反相器的输入端连接NM₁的漏极，反相器的输出端作为输入管脚复用电路的输出端，输入管脚复用电路的输出端连接芯片内部某一对应模块的输入端，PM₁和NM₁的栅极作为输入管脚复用电路的输入端，输入管脚复用电路的输入端连接芯片输入信号端，PM₂和NM₂的栅极至PM_m+1和NM_m+1的栅极作为控制端，PM₂和NM₂的栅极连接控制位1，PM₃和NM₃的栅极连接控制位2，直到PM_m+1和NM_m+1的栅极连接控制位m。

输出管脚复用电路由n×（m+1）个PMOS晶体管和n×（m+1）个NMOS晶体管以及一个反相器构成，其中m为芯片中n个模块所需要的最少控制位数量。PM¹ ₁至PM¹ _m+1的源极连接电源电压，PM¹ ₁至PM¹ _m+1的漏极连接PM² ₁至PM² _m+1的源极，直到PM^n-1 ₁至PM^n-1 _m+1的漏极连接PMⁿ ₁至PMⁿ _m+1的源极，PMⁿ ₁至PMⁿ _m+1的漏极连接NM¹ _m+1至NMⁿ _m+1的漏极，NM¹ _m+1的源极连接NM¹ _m的漏极直到NM¹ ₂的源极连接NM¹ ₁的漏极，NM² _m+1至NM² ₁直到NMⁿ _m+1至NMⁿ ₁用同样的方法连接，NM¹ ₁至NMⁿ ₁的源极连接地，反相器的输入端连接PMⁿ ₁至PMⁿ _m+1的漏极，反相器的输出端做为输出管脚复用电路的输出端，输出管脚复用电路的输出端连接芯片输出信号端。输出管脚复用电路共有n路输入，分别为：NM¹ ₁和PM¹ ₁的栅极连接芯片内部模块1的输出端，NM² ₁和PM² ₁的栅极连接芯片内部模块2的输出端，直至NMⁿ ₁和PMⁿ ₁的栅极连接芯片内部模块n的输出端，PM¹ ₂至PMⁿ ₂以及NM¹ ₂至NMⁿ ₂的栅极接控制位1，直至PM¹ _m+1至PMⁿ _m+1以及NM¹ _m+1至NMⁿ _m+1的栅极接控制位m。

本方法的核心是在芯片中加入两种管脚复用电路，分别为输入管脚复用电路和输出管脚复用电路。除此之外，在芯片中加入多个控制位信号，每个控制位信号可以输入1或0，通过所有控制位的不同输入组合选择管脚复用电路需要服务的模块。

输入管脚复用电路在芯片中的应用方法如图1所示，输入管脚复用电路的管脚分为三类，输入端口、输出端口、以及控制端口，输入管脚复用电路的输入端口分别与芯片输入信号端口连接，输入管脚复用电路的输出端口分别与各模块的输入端口连接，输入管脚复用电路的控制端口负责选择某一指定模块接收芯片的输入信号，下一时刻通过改变控制位，将有另一个模块接收芯片输入信号。从而在不同的时间，芯片输入信号可以分别传输至不同的模块，所以该芯片输入信号虽然需要传输至所有的模块，但是只需要一组输入管脚。

输出管脚复用电路在芯片中的应用方法如图2所示，输出管脚复用电路的管脚分为三类，输入端口、输出端口、以及控制端口，输出管脚复用电路的输入端口分别与各模块的输出端口连接，输出管脚复用电路的输出端口与芯片输出信号管脚连接，输出管脚复用电路的控制端口负责选择将某一指定模块的输出信号传递至芯片输出管脚，下一时刻通过改变控制位，另一个模块的输出信号传递至芯片输出管脚。从而不同模块的输出信号可以在不同的时间分别传递至芯片输出管脚，所以虽然所有模块的输出信号都需要传输至芯片输出管脚，但是该芯片只需要一组输出管脚。

因此，通过此管脚复用的方法，芯片中各个不同时工作的模块能够重复使用同一组管脚，提高了芯片管脚的使用率，最终减少管脚的数量并节约版图面积。

附图说明

图1、输入管脚复用电路示意图

图2、输出管脚复用电路示意图

图3、四模块输入管脚复用电路示意图

图4、四模块输出管脚复用电路示意图

图5、n模块输入管脚复用电路示意图

图6、n模块输出管脚复用电路示意图

有益效果

本发明有效的解决了芯片中管脚不能充分利用的问题，它使芯片中多个不同时工作的模块可以共享同一组管脚，这组管脚可以在不同的时间供给不同的工作模块使用，这样可以大大提高芯片中管脚的使用率，有效减少芯片中管脚的数量从而节约芯片的版图面积。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实例对本发明的内容进行详细描述。

根据上述管脚复用的方法，以一个拥有4个功能模块的芯片为例，加入的输入管脚复用电路和输出管脚复用电路分别如图3和图4所示，在此管脚复用电路中，需要两个控制位M1和M2完成对4个功能模块的选择。

输入管脚复用电路由4个与门构成，每个与门包括3个PMOS晶体管PM₁、PM₂、PM₃，3个NMOS晶体管NM₁、NM₂、NM₃，以及一个反相器。每个与门中，PM₁、PM₂和PM₃的源极连接电源电压，PM₁、PM₂和PM₃的漏极连接NM₁的漏极。NM₁的源极连接NM₂的漏极，NM₂的源极连接NM₃的漏极，NM₃的源极连接地。反相器的输入端连接NM₁的漏极，反相器的输出端作为输入管脚复用电路的输出端，输入管脚复用电路的输出端分别连接某一对应模块的输入端，PM₁和NM₁的栅极作为输入管脚复用电路的输入端，输入管脚复用电路的输入端连接芯片输入信号端，PM₂和NM₂的栅极，以及PM₃和NM₃的栅极作为控制端。如图3所示，1号与门中，PM₂和NM₂的栅极连接控制信号

PM₃和NM₃的栅极连接控制信号

2号与门中，PM₂和NM₂的栅极连接控制信号

PM₃和NM₃的栅极连接控制信号M2，3号与门中，PM₂和NM₂的栅极连接控制信号M1，PM₃和NM₃的栅极连接控制信号4号与门中，PM₂和NM₂的栅极连接控制信号M1，PM₃和NM₃的栅极连接控制信号M2。

在输入管脚复用电路中，当M1=0和M2=0时，第1个与门的NM₂和NM₃导通，PM₂和PM₃截止，其余3个与门的NM₂和NM₃至少有一个截止，PM₂和PM₃至少有一个导通。所以当芯片输入信号为1时，NM₁导通，PM₁截止，模块1输入端为1，模块2至模块4输入端为0；当芯片输入信号为0时，NM₁截止，PM₁导通，模块1输入端为0，模块2至模块4输入端依然为0。因此当M₁=0和M₂=0时,模块1的输入端将接收到芯片的输入信号，其余模块输入端被置0。同理，当M₁=0和M₂=1时，模块2输入端将接收到芯片的输入信号，其余模块输入端被置0。当M₁=1和M₂=0时，模块3输入端将接收到芯片的输入信号，其余模块输入端被置0。当M₁=1和M₂=1时，模块4输入端将接收到芯片的输入信号，其余模块输入端被置0。所以通过加入输入管脚复用电路的方法，芯片的输入信号可以传输至芯片某一指定模块，并通过改变控制位的输入信号，在下一时刻传输至另一模块。避免出现1个芯片输入信号需要4个输入管脚的情况，节省了管脚数量和版图面积。

输出管脚复用电路由12个PMOS晶体管、12个NMOS晶体管和一个反相器构成，PM¹ ₁、PM¹ ₂、PM¹ ₃的源极连接电源电压，PM¹ ₁、PM¹ ₂、PM¹ ₃的漏极连接PM² ₁、PM² ₂、PM² ₃的源极，PM² ₁、PM² ₂、PM² ₃的漏极连接PM³ ₁、PM³ ₂、PM³ ₃的源极，PM³ ₁、PM³ ₂、PM³ ₃的漏极连接PM⁴ ₁、PM⁴ ₂、PM⁴ ₃的源极，PM⁴ ₁、PM⁴ ₂、PM⁴ ₃的漏极连接NM¹ ₃、NM² ₃、NM³ ₃、NM⁴ ₃的漏极。NM¹ ₃的源极连接NM¹ ₂的漏极，NM¹ ₂的源极连接NM¹ ₁的漏极，NM² ₃的源极连接NM² ₂的漏极，NM² ₂的源极连接NM² ₁的漏极，NM³ ₃的源极连接NM³ ₂的漏极，NM³ ₂的源极连接NM³ ₁的漏极，NM⁴ ₃的源极连接NM⁴ ₂的漏极，NM⁴ ₂的源极连接NM⁴ ₁的漏极。NM¹ ₁、NM² ₁、NM³ ₁、NM⁴ ₁的源极连接地。反相器的输入端连接PM⁴ ₁、PM⁴ ₂、PM⁴ ₃的漏极，反相器的输出端作为输出管脚复用电路的输出端，输出管脚复用电路的输出端连接芯片输出信号端。输出管脚复用电路共有四路输入，分别为：NM¹ ₁和PM¹ ₁的栅极连接模块1的输出端，NM² ₁和PM² ₁的栅极连接模块2的输出端，NM³ ₁和PM³ ₁的栅极连接模块3的输出端，NM⁴ ₁和PM⁴ ₁的栅极连接模块4的输出端，其余晶体管的栅极作为输出管脚复用电路的控制端。

在输出管脚复用电路中，当M1=0和M2=0时，PM¹ ₂、PM¹ ₃、PM² ₃、PM³ ₂以及NM³ ₃、NM⁴ ₃、NM² ₂、NM⁴ ₂截止，PM² ₂、PM³ ₃、PM⁴ ₂、PM⁴ ₃以及NM¹ ₃、NM² ₃、NM¹ ₂、NM³ ₂导通。所以当模块1输出端为0时，PM¹ ₁导通，NM¹ ₁截止，芯片输出端置0；当模块1输出端为1时，PM¹ ₁截止，NM¹ ₁导通，芯片输出端置1。同理，当M1=0和M2=1时，模块2的输出信号将传输至芯片输出管脚。当M1=1和M2=0时，模块3的输出信号将传输至芯片输出管脚。当M1=1和M2=1时，模块4的输出信号将传输至芯片输出管脚。所以，通过加入输出管脚复用电路的方法，某一个模块的输出信号可以传输至芯片输出管脚，并且通过改变控制位输入信号，在下一时刻另一模块的输出信号将传输至芯片输出管脚。避免出现1个芯片输入信号需要4个输出管脚的情况，节省了管脚数量和版图面积。

下面在拥有n个模块的芯片中应用此管脚复用方法，其中输入管脚复用电路和输出管脚复用电路分别如图5和图6所示。输入管脚复用电路由n个与门构成，每个与门包括m+1个PMOS晶体管PM₁至PM_m+1和m+1个NMOS晶体管NM₁至NM_m+1，以及一个反相器，其中m为芯片中n个模块所需要的最少控制位数量，即m的取值为使2^m≥n成立的最小整数。每个与门中，PM₁至PM_m+1的源极连接电源电压，PM₁至PM_m+1的漏极连接NM₁的漏极，NM₁的源极连接NM₂的漏极，直到NM_m的源极连接NM_m+1的漏极，NM_m+1的源极连接地，反相器的输入端连接NM₁的漏极，反相器的输出端作为输入管脚复用电路的输出端，输入管脚复用电路的输出端分别连接某一对应模块的输入端，PM₁和NM₁的栅极作为输入管脚复用电路的输入端，输入管脚复用电路的输入端连接芯片输入信号端。PM₂和NM₂的栅极至PM_m+1和NM_m+1的栅极作为控制端，PM₂和NM₂的栅极连接控制位1，PM₃和NM₃的栅极连接控制位2，直到PM_m+1和NM_m+1的栅极连接控制位m。

输出管脚复用电路由n×（m+1）个PMOS晶体管和n×（m+1）个NMOS晶体管以及一个反相器构成，其中m为芯片中n个模块所需要的最少控制位数量，即m的取值为使2^m≥n成立的最小整数。PM¹ ₁至PM¹ _m+1的源极连接电源电压，PM¹ ₁至PM¹ _m+1的漏极连接PM² ₁至PM² _m+1的源极，直到PM^n-1 ₁至PM^n-1 _m+1的漏极连接PMⁿ ₁至PMⁿ _m+1的源极，PMⁿ ₁至PMⁿ _m+1的漏极连接NM¹ _m+1至NMⁿ _m+1的漏极。NM¹ _m+1的源极连接NM¹ _m的漏极直到NM¹ ₂的源极连接NM¹ ₁的漏极，NM² _m+1至NM² ₁直到NMⁿ _m+1至NMⁿ ₁用同样的方法连接，NM¹ ₁至NMⁿ ₁的源极连接地。反相器的输入端连接PMⁿ ₁至PMⁿ _m+1的漏极，反相器的输出端作为输出管脚复用电路的输出端，输出管脚复用电路的输出端连接芯片输出信号端。输出管脚复用电路共有n路输入，分别为：NM¹ ₁和PM¹ ₁的栅极连接模块1输出端，NM² ₁和PM² ₁的栅极连接模块2输出端，直至NMⁿ ₁和PMⁿ ₁的栅极连接模块n输出端，其余晶体管的栅极作为输出管脚复用电路的控制端，即PM¹ ₂至PMⁿ ₂以及NM¹ ₂至NMⁿ ₂的栅极接控制位1，直至PM¹ _m+1至PMⁿ _m+1以及NM¹ _m+1至NMⁿ _m+1的栅极接控制位m。

Claims (2)

1.一种用于提高管脚使用率的管脚复用方法，其特征在于：芯片中加入两种管脚复用电路，分别为输入管脚复用电路和输出管脚复用电路，输入管脚复用电路的端口分为三类，输入端口、输出端口、以及控制端口，输入管脚复用电路的输入端口与芯片输入信号端口连接，输入管脚复用电路的输出端口分别与芯片中各模块的输入端连接，输入管脚复用电路的控制端口负责选择某一指定模块接收芯片的输入信号，下一时刻通过改变控制位，将有另一个模块接收芯片输入信号；输出管脚复用电路的端口分为三类，输入端口、输出端口、以及控制端口，输出管脚复用电路的输入端分别与芯片中各模块的输出端连接，输出管脚复用电路的输出端口与芯片输出信号管脚连接，输出管脚复用电路的控制端口负责选择将某一指定模块的输出信号传递至芯片输出管脚，下一时刻通过改变控制位，另一个模块的输出信号传递至芯片输出管脚。

2.一种用于提高管脚使用率的管脚复用电路，其特征在于：包括输入管脚复用电路和输出管脚复用电路。所述的输入管脚复用电路由n个与门构成，每个与门包括m+1个PMOS晶体管PM₁至PM_m+1和m+1个NMOS晶体管NM₁至NM_m+1，以及一个反相器，其中m为芯片中n个模块所需要的最少控制位数量。每个与门中，PM₁至PM_m+1的源极连接电源电压，PM₁至PM_m+1的漏极连接NM₁的漏极，NM₁的源极连接NM₂的漏极，直到NM_m的源极连接NM_m+1的漏极，NM_m+1的源极连接地，反相器的输入端连接NM₁的漏极，反相器的输出端作为输入管脚复用电路的输出端，输入管脚复用电路的输出端连接芯片内部某一对应模块的输入端，PM₁和NM₁的栅极作为输入管脚复用电路的输入端，输入管脚复用电路的输入端连接芯片输入信号端，PM₂和NM₂的栅极至PM_m+1和NM_m+1的栅极作为控制端，PM₂和NM₂的栅极连接控制位1，PM₃和NM₃的栅极连接控制位2，直到PM_m+1和NM_m+1的栅极连接控制位m。

输出管脚复用电路由n×（m+1）个PMOS晶体管和n×（m+1）个NMOS晶体管以及一个反相器构成，其中m为芯片中n个模块所需要的最少控制位数量。PM¹ ₁至PM¹ _m+1的源极连接电源电压，PM¹ ₁至PM¹ _m+1的漏极连接PM² ₁至PM² _m+1的源极，直到PM^n-1 ₁至PM^n-1 _m+1的漏极连接PMⁿ ₁至PMⁿ _m+1的源极，PMⁿ ₁至PMⁿ _m+1的漏极连接NM¹ _m+1至NMⁿ _m+1的漏极，NM¹ _m+1的源极连接NM¹ _m的漏极直到NM¹ ₂的源极连接NM¹ ₁的漏极，NM² _m+1至NM² ₁直到NMⁿ _m+1至NMⁿ ₁用同样的方法连接，NM¹ ₁至NMⁿ ₁的源极连接地，反相器的输入端连接PMⁿ ₁至PMⁿ _m+1的漏极，反相器的输出端做为输出管脚复用电路的输出端，输出管脚复用电路的输出端连接芯片输出信号端。输出管脚复用电路共有n路输入，分别为：NM¹ ₁和PM¹ ₁的栅极连接芯片内部模块1的输出端，NM² ₁和PM² ₁的栅极连接芯片内部模块2的输出端，直至NMⁿ ₁和PMⁿ ₁的栅极连接芯片内部模块n的输出端，PM¹ ₂至PMⁿ ₂以及NM¹ ₂至NMⁿ ₂的栅极接控制位1，直至PM¹ _m+1至PMⁿ _m+1以及NM¹ _m+1至NMⁿ _m+1的栅极接控制位m。

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