CN203950020U - 测试芯片管脚连通性的电路 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000012546 transfer Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
本实用新型公开了一种测试芯片管脚连通性的电路，其包括逻辑门子电路、选择子电路、N个输入管脚及M个输出管脚，N、M为大于或等于2的自然数，各个输入管脚均与逻辑门子电路连接，当外部激励输入至各个输入管脚时，各个输入管脚将外部激励输入至逻辑门子电路，当外部激励发生变化时，逻辑子电路的输出信号随着相应变化，选择子电路的输入端分别和逻辑门子电路的输出端及芯片本体连接，选择子电路的输出端与各个输出管脚连接，选择子电路选择逻辑子电路的输出信号输出至各个输出管脚。本实用新型的测试芯片管脚连通性的电路，结构简单，节省了芯片面积和制造成本，可快速地实现对芯片管脚连通性的测试，外部测试环境也得以简化，减小了测试成本。
Description
技术领域
本实用新型涉及芯片测试领域，更具体地涉及一种测试芯片管脚连通性的电路。
背景技术
目前，常用的芯片管脚连通性测试的测试方式是在芯片内增加JTAG(JointTest Action Group，联合测试工作组)控制。外部测试环境通过JTAG接口与JTAG控制器通讯，进而控制各个芯片管脚的极性、状态。从而，外部器件只需检测各管脚状态，即可确定芯片管脚的连通是否存在问题。
但是通过上述测试方式，仅为了测试芯片管脚的连通性就需要在芯片中增加JTAG接口和JTAG控制器，不仅增加了芯片的面积及芯片的制造成本，另外，为了测试，外部测试环境也必须配备JTAG接口环境，操作更加麻烦。
因此，有必要提供一种改进的测试芯片管脚连通性的电路来克服上述缺陷。
实用新型内容
本实用新型的目的是提供一种测试芯片管脚连通性的电路，结构简单，节省了芯片面积和制造成本，可快速地实现对芯片管脚连通性的测试，外部测试环境也得以简化，减小了测试成本。
为实现上述目的，本实用新型提供一种测试芯片管脚连通性的电路，其包括逻辑门子电路、选择子电路、N个输入管脚及M个输出管脚，N、M为大于或等于2的自然数，各个所述输入管脚均与所述逻辑门子电路连接，当外部激励输入至各个所述输入管脚时，各个所述输入管脚将外部激励输入至所述逻辑门子电路，当外部激励发生变化时，所述逻辑子电路的输出信号随着相应变化，所述选择子电路的输入端分别和所述逻辑门子电路的输出端及芯片本体连接，所述选择子电路的输出端与各个所述输出管脚连接，所述选择子电路选择所述逻辑子电路的输出信号输出至各个所述输出管脚。
较佳地，所述选择子电路包括M个选择器，每个所述选择器的输入端分别和所述逻辑门子电路的输出端及芯片本体连接，每个所述选择器的输出端与对应的输出管脚连接。
较佳地，所述逻辑门子电路包括至少两个逻辑门器件。
较佳地，所述逻辑门子电路包括N-1个异或门，所述第一个输入管脚及第二个输入管脚均与所述第一个异或门的输入端连接，所述第一个异或门的输出端及所述第三个输入管脚均与所述第二个异或门的输入端连接，且所述第i个异或门的输出端及第i+2个输入管脚与所述第i+1个异或门的输入端连接，i∈(2，N-2)，所述第N-2个异或门的输出端及第N个输入管脚与所述第N-1个异或门的输入端连接，所述第N-1个异或门的输出端与各个所述选择器的输入端连接。
与现有技术相比，本实用新型的测试芯片管脚连通性的电路，由于外部激励发生变化时，所述逻辑子电路的输出信号随着相应变化，从而通过对比所述逻辑子电路输出信号与外部激励的变化是否相同，即可判断芯片输入管脚的连通性是否正常；而所述选择子电路直接将所述逻辑子电路的输出信号输入至芯片的输出管脚，因此，通过对比所述逻辑子电路输出信号与各输出管脚输出信号是否一致，即可判断芯片输出管脚的连通性是否正常。因此，本实用新型的测试芯片管脚连通性的电路，结构简单，节省了芯片面积和制造成本，可快速地实现对芯片管脚连通性的测试，外部测试环境也得以简化，减小了测试成本。
通过以下的描述并结合附图，本实用新型将变得更加清晰，这些附图用于解释本实用新型。
附图说明
图1为本实用新型测试芯片管脚连通性的电路的结构框图。
图2为本实用新型测试芯片管脚连通性的电路一个实施例结构框图。
具体实施方式
现在参考附图描述本实用新型的实施例，附图中类似的元件标号代表类似的元件。如上所述，本实用新型提供了一种测试芯片管脚连通性的电路，结构简单，节省了芯片面积和制造成本，外部测试环境也得以简化，减小了测试成本。
请参考图1，图1为本实用新型测试芯片管脚连通性的电路的结构框图。如图所示，本实用新型的测试芯片管脚连通性的电路包括逻辑门子电路、选择子电路、N个输入管脚(in1、in21、in3……in(N))及M个输出管脚(out1、out2、out3……out(M))，且N、M均为大于或等于2的自然数。各个所述输入管脚(in1、in21、in3……in(N))均与所述逻辑门子电路连接，当外部激励输入至各个所述输入管脚(in1、in21、in3……in(N))时，各个所述输入管脚(in1、in21、in3……in(N))将外部激励输入至所述逻辑门子电路；且通过具体的逻辑门子电路组合设计使得所述逻辑门子电路的输入信号与输出信号同步变化，从而，在本实用新型中，若各个所述输入管脚(in1、in21、in3……in(N))的连通性正常时，当外部激励发生变化时，所述逻辑门子电路的输出信号随着相应变化，因此通过对比所述逻辑门子电路的输出信号与输入激励的变化即可判断各个所述输入管脚(in1、in21、in3……in(N))的连通性是否正常；所述选择子电路的输入端分别和所述逻辑门子电路的输出端及芯片本体连接，所述选择子电路的输出端与各个所述输出管脚(out1、out2、out3……out(M))连接，所述选择子电路选择所述逻辑子电路的输出信号输出至各个所述输出管脚(out1、out2、out3……out(M))，也即在测试过程中，所述选择子电路仅选择所述逻辑门子电路的输出信号传输至各个所述输出管脚(out1、out2、out3……out(M))，从而各个所述输出管脚(out1、out2、out3……out(M))的输出信号仅与所述逻辑门子电路的输出信号有关，与所述芯片本体无关，因此，当各个所述输出管脚(out1、out2、out3……out(M))的连通性正常时，各个所述输出管脚(out1、out2、out3……out(M))输出的信号与所述逻辑门子电路的输出同步变化，从而判断所述逻辑门子电路的输出信号与各个所述输出管脚(out1、out2、out3……out(M))的输出信号是否同步变化即可判断各个所述输出管脚(out1、out2、out3……out(M))的连通性是否正常。
具体地，在本实用新型中，所述选择子电路包括M个选择器(ch1、ch21、ch3……ch(M))，每个所述选择器的输入端分别和所述逻辑门子电路的输出端及芯片本体连接，每个所述选择器的输出端与对应的输出管脚连接，即选择器ch1的输出端和输出管脚out1连接，选择器ch2的输出端和输出管脚out2连接，选择器ch(j)的输出端和输出管脚out(j)连接，j∈(1，M)，选择器ch(M)的输出端和输出管脚out(M)连接，从而所述选择器(ch1、ch21、ch3……ch(M))与输出管脚(out1、out2、out3……out(M))一一对应连接，从而各个所述选择器(ch1、ch21、ch3……ch(M))将所述逻辑门子电路输出的信号一一对应传输至所述输出管脚(out1、out2、out3……out(M))。且在本实用新型中，所述逻辑门子电路包括至少两个逻辑门器件，在实际应用中，逻辑门器件的具体数量可根据所述输入管脚(in1、in21、in3……in(N))的具体数量及具体逻辑门器件的类型而确定，使得所述逻辑门子电路的输出信号反应输入激励的变化即可。
请再结合参考图2，描述本实用新型的一个具体实施例。在本实施例中，所述逻辑门子电路包括N-1个异或门(xor1、xor2、xor3……xor(N-1))，所述第一个输入管脚in1及第二个输入管脚in2均与所述第一个异或门xor1的输入端连接，所述第一个异或门xor1的输出端及所述第三个输入管脚in3均与所述第二个异或门xor2的输入端连接，且所述第i个异或门xor(i)的输出端及第i+2个输入管脚in(i+2)与所述第i+1个异或门xor(i+1)的输入端连接，i∈(2，N-2)所述第N-2个异或门xor(N-2)的输出端及第N个输入管脚in(N)与所述第N-1个异或门xor(N-1)的输入端连接，所述第N-1个异或门xor(N-1)的输出端与各个所述选择器(ch1、ch21、ch3……ch(M))的输入端连接。例如，当N为3时，M取值任意，外部激励初始状态为111时，所述异或门xor2的输出为1，各个所述选择器(ch1、ch21、ch3……ch(M))选择所述异或门xor2的输出对应输入至各个所述输出管脚(out1、out2、out3……out(M))，从而各个所述输出管脚(out1、out2、out3……out(M))的输出均为1；若芯片的各个输入管脚与输出管脚的连通性都正常时，当外部激励变化为011，所述异或门xor2的输出为0，各所述输出管脚(out1、out2、out3……out(M))的输出均为0，若芯片的输入管脚与输出管脚的连通性不正常时，则此时，所述异或门xor2的输出不确定，各所述输出管脚(out1、out2、out3……out(M))的输出也不全为0；因此通过对比外部激励变化与逻辑门子电路输出信号变化的一致与否即可快速判断所述芯片输入管脚的连通性是否正常，相应地，通过对比逻辑门子电路输出信号变化与输出管脚输出信号变化的一致与否即可判断所述芯片输出管脚的连通性是否正常。
以上结合最佳实施例对本实用新型进行了描述，但本实用新型并不局限于以上揭示的实施例，而应当涵盖各种根据本实用新型的本质进行的修改、等效组合。
Claims (4)
1.一种测试芯片管脚连通性的电路，其特征在于，包括逻辑门子电路、选择子电路、N个输入管脚及M个输出管脚，N、M为大于或等于2的自然数，各个所述输入管脚均与所述逻辑门子电路连接，当外部激励输入至各个所述输入管脚时，各个所述输入管脚将外部激励输入至所述逻辑门子电路，当外部激励发生变化时，所述逻辑子电路的输出信号随着相应变化，所述选择子电路的输入端分别和所述逻辑门子电路的输出端及芯片本体连接，所述选择子电路的输出端与各个所述输出管脚连接，所述选择子电路选择所述逻辑子电路的输出信号输出至各个所述输出管脚。
2.如权利要求1所述的测试芯片管脚连通性的电路，其特征在于，所述选择子电路包括M个选择器，每个所述选择器的输入端分别和所述逻辑门子电路的输出端及芯片本体连接，每个所述选择器的输出端与对应的输出管脚连接。
3.如权利要求2所述的芯片管脚连通性测试电路，其特征在于，所述逻辑门子电路包括至少两个逻辑门器件。
4.如权利要求3所述的测试芯片管脚连通性的电路，其特征在于，所述逻辑门子电路包括N-1个异或门，所述第一个输入管脚及第二个输入管脚均与所述第一个异或门的输入端连接，所述第一个异或门的输出端及所述第三个输入管脚均与所述第二个异或门的输入端连接，且所述第i个异或门的输出端及第i+2个输入管脚与所述第i+1个异或门的输入端连接，i∈(2，N-2)，所述第N-2个异或门的输出端及第N个输入管脚与所述第N-1个异或门的输入端连接，所述第N-1个异或门的输出端与各个所述选择器的输入端连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201420378451.4U CN203950020U (zh) | 2014-07-09 | 2014-07-09 | 测试芯片管脚连通性的电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201420378451.4U CN203950020U (zh) | 2014-07-09 | 2014-07-09 | 测试芯片管脚连通性的电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN203950020U true CN203950020U (zh) | 2014-11-19 |
Family
ID=51892048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201420378451.4U Expired - Lifetime CN203950020U (zh) | 2014-07-09 | 2014-07-09 | 测试芯片管脚连通性的电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN203950020U (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104090226A (zh) * | 2014-07-09 | 2014-10-08 | 四川和芯微电子股份有限公司 | 测试芯片管脚连通性的电路 |
| CN109669894A (zh) * | 2018-12-21 | 2019-04-23 | 天津国芯科技有限公司 | 一种可减少芯片封装管脚的通用异步收发装置 |
| CN110118921A (zh) * | 2018-02-07 | 2019-08-13 | 龙芯中科技术有限公司 | 集成电路输入端测试装置及集成电路 |
-
2014
- 2014-07-09 CN CN201420378451.4U patent/CN203950020U/zh not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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