CN1327510C - 单供电电平变换器 - Google Patents

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Abstract

一种电平变换器用于接口两个由不同供电电压供电的电路，一种集成电路包括用于接口两个不同电压岛中电路的电平变换器。第一缓冲器通过虚供电源供电，并且接收来自较低电压电路的输入信号。第一缓冲器驱动由较高供电电压供电的第二缓冲器。第二缓冲器的输出将供电选择切换为选择地通过较高的供电电压或者被降低的供电电压到第一缓冲器。

Description

单供电电平变换器
技术领域
本发明涉及集成电路(IC)设计，更特别地，涉及最优化标准单元(cell)设计构型。
背景技术
半导体技术和芯片的制造进展导致芯片上时钟频率、单芯片上晶体管的数目以及单元片(die)自身尺寸稳定地增加，与之相伴的是芯片的供电电压和芯片特征尺寸降低。通常，当所有其他因素恒定时，一个给定的定时单元消耗的功率随着其中的切换频率线性地增加。因此，如果芯片供电电压不下降，那么芯片功率消耗便就会增加。无论是在芯片级别还是***级别，冷却和封装的成本都会作为芯片功率增加的自然结果而增加。对于电池寿命至关重要的低端***(例如手持、便携和可移动***)，净功率消耗减少是非常重要的，但是其获得必须不能使性能恶化到可接受的水平之下。
因此，功率消耗是设计极大规模电路(VLSI)，例如高性能微处理器，的主要设计考虑。特别地，功率需求增加与长电池寿命的低端设计目标背道而驰。因为芯片功率与供电电压(Vdd)的平方成正比，所以降低供电电压是减小功率消耗，无论是有效(active)功率还是备用(standy)(漏)功率，的一个最有效的方法，而随着工艺特征规模进入纳米(nm)尺寸范围，功率消耗成为越来越重要的一个问题。
尽管降低供电电压有利于减少功率消耗，但是降低Vdd会增加晶体管和门的延迟。因此，对于性能受限制的设计，供电电压不能够降得太低，而是通常由最定时关键路径(timing critical path)确定。然而，通常的情况是，芯片内大多数单元是定时非关键的(timingnon-critical)。如果适当地选择那些定时非关键单元，使之处于更低的供电电压，那么就可以显著地节省功率，而不会降低整体电路性能。因此，一种降低功率的方法是使用多个供电电压，每一个都供应不同的电路块或者电压岛。每个电压岛都在其最小的必需供电电压下工作。这需要电平变换器，至少用于接口较低的电压岛与较高的电压岛。传统的电平变换器是一个简单的反相器，位于差分放大器的输入端之间，并且需要两个供电源。
不幸的是，电平变换器会增加费用(overhead)，提高芯片功率，并且每一个都占据一定空间从而减小了其他电路可获得的区域。电平变换器的布置通常被限制在芯片位于较低和较高供电电压区域之间的岛边缘上。这使多供电电压电路的物理设计变得复杂，因为电平变换器只能够被物理地设置在有权使用两个供电源的区域内。此外，由于传统电平变换器电路的差分特性，电平变换器电路的功率消耗能够显著地补偿任何通过转换为多供电电压设计而可能实现的功率降低。另外，因为这些电平变换器会增加延迟，该附加的延迟会阻碍将一些电路切换为较低的供电电压，从而进一步补偿了可能实现的功率降低。此外，这些差分电平变换器与简单的缓冲器或者反相器相比，不容易适应其他的有可能进一步节省延迟和功率的逻辑功能。
因此，需要一种能够接口电压岛的电平变换器，其中每个电压岛都在不同的供电电压下工作并且能够在单一的供电电压下工作。
发明内容
本发明的一个目的是提供一种集成电路(IC)芯片设计；
本发明的另一个目的是降低IC芯片功率；
本发明的再一个目的是在多供电电压IC芯片设计中更灵活地设置第一供电电压的逻辑电路与其他供电电压的逻辑电路；
本发明的另一个目的是在多供电电压IC芯片设计中有效地接口低电压岛与高电压岛；
本发明的另一个目的是在多供电电压IC芯片设计中改良低电压岛到高电压岛的延迟；
本发明的另一个目的是降低电平变换器功率；
本发明的再一个目的是在多供电电压IC芯片设计中灵活地设置电平变换器。
本发明涉及一种电平变换器，其用于接口由不同供电电压供电的两个电路，还涉及集成电路，其包括用于接口位于两个不同电压岛中的电路的电平变换器。第一缓冲器由虚供电源(virtual supply)供电，并且接收来自较低电压电路的输入信号。第一缓冲器驱动第二缓冲器，第二缓冲器由较高的供电电压供电。第二缓冲器的输出切换一个供电选择，从而选择性地通过较高的供电电压或者降低的供电电压到第一缓冲器。
本发明提供一种集成电路，包括：多个电路行；至少一个低压岛，其位于所述多个电路行中的至少一个内，所述至少一个低压岛的每一个中的电路单元由低压(Vddl)供电，和至少一个高压岛，其位于所述多个电路行中的至少一个内，所述至少一个高压岛的每一个中的电路单元由高压(Vddh)供电，高压(Vddh)高于低压(Vddl)；和至少一个电平变换器，包括：
第一缓冲器，其接收来自所述至少一个低压岛的输入信号，所述第一缓冲器连接在一虚供电源(virtual supply)与一供电回路之间；第二缓冲器，其接收所述第一缓冲器的输出，并连接在高压(Vddh)与所述供电回路之间；和供电选择，其位于高压(Vddh)与所述虚供电源之间，所述供电选择接收所述第二缓冲器的输出，并响应来自所述第二缓冲器输出端的所述输出选择地通过高压(Vddh)或者被降低的供电电压到所述虚供电源线。
根据本发明的上述IC，其中所述第二缓冲器是一个反相器。
根据本发明的上述IC，其中所述供电选择是一个与至少一个二极管并联的供电开关，两者都连接在所述第一供电源与所述虚供电源之间。
根据本发明的上述IC，其中所述供电开关是由所述第二缓冲器的所述输出选通的场效应晶体管，且所述至少一个二极管是二极管连接的场效应晶体管。
根据本发明的上述IC，其中所述供电开关场效应晶体管是P型场效应晶体管，且所述至少一个二极管连接的场效应晶体管是N型场效应晶体管二极管。
根据本发明的上述IC，其中所述至少一个二极管连接的N型场效应晶体管是一对串联的N型场效应晶体管二极管。
根据本发明的上述IC，其中所述第二缓冲器是一个CMOS反相器。
根据本发明的上述IC，其中所述第一缓冲器是一个CMOS反相器。
根据本发明的上述IC，其中所述第一缓冲器是一个逻辑门。
根据本发明的上述IC，其中所述逻辑门是一个NAND门，其接收多个低压(Vddl)输入。
根据本发明的上述IC，其中所述CMOS反相器包括一个具有比所述电平变换器中其他N型场效应晶体管更高阈值的N型场效应晶体管。
根据本发明的上述IC，其中所述降低的供电电压低于低压(Vddl)。
附图说明
通过下面参考附图的本发明优选实施例的详细说明能够更好地理解前述以及其它的目的、方案和优点，其中：
图lA-B显示了简单优选实施例单供电电平变换器的实例；
图2显示了NAND/AND电平变换器的另一个实例；
图3A-C显示了性能比较结果和功率模拟结果，比较了优选实施例的变换器与先前技术的多供电差分电平变换器；
图4显示了根据本发明优选实施例形成的一般电压岛结构的实例；
图5显示了根据本发明优选实施例的、对具有快速定时闭合的低功率进行一般电压岛优化的方法流程图的实例。
具体实施方式
现在转到附图，更明确地讲，图1A-B显示了根据本发明优选实施例的简单单供电电平变换器100、100’的实例，其在输入端102接收低供电电压信号。基本上，在该实例中，每个电平变换器100、100’都是一对串联缓冲器(该实例中的反相器104和108)，其中第二反相器108的输出110切换输入反相器104的供电电压。每个输入反相器104都包括一对串联的补偿场效应晶体管(FET)，n型FET(NFET)112和p型FET(PFET)114。输入端102接收低电压信号并驱动NFET112和PFET 114的栅。第二反相器108还包括一对串联器件，NFET116和PFET 118，它们的漏极在输出端110相互连接。NFET 112和PFET 114的漏极彼此相连，形成了第一反相器104的输出端，其连接NFET 116和PFET 118的栅作为第二反相器108的输入端。
供电开关PFET 120被串联在高压供电源122和位于内部供电节点124上的输入反相器PFET 114的源之间。输出端110连接供电开关PFET 120的栅，使其选择性地开启和关闭。每个NFET 112和116的源都连接于供电回路或者地线，而PFET 118的源连接高压供电源122。在这些例子中，低供电电压通过电平变换器100、100’提供给124，其中电平变换器100、100’分别二极管连接(diode connected)(栅-漏)NFET 128，和串联二极管NFET 130、132，这些NFET连接在高压供电源122、开关PFET的源120以及输入反相器104之间。因此，跨越二极管连接(栅-漏)NFET 128或者串联二极管NFET 130、132的阈值压降向特定的输入反相器104提供虚低供电电压。
为了简化下面的说明，除非特别指出，否则逻辑单元和门的使用是可以互换的，且每一个都是标准单元设计的子电路。进一步，对于大多数单元，标准单元设计被看作具有相同的高度，也就是行高度。邻接的单元形成电路行。此外，典型的现代专用集成电路(ASIC)和芯片上***(SOC)的设计通常具有许多与标准单元混合的专有宏(macro)(本领域中称为知识产权(intellectual property)(IP)块)。电压岛可以是单个单元、IP块或者宏，或者具有相同供电电压的相同或相邻行单元的连续区域(下文称为高压供电源Vddh和低压供电源Vddl)。一个输出端或源驱动如下网络，即连接一个或多个输入端或接收器与源的网络，和连接低/高电压源与低/高电压接收器的低/高电压网络。此外，尽管本文参考两(2)个供电源进行说明，但这只是作为例子，并无限制。本领域技术人员能够容易地理解如何将2个供电源说明扩展为多个供电电压。
继续说明优选实施例的电平变换器100、100’。当输入端102低时，输出端110也低。开关PFET 120开启，向内部供电节点124提供高供电电压。当内部供电节点124处于高供电电压时，二极管连接NFET 128或者串联二极管NFET 130、132关闭，缓冲器104和108为高压缓冲器并向下一级提供全电平的输出。随着输入升高，反相器104开始切换，其依次切换反相器108。当输入端102高时，输出端110也高，从而开关PFET 120关闭，二极管连接NFET 128或者串联二极管NEFT 130、132开启，向内部供电节点124提供虚低供电电压(也就是，通过跨每个NFET二极管128、130、132的电压降从高供电电压降低的)。
通常，当输入端102的低压输入信号高时，PFET 114可能不关闭，至少会经历很大的亚阈值泄漏(subthreshold leakage)。然而，当内部供电节点124处于虚低供电电压时，PFET 114的栅-源电压(Vgs)被显著降低，亚阈值泄漏即使不被消除的话，也会显著降低。特别地，对于图1B的实例100’，第一反相器PFET 114的栅相对于其源(内部电压节点124)为正，从而进一步驱动PFET 114脱离其亚阈值泄漏范围。当输入再次切换为低时，基本上，这些实例的输出反相器108起半闩锁的作用，在高电压供应中切换，将输入拉高到输出反相器108，从而也避免那里出现泄漏。可选择地，为了防止/降低输出反相器108的额外亚阈值泄漏，如果可以实现的话，PFET 114和/或供电开关PFET 120可以是更高阈值的器件。类似地，NFET 128、130和132可以是高阈值器件。
应当注意，该虚低供电电压与提供给低供电电压单元的低供电电压可以相同，也可以不同。此外，尽管积极的比例缩放(scaling)能够显著地降低典型的高压供电源(例如从1.5V到1.2V)，但是标称器件阈值电压没有被显著缩放(scaled)，从而不能够防止或者至少使漏功率最小化。因此，有可能使由使用较低供电电压(例如1.1V)的电路产生的低压供电信号与优选实施例的电平变换器接口，而不产生显著的附加漏功率。此外，输出反相器108提供具有更好驱动的优选电平变换器，并且与对负载变化相对敏感的差分变换器相比，对输出负载的改变稳定。
图2显示了电平变换器的另一个实例140，其提供与本实例等价的逻辑功能，NAND或者AND。因此，在本实例中，NAND门是输入缓冲器142，而非输入反相器，其具有一对串联的NFET 144、146和相应的一对并联PFET 148、150。串联NFET 144和146被连接在供电回路126和NAND门输出端152之间。并联PFET 148、150被连接在NAND门输出端152和内部供电节点124之间。第二反相器108的输出端110是AND门输出端。可选择地，NAND门输出端152可以用作电平变换器输出端，用于驱动光负载，或性能所允许的其它情形。
图3A-C显示了图1A中的优选实施例反相器，例如100，与先前技术多供电差分电平变换器(未显示)的性能比较结果和功率模拟结果，它们都用相同的补偿绝缘栅FET技术加以制造。对于该实例中的比较结果，低压为1.2V，高压为1.5V；低压反相器(未显示)的输入端102和先前技术电平变换器的相应输入端驱动6飞法(6fF)负载；且每个都驱动一个50fF的负载。图3A显示，在分别由1.15V和1.2V的垂限164、166表示的低压工作范围下，先前技术电平变换器(曲线160)使用的功率大约是优选实施例电平变换器(曲线162)的两倍。应当注意，因为低电压供应越低，功率消耗降低越大；电平变换器在较低电压下的性能越好，该电平变换器实现的优点越多。因此，随着低电压电平向高压电平(1.5)增加，先前技术电平变换器(160)的延迟随之改善是无意义的，因为随着两个电压的会集，电平变换器的必要性会消失，也就是说，当供电电压相同时，不需要电平变换器。
因此，正如从图3A的实例能够进一步看出的，在所选的工作范围164、166之下能够实现更多的功率。此外，从图3B中漏功率与供电电压的比对来看，在相同的低压工作范围下，先前技术电平变换器(曲线170)泄漏的功率也大约是优选实施例电平变换器(曲线172)的再次一半。而且，从图3C中延迟与供电电压的比对来看，在相同的低压工作范围下，先前技术电平变换器(曲线180)比优选实施例电平变换器(曲线182)更慢(在164、166的整个范围内超过5％)，优选实施例的电平变换器显示出更均匀的整体延迟。因此，除了更加灵活且允许容易地放置在电路任何组群的任意位置之外，优选实施例电平变换器比先前技术电平探测器相比具有改良的延迟、总体功率和漏功率。
图4显示了用优选实施例电平变换器形成的一般电压岛结构200的例子，其中在宏和单元水平上指定不同的电压。这种电压指定的灵活性通过允许多个电压岛位于相同的电路行中为布局风格提供了更多的自由。而且，对于现有的布置，也就是，在通常的芯片设计和布置之后，能够以最小的干扰实现这种模式200。因此，在设计和布置了执行电路之后，该设计可以被修改，例如在可能的位置选择性地用较低的供电(Vddl)电路(空白)代替较高的供电(Vddh)电路(点画)，该说明可见例如美国专利系列No._(代理人案卷号No.YOR920030358US1)，标题为“多电压集成电路及其设计方法”(MULTIPLE VOLTAGE INTEGRATED CIRCUIT AND DESIGNMETHOD THEREFOR)，授予Anthony Correale Jr等(Correale I)，和/或美国专利系列No._(代理人案卷号No.YOR920030359US1)，标题为“电平变换器优化方法和程序产品”(METHOD ANDPROGRAM PRODUCT OF LEVEL CONVERTEROPTIMIZATION)，授予Anthony Correale Jr等(Correale II)，两篇同时申请，转让给本发明的受让人，并且本文引用其内容作为参考。因为在相邻Vddl岛202和Vddh岛204之间(取决于标准单元库)可能需要一些间隙，所以电压岛的最小或最大允许聚集尺寸或者数目可以由每个电路行，例如206，指定，这根据特殊的用户或者技术规范进行。见例如美国专利系列No.10/387,728(代理人卷号No.RPS9-2002-0253)，标题为“电压岛电路布置”(VOLTAGE ISLANDCIRCUIT PLACEMENT)，授予Anthony Correale Jr，其于2003年3月13日提出申请，转让给本发明的受让人，并且本文引用其内容作为参考。为了便于供电选路，供电刚性结构VDDL 208和VDDH 210与电压岛指定一起设计。优选实施例电平变换器212布置在需要的位置，例如在较高电压岛204内或者具有高电压逻辑214。
因此，优选实施例电平变换器便于非常灵活的精细增益双供电选路布局，其显著地降低了低和高电压栅布置的扰动。各100条的供电线208、210分别用于低和高电压供电。尽管在本实例中，供电线208、210被选择地指定为低和高电压，但是应当理解，对于由高和低电压栅的布置施加的特殊限制，可以选择任何合适的次序和间隔。此外，尽管如本实例所显示的，每个供电线208、210都经过行或轨道的整个长度，但是一个电压源，例如低压供电，的单个线能够存在于部分的轨道中，该轨道的其余部分被指定给另一个供电源，也就是高压供电源。这些垂直供电线208、210的每一个都在下一个较低的布线层与水平供电电压线相连，其依次供应电路各行和岛。因此，本供电选路布局灵活而精细增益的本质使得它非常容易群集高和低电压单元，而不干扰当前的布置或者其他单元。
图5显示了使用优选实施例的电平变换器，例如图1A中由Correale I和II详细说明的100，对具有快速定时闭合的低功率进行一般电压岛优化的方法流程图的实例。在步骤222开始，提供输入网络列表(netlist)说明和技术说明(例如工艺文件和定时限制)。在步骤224，使用具有Spice RC延迟的定时闭合工具(例如Synopsis公司生产的合适工具或者IBM公司生产的EinsTimer)确定在较高供电电压(Vddh)下用于基本布置和优化的整个电路/芯片的定时，也就是，确定整体布置和获得好的定时估计。然后，识别非关键单元并指定较低供电电压(Vddl)。如上面指出的，互连延迟能够主导深度(deep)亚微型电路的门延迟，因此对于不需要功率用于驱动大互连负载的轻负载电路，功率能够降低。因此，使用整体布置信息正确地识别关键与非关键单元，例如重负载与轻负载。然后，在步骤226，执行逻辑感知电压指定(logic aware voltage assignment)，为欠关键(lesscritical)电路，也就是宏、闩锁和/或单元，指定较低的供电电压。接着，在步骤228，***优选实施例的电平变换器，并对结果进行精炼和优化。在步骤230，在物理感知电压重指定步骤中除去孤立的(isolated)指定，例如用等价的低电压单元或者等价的功能电平变换器，例如图2的NAND/AND门140，代替在多输入端具有电平变换器的高电压供应单元。因为物理感知电压重指定可以为将先前指定为高电压的单元重指定为低电压单元创造机会，所以在步骤232中，检查该设计是否存在这种机会。如果发现了任何机会，则返回步骤226进行另一个设计，进一步进行优化，直到在步骤232中不再能够获得改进为止。最后，在步骤234，根据电压岛指定实现布置和供电选路模式，从而形成最终的高和低电压岛。结果，整个流程能够用合适的物理合成引擎236，例如来自Cadence Design System的选路工具严密地集成，从而例如应用任何必需的进一步的定时优化。
有利地，优选实施例电平变换器使电压岛模式避免了典型先前技术设计中存在的电压指定被不自然地限制和/或布置灵活性降低。特别对于典型的现代ASIC/SOC设计，其中同一电路行中的非关键区域分散布置于关键区域中，优选实施例电平变换器能够与关键区域设置在一起，同时欠关键区域能够被转变为更高效、更低供电源供应(和更低供电源消耗)单元。而且，即使当该电路结构不够灵活，从而不能够允许电路布置或者电压岛间隔尺寸足以满足苛刻的延迟限制或者满足这种限制引入的选路问题时，也能够实现这种布置。因此，进一步的优点是，优选实施例电平变换器有利于具有一般电压岛和具有非常精细布局间隔尺寸的电路和芯片设计。供电电压指定可以同时在宏和门水平上实现，给设计者提供了非常大的设计自由，并且提供了灵活得多的电压岛布局结构。进一步，这种设计可以无性能降低地获得。
尽管本发明根据优选实施例加以说明，但是本领域的技术人员会意识到，能够在附加权利要求的精神和范围内进行修改来实践本发明。

Claims (12)

1.一种集成电路，包括：
多个电路行；
至少一个低压岛，其位于所述多个电路行中的至少一个内，所述至少一个低压岛的每一个中的电路单元由低压(Vddl)供电，和
至少一个高压岛，其位于所述多个电路行中的至少一个内，所述至少一个高压岛的每一个中的电路单元由高压(Vddh)供电，高压(Vddh)高于低压(Vddl)；和
至少一个电平变换器，包括：
第一缓冲器，其接收来自所述至少一个低压岛的输入信号，所述第一缓冲器连接在一虚供电源(virtual supply)与一供电回路之间；
第二缓冲器，其接收所述第一缓冲器的输出，并连接在高压(Vddh)与所述供电回路之间；和
供电选择，其位于高压(Vddh)与所述虚供电源之间，所述供电选择接收所述第二缓冲器的输出，并响应来自所述第二缓冲器输出端的所述输出选择地通过高压(Vddh)或者被降低的供电电压到所述虚供电源线。
2.根据权利要求1的集成电路，其中所述第二缓冲器是一个反相器。
3.根据权利要求1的集成电路，其中所述供电选择是一个与至少一个二极管并联的供电开关，两者都连接在所述第一供电源与所述虚供电源之间。
4.根据权利要求3的集成电路，其中所述供电开关是由所述第二缓冲器的所述输出选通的场效应晶体管，且所述至少一个二极管是二极管连接的场效应晶体管。
5.根据权利要求4的集成电路，其中所述供电开关场效应晶体管是P型场效应晶体管，且所述至少一个二极管连接的场效应晶体管是N型场效应晶体管二极管。
6.根据权利要求5的集成电路，其中所述至少一个二极管连接的N型场效应晶体管是一对串联的N型场效应晶体管二极管。
7.根据权利要求5的集成电路，其中所述第二缓冲器是一个CMOS反相器。
8.根据权利要求7的集成电路，其中所述第一缓冲器是一个CMOS反相器。
9.根据权利要求7的集成电路，其中所述第一缓冲器是一个逻辑门。
10.根据权利要求7的集成电路，其中所述逻辑门是一个NAND门，其接收多个低压(Vddl)输入。
11.根据权利要求5的集成电路，其中所述CMOS反相器包括一个具有比所述电平变换器中其他N型场效应晶体管更高阈值的N型场效应晶体管。
12.根据权利要求1的集成电路，其中所述降低的供电电压低于低压(Vddl)。
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