CN110083196A - 基于分段网格的时钟分配方法及装置 - Google Patents

基于分段网格的时钟分配方法及装置 Download PDF

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Abstract

一种包括多个分段来分配时钟信号到逻辑门的分段网格。每个分段包括能够递送时钟信号到逻辑门的互相连接的导线。相同分段中所述互相连接的导线被短路在一起以及不同分段中的所述互相连接的导向不被短路。所述分段网格也包括连接到所述分段网格的输入分段的一个或多个接触点的时钟输入结构。所述分段网格也包括多组中继器驱动器来向所述时钟信号重新提供动力。不同组的中继器驱动器在不同分段中，以及各自分段中的每组中继器驱动器从相邻分段接收所述时钟信号。

Description

基于分段网格的时钟分配方法及装置
技术领域
本发明涉及一种时钟分配机制，特别地，本发明涉及一种基于分段网格(sectioned mesh)的时钟分配方法及装置。
背景技术
对高性能电子***日益增长的需求推动了对高速数字超大规模集成(Very LargeScale Integration，VLSI)芯片的需求。VLSI实施已在相互关联的两个方向上进行：更高的性能以及更高的密度(density)。通常来说，更高的性能需要更多的功率。功率消耗方面的增长伴随着严重的成本，包括但不限于：增加的故障率、膨胀的冷却***以及减少的芯片寿命。因此，功率消耗是改进现代高性能电子***的一个主要挑战。
大部分现代VLSI设计是时间控制的，也就是，VLSI芯片内逻辑门的操作根据时钟信号被同步来一起工作。这通常需要同步的门之间的时钟信号具有低偏斜(skew)。时钟偏斜可以表征分为局部偏斜(local skew)以及全局偏斜(global skew)。局部偏斜是单一时钟周期内在逻辑门之间具有时序路径(timing path)的逻辑门之间的时钟信号时序差(clock signal timing difference)。全局偏斜被定义为单一时钟周期内在逻辑门之间没有时序路径的两个逻辑门之间的时钟信号时序差。
只要门能够保持在时钟周期时间加局部偏斜(local skew)的极限内，时钟频率越快，性能越高。不幸的是，随着VLSI芯片密度的增加，生产这些VLSI芯片的工厂也引入了更多的变化到VLSI芯片中，其被称为是芯片变异性(On-Chip Variation，OCV)。由于OCV，时钟以及数据信号在统计上表现，意味着在一个芯片内，周期N的时钟信号在X微微秒(pico-second)内发生，在相同设计和工艺的另一个VLSI芯片中，可以是(X+变化)微微秒。在设计过程中，设计者将需要在VLSI芯片设计中加入额外的裕度(margin)来考虑OCV。因此对于VLSI时钟递送网络(Clock Delivery Network，CDN)，时钟分配点之间的低偏斜以及低OCV成为了高优先级的设计目标。存在用于维持时钟偏斜的各种方法，其中之一是具有横跨整个网格结构(mesh structure)的叶级时钟驱动器(clock driver)的时钟树(clock tree)，所有的叶级时钟驱动器的输出连接(也就是，短路)在一起。这一网格结构(其上所有时钟信号短路在一起)在此被称为传统时钟网格或传统网格。叶级时钟驱动器是到接收时钟信号的门的时钟分配点。
传统网格同时降低了局部偏斜以及OCV，通过使叶级时钟驱动器短路，传统网格能够平均这些叶级时钟驱动器之间的偏斜。
传统网格中的叶级时钟驱动器驱动整个导线网格以及在网格下的寄存器。传统的网格结构减少单个驱动器变化；然而，当时钟网格驱动大量负载时，需要更多的单个驱动器以维持时钟转换的正确电子性能。因此，时钟驱动器之间的短路电流(short-circuitcurrent)剧烈地增长。短路电流发生于时钟驱动器及其相邻驱动器在不同时间改变状态时。因为这些时钟驱动器的输出彼此连接，当一个驱动器的输出比相邻驱动器的输出拉升得更快时，电流将直接从驱动器的输出流入它相邻驱动器的输出引脚(pin)。如果这一驱动器的输出比它的相邻驱动器的输出拉升得慢，短路电路就会相反。不管怎样，设计者引入了更多的短路功率消耗来降低OCV。
因为现代VLSI在正常工作的同时只能支持有限的功率，峰值功率消耗有时是比短路功率更大的问题。现代同步VLSI的峰值功率通常发生在最大数目的晶体管在短时间内切换时。因为晶体管在它们的时钟信号激活后立即切换，峰值功率与全局偏斜高度相关。随着更紧密的(也就是更小的)全局偏斜，更大数目的晶体管一起切换的可能性更高，因此峰值功率消耗更高。峰值电流密度是全局偏斜的函数。
传统的时钟递送结构不能同时全部处理OCV、时钟偏斜、短路功率消耗以及峰值功率消耗等问题。因此，电路设计者有时被迫在更高的全芯片峰值功率消耗与更高的时钟速度之间选择。
发明内容
本发明提供了一种减少全芯片峰值功率同时保持低的局部偏斜的方法及对应的分段网格。
在一个实施例中，提供了分段网格来分配时钟信号。所述分段网格包括多个分段，每一分段包括能够递送所述时钟信号到逻辑门的互相连接的导线，相同分段中的所述互相连接的导线被短路在一起以及不同分段中的所述互相连接的导线不被短路。所述分段网格进一步包括连接到所述分段网格的输入分段的一个或多个接触点的时钟输入结构。所述分段网格进一步包括多组中继器驱动器来向所述时钟信号重新提供动力。不同组的中继器驱动器在不同分段中，并且各自分段中的每组中继器驱动器从相邻分段接收所述时钟信号。
在另一个实施例中，提供了由分段网格分配时钟信号的方法。所述方法包括在所述分段网格的输入分段的一个或多个接触点处，从时钟输入结构接收所述时钟信号。所述分段网格被拆分成所述输入分段以及多个分段，每一分段包括对应的一组中继器驱动器。所述方法进一步包括，在每一组中继器驱动器，从相邻分段接收所述时钟信号来向所述时钟信号重新提供动力。每一分段包括能够递送所述时钟信号到逻辑门的互相连接的导线。其中相同分段中所述互相连接的导线被短路在一起以及不同分段中所述互相连接的导向不被短路，因为不同分段经过驱动器而这些驱动器会造成时间延迟，所以不同分段中就有时间差而增加全局偏斜。
在结合附图阅读后续具体实施例的描述后，本发明的其他方面及特征对本领域技术人员将是显而易见的。
本发明通过增加时钟全局偏斜来减少峰值电流，保持低局部偏斜来保持不同逻辑门之间接收到信号的时间差在可允许阈值范围内。
附图说明
本发明以示例的方式而非限制性方式进行说明，在附图中相似的附图标记表示相似的元件。应该注意的是，本发明中对“一个”实施例的不同引用不一定是相同的实施例，以及这种引用意味着至少一个。此外，当结合一个实施例描述特定特征、结构或特性时，提出，无论是否明确描述，结合其他实施例实现这种特征、结构或特性在本领域技术人员的知识范围内。
图1示出了根据本发明第一实施例的分段网格。
图2示出了根据本发明第二实施例的分段网格。
图3示出了根据本发明第三实施例的分段网格。
图4示出了根据本发明第四实施例的分段网格。
图5示出了根据本发明第五实施例的分段网格。
图6示出了根据本发明第六实施例的分段网格。
图7示出了根据本发明第七实施例的分段网格。
图8示出了根据本发明一个实施例的时钟输入结构。
图9示出了根据本发明一个实施例的通过分段网格分配时钟信号的方法的流程图。
具体实施方式
在后续描述中，给出了许多具体细节，然而，应当理解的是，可以不需要这些具体的细节来实施本发明的实施例。换句话说，众所周知的电路、结构以及技术未以细节示出以避免混淆对这些描述的理解。然而，本领域技术人员将能够理解，可以在没有这些具体细节的情况下实施本发明。本领域的这些技术人员用所包括的描述，将能够无需过度实验就可以实施正确的功能。
本发明的实施例旨在降低时钟分配网络(CDN)所消耗的总功率以及集成电路(IC)芯片(如VLSI芯片)的峰值功率。CDN包括低功耗分段网格，其是包括多个分段的网格结构。分段网格改善了芯片变异性(OCV)以及局部时钟偏斜。由于网格结构使相同分段中的分段驱动器短路，每一分段中的OCV显著降低。此外，由于统计上减少相关变异性以及不相关变异性的平行驱动结构，相邻分段之间的OCV显著减少。
关于功率消耗，分段网格提供了分段之间任何负载失衡(load imbalance)的改进的阻尼(damping)，从而减少了总网格功率。因为每一分段的中继器驱动器在分段之间形成了屏障(barrier)，分段网格结构对相邻分段之间的负载失衡具有更高的容限(tolerance)。也就是说，因为驱动第二分段中的第二负载的第二组中继器驱动器形成了第二分段的屏障，驱动第一分段中的第一负载的第一组中继器驱动器的不受第二分段中的第二负载影响。此外，分段网格减少了每个中继器驱动器的RC曝光，因此每个中继器驱动器的输出负载远小于传统网格。
此外，因为时钟脉冲在略微不同的时间被递送到不同网格分段中的逻辑门，分段网格通过增加全局偏斜来减少芯片峰值功率。全局偏斜被定义为在单个时钟周期内在逻辑门之间没有时序路径的这些逻辑门之间的时钟信号时序差。考虑到时钟频率以及信号传输速度，分段网格中的全局偏斜可以被定义为中继器驱动器之间时序路径大于预定距离(如，500um)的两个中继器驱动器之间的时钟时序差(clock timing difference)。实际上，因为可以在相距超过给定距离的逻辑门之间使用延迟寄存器来维持同步，可以很好地容忍增加的全局偏斜。
分段网格中的局部偏斜小于传统时钟树并与传统网格相当，全局偏斜随着穿过两个或多个分段的两个位置之间的距离按比例逐渐增加。
此外，因为相比于传统网格结构，减少了短路在一起的中继器驱动器的数量(也就是，每一分段中中继器驱动器的数量)，分段网格减少了短路功率。中继器驱动器被短路到的其他中继器驱动器的越多，短路功率量增加的可能性越高。
因此，分段网格结构综合地处理时钟偏斜、OCV、芯片峰值功率以及短路功率。分段网格的功率消耗比传统网格小了一个数量级，并且小于由传统商业工具生成的时钟树。
在本发明的描述中，与输入到网格结构的时钟信号有关的术语“零偏斜”指由时钟源(例如，PLL)生成并经过相等路径长度到网格输入点的时钟信号。网格输入点也称为“接触点”。“零”指由IC芯片的工艺、电压以及温度(PVT)条件可能引入的可忽略的(如果有的话)偏斜量。
图1示出了根据本发明一个实施例的分段网格100的示意图。分段网格100包括水平导线以及垂直导线，其形成导线网格来覆盖(至少部分地)IC芯片以及在IC芯片上分配时钟信号。水平导线以及垂直导线之间的所有交叉点被连接(也就是被短路)。分段网格100从时钟输入结构110接收时钟输入，时钟输入结构100由互相连接的时钟驱动器(如图所示的黑色以及水平指向)所形成。在一个实施例中，时钟输入结构110有树结构(例如，平衡树结构)，其中每一树叶离树根的距离相等。图1的示例示出了连接到两个内部树节点的树根111，其连接到四个树叶112。树根111可以连接到时钟源111，例如PLL电路(未示出)。在树的每一个节点上，包括树根111、内部节点以及树叶112，是将时钟信号驱动到分段网格100的时钟驱动器。树叶112在多个接触点113形成与分段的接触。在树叶112的所有时钟驱动器(更具体地，接触点113)被短路到一起。因为时钟信号传输路径从树根111到每一树叶具有相同的长度，时钟输入结构110也称为零偏斜输入。后续参考图8提供关于时钟输入结构110的额外细节。
分段网格100包括多个分段，例如，输入分段、分段1、分段2、分段3以及分段4。每一分段的边界由一组中继器驱动器120标记，也称为分段驱动器(示出白色以及水平指向)。每一组中继器驱动器120对所接收的时钟信号重新提供动力以及将重新提供动力的时钟信号分配到其分段中的负载。每一分段中的中继器驱动器120通过其分段中的导线短路在一起来驱动它分段中的负载。不同分段中的中继器驱动器120不被短路在一起。一个分段中的中继器驱动器120不驱动另一分段中的负载。在图1中，多个分段(分段1和分段2，分段3和分段4)在水平方向上从输入分段的两侧延伸并且每一分段中的中继器驱动器在垂直方向对齐。所有互接的导线可用于递送时钟信号到逻辑门，相同分段中的互接的导线短路在一起以及不同分段中互相连接的导线不短路。
分段网格100也连接到多个叶驱动器130(示为黑色以及对角指向)。每一叶驱动器130是用于芯片上时钟控制电路元件的时钟分配点。叶驱动器130可以根据需要部署在任何分段中。由于相同分段中的叶驱动器的导线交叉点被短路，因此部署在相同分段中的多个叶驱动器之间具有基本为0的时钟偏斜。而非相邻分段中的叶驱动器的导线交叉点未被短路，多个叶驱动器之间的时钟偏斜根据距离按比例增加，因此，非相邻分段中的叶驱动器之间具有大于预定非0全局偏斜值的时钟偏斜。在一个实施例中，叶驱动器130可以连接到时钟门，其可以被断开以阻止连接电路接收时钟信号，并且可以被闭合以将电路连接到时钟信号。
由于每一分段仅占用芯片的一小部分，以及每一组中继器驱动器120仅负责驱动一个分段中的负载，相比于该组需要驱动整个芯片时，这些中继器驱动器120可以更小以及消耗更少的功率。因为在一个分段中的所有中继器驱动器120以及该分段中所有导线交叉点被短路，每一分段中的时钟偏斜是可以忽略的。中继器驱动器120在通过其的时钟信号中引入了延时。因此，分段网格100上两个点之间的分段越多，这两个点之间的全局延时越多。然而，如上所提到的，因为增加的全局偏斜，时钟峰值功率减少。因为每一分段中更少的中继器驱动器120被短路在一起，浪费了更少的短路功率，也减少了总功率消耗。
图2-7示出了分段网格的可选实施例。在图2-7的后续描述中，时钟输入结构110的位置被称为输入分段。其他分段(被称为“分段”)相对于在不同实施例中的输入分段具有不同的对齐以及朝向。图2-7中所有的分段网格具有与图1中分段网格100相同的低功率性能。所有互相连接的导线用于递送时钟信号到逻辑门。此外，相同分段中互相连接的导线被短路在一起以及不同分段中互相连接的导线不短路。
图2示出了相对于图1的分段网格100旋转90°的分段网格200。也就是，分段网格200的时钟输入结构110沿着水平方向位于网格结构的中间位置。分段在垂直方向上从输入分段的两侧延伸，并且每一分段中的中继器驱动器在水平方向上对齐。
图3示出了其沿着垂直方向在网格结构最右边界处连接到时钟输入结构110的分段网格300。分段在水平方向上仅从输入分段的一侧(左侧)延伸并且每一分段中的中继器驱动器在垂直方向上对齐。
图4示出了其沿着垂直方向在网格结构最左边界连接到时钟输入结构110的分段网格400。分段在水平方向上仅从输入分段的一侧(右侧)延伸并且每一分段中的中继器驱动器在垂直方向上对齐。
图5示出了其沿着水平方向在网格结构的顶边界连接到时钟输入结构110的分段网格500。分段在垂直方向上从仅输入分段的一侧(底侧)延伸并且每一分段中的中继器驱动器在水平方向上对齐。
图6示出了其沿着水平方向在网格结构的底边界连接到时钟输入结构110的分段网格600。分段在垂直方向上仅从输入分段的一侧(顶侧)延伸并且每一分段中的中继器驱动器在水平方向上对齐。
图7示出了在中心连接到输入结构710的分段网格700。分段网格700中的分段形成环形结构。类似于图1-6的实施例，时钟输入结构710的位置被称为输入分段。在图7中，每一分段的标签(例如，分段1、分段2以及分段3)指向各自分段的顶部周边(perimeter)。分段网格700中的分段从输入分段的周边径向向外延伸，以及外部分段(例如，分段2)中的中继器驱动器包围内部分段(例如，分段1)的周边。图7中示出的所有导线交叉点都连接(也就是，短路)。相同分段中的中继器驱动器被短路，以及不同分段中的中继器驱动器不被短路。
图8示出了根据本发明一个实施例的时钟输入结构110的3-D示意图。应当注意的是，3-D图是为了更清楚地示出和描述时钟输入结构110，并不表示IC芯片上时钟输入结构110的实际布局。图8中示出并在此处描述的相同概念适用于图7的时钟输入结构710。时钟输入结构110从树根111递送时钟信号到树叶112，以及更进一步递送到网格结构810。网格结构810可以是在图1-6中描述的任何分段网格。图8更清楚地示出了时钟输入结构110与分段网格810之间的接触点113在树叶112的输出处。图8还示出了由耦合到网格结构810的叶驱动器130所驱动的逻辑门150。相反，传统网格的树叶时钟驱动器驱动网格的整个负载；因此，相比于此处描述的任何分段网格中对应的元件，传统网格中每一树叶时钟驱动器的负载更高(例如，更大的驱动器)以及导线更宽(为了阻力更小)。更大的驱动器以及更宽的导线所消耗的功率更大。
此处所描述的分段网格可以由芯片设计者在设计时通过权衡各种设计约束或需求来配置。为了配置分段网格，芯片设计者可以通过改变分段元件的尺寸(例如，分段驱动器的尺寸、网格导线的尺寸和/或分段驱动器之间的距离)来改变一些分段的延时，以增加或减少全局偏斜以及局部偏斜。通过增加全局偏斜，减小了芯片峰值动态功率，以致芯片可以使用成本更低的封装以及其他支持***。然而，如果一些时序关键路径碰巧被全局偏斜增量命中，增加的全局偏斜可以使这些路径难以关闭。通过减小全局偏斜，芯片设计者可以通过增加峰值功率的成本来减少潜在的时序关键性(timing criticality)，即减少不满足时钟速度需求的时序路径的数量。因此，芯片设计者可以将一个设计元素与另一个设计元素交换来获得具有最佳特性的分段网格。
图9示出了根据本发明一个实施例的由分段网格分配时钟信号的方法900的流程图。该方法900可以由图1-7中任何分段网格及其任何变化执行。
方法900开始于步骤910，在分段网格的输入分段的一个或多个接触点处，分段网格从时钟输入结构接收时钟信号。更具体地，分段网格被分割成输入分段以及多个分段，以及每一分段包括多组中继器驱动器中的对应的一组中继器驱动器。在步骤920，每一组中继器驱动器从相邻分段接收时钟信号来向时钟信号重新提供动力。分段网格的每一分段包括互相连接的导线，其能够递送时钟信号到逻辑门，其中相同分段中互相连接的导线被短路在一起，以及不同分段中互相连接的导线不短路。
参考图1-7的示例性实施例描述图9流程图的操作。然而，应该理解的是，图9的流程图的操作可以由除了图1-7的实施例之外的本发明的实施例来执行，并且图1-7的实施例可以执行不同于参考该流程图所讨论的操作。虽然图9的流程图示出了由本发明某些实施例执行的操作的特定次序，应当理解的是，此次序是示例性的(例如，可替换的实施例可以以不同的次序执行操作、组合某些操作、同时执行某些操作等)。
虽然已经以几个实施例的方式描述了本发明，本领域技术人员将认识到，本发明不限于所描述的实施例，以及可以在所附权利要求的精神和范围内的修改以及替换来实施本发明。因此，描述被认为是说明性的而非限制性的。

Claims (20)

1.一种分配时钟信号的分段网格，其特征在于，包括：
多个分段，每一分段包括可用于递送所述时钟信号到逻辑门的互相连接的导线，其中相同分段中的所述互相连接的导线被短路在一起以及不同分段中的所述互相连接的导线不被短路；
时钟输入结构，所述时钟输入结构连接到所述分段网格的输入分段中的一个或多个接触点；以及
多组中继器驱动器，所述多组中继器驱动器向所述时钟信号重新提供动力，其中不同组的中继器驱动器位于不同分段中并且各自分段中的每组中继器驱动器从相邻分段接收所述时钟信号。
2.如权利要求1所述的分配时钟信号的分段网格，其特征在于，所述分段在水平方向上从所述输入分段的两侧延伸，并且每一分段中的所述中继器驱动器在垂直方向上对齐。
3.如权利要求1所述的分配时钟信号的分段网格，其特征在于，所述分段在垂直方向上从所述输入分段的两侧延伸，并且每一分段中的所述中继器驱动器在水平方向上对齐。
4.如权利要求1所述的分配时钟信号的分段网格，其特征在于，所述分段在水平方向上仅从所述输入分段的一侧延伸，并且每一分段中的所述中继器驱动器在垂直方向上对齐。
5.如权利要求1所述的分配时钟信号的分段网格，其特征在于，所述分段在垂直方向上仅从所述输入分段的一侧延伸，并且每一分段中的所述中继器驱动器在水平方向上对齐。
6.如权利要求1所述的分配时钟信号的分段网格，其特征在于，所述分段从所述输入分段的周边径向向外延伸，并且外部分段中的所述中继器驱动器围绕内部分段的周边。
7.如权利要求1所述的分配时钟信号的分段网格，其特征在于，所述时钟输入结构是从树根到每一树叶具有相等时间差的树结构，其中每一树叶递送所述时钟信号到所述多个连接点之一。
8.如权利要求1所述的分配时钟信号的分段网格，其特征在于，每组中继器驱动器在两个不同分段之间形成屏障来向从一个分段通过另一个分段的所述时钟信号重新提供动力。
9.如权利要求1所述的分配时钟信号的分段网格，其特征在于，进一步包括多个时钟分配点来从所述互相连接的导线递送所述时钟信号到所述逻辑门，其中连接到相同分段的所述多个时钟分配点之间具有基本为零的时钟偏斜。
10.如权利要求1所述的分配时钟信号的分段网格，其特征在于，两个非相邻分段中的两个时钟分配点之间具有大于预定非零全局偏斜值的时钟偏斜。
11.一种由分段网格分配时钟信号的方法，其特征在于，所述方法包括：
在所述分段网格的输入分段的一个或多个接触点处，从时钟输入结构接收所述时钟信号，其中所述分段网格被拆分成所述输入分段以及多个分段，每一分段包括多组中继器驱动器中对应的一组；
在每一组中继器驱动器，从相邻分段接收所述时钟信号来向所述时钟信号重新提供动力；
其中每一分段包括能够递送所述时钟信号到逻辑门的互相连接的导线；
其中相同分段中所述互相连接的导线被短路在一起以及不同分段中所述互相连接的导线不被短路。
12.如权利要求11所述的由分段网格分配时钟信号的方法，其特征在于，所述多个分段在水平方向上从所述输入分段的两侧延伸，并且每一分段中的所述中继器驱动器在垂直方向上对齐。
13.如权利要求11所述的由分段网格分配时钟信号的方法，其特征在于，所述分段在垂直方向上从所述输入分段的两侧延伸，并且每一分段中所述中继器驱动器在水平方向上对齐。
14.如权利要求11所述的由分段网格分配时钟信号的方法，其特征在于，所述分段在水平方向上仅从所述输入分段的一侧延伸，并且每一分段中的所述中继器驱动器在垂直方向上对齐。
15.如权利要求11所述的由分段网格分配时钟信号的方法，其特征在于，所述分段在垂直方向上仅从所述输入分段的一侧延伸，并且每一分段中的所述中继器驱动器在水平方向上对齐。
16.如权利要求11所述的由分段网格分配时钟信号的方法，其特征在于，所述分段从所述输入分段的周边径向向外延伸，并且外部分段中所述中继器驱动器围绕内部分段的周边。
17.如权利要求11所述的由分段网格分配时钟信号的方法，其特征在于，所述时钟输入结构是从树根到每一树叶具有相等时间差的树结构，其中每一树叶将所述时钟信号递送到所述多个接触点之一。
18.如权利要求11所述的由分段网格分配时钟信号的方法，其特征在于，每一组中继器驱动器在两个分段之间形成屏障来向从一个分段穿过另一个分段的所述时钟信号重新提供动力。
19.如权利要求11所述的由分段网格分配时钟信号的方法，其特征在于，相同分段中的两个时钟分配点之间具有基本为零的时钟偏斜。
20.如权利要求11所述的由分段网格分配时钟信号的方法，其特征在于，两个非相邻分段中的两个时钟分配点之间具有大于预定非零全局偏斜值的时钟偏斜。
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