CN103178054A - 包括堆叠半导体芯片和再分布层的半导体封装件 - Google Patents

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semiconductor
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田成勋
金慧真
安相镐
金敬万
李硕灿
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/491—Disposition
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    • H01L2224/49177—Combinations of different arrangements
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    • H01L2224/732—Location after the connecting process
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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Abstract

提供了一种包括堆叠半导体芯片的半导体封装件。半导体封装件可以包括顺序地堆叠在板上的第一半导体芯片和第二半导体芯片。半导体封装件还可以包括位于第一半导体芯片上的布线层，布线层可以包括再分布图案和再分布焊盘。每个第一半导体芯片可以包括数据焊盘。第一半导体芯片的数据焊盘可以经由第二半导体芯片、一些再分布图案和一些再分布焊盘电连接到板。

Description

包括堆叠半导体芯片和再分布层的半导体封装件
本申请要求在韩国知识产权局于2012年11月19日提交的第10-2012-130947号韩国专利申请、于2012年5月22日提交的第10-2012-54414号韩国专利申请以及于2011年12月22日提交的第10-2011-139829号韩国专利申请的优先权，上述韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开总地涉及电子领域，更具体地讲，涉及一种半导体装置。
背景技术
对于移动装置已经开发出用于包括各种半导体芯片的半导体封装件的技术，具体地讲，用于布置和连接半导体芯片的技术。
半导体封装件可以包括若干存储器芯片以及位于存储器芯片上的逻辑芯片，其中，这些芯片可以被布置成减小半导体封装件的尺寸并能够进行高速操作。一些半导体封装件可以另外包括诸如多层陶瓷电容器(MLCC)或集成无源器件(IPD)的无源器件，并且这些器件可以被布置成减小它们的尺寸并提高它们的操作速度。
发明内容
一种半导体封装件可以包括多个第一半导体芯片，所述多个第一半导体芯片包括位于板上的最上面的第一半导体芯片，所述多个第一半导体芯片可以包括多个数据焊盘中的相应的数据焊盘和多个功率焊盘中的相应的功率焊盘。所述多个数据焊盘可以包括位于最上面的第一半导体芯片中的第一数据焊盘。半导体封装件还可以包括位于最上面的第一半导体芯片上的布线层，布线层可以包括再分布图案和可电连接到再分布图案的再分布焊盘。半导体封装件还可以包括位于最上面的第一半导体芯片上的第二半导体芯片，第二半导体芯片可以电连接到再分布图案。另外，半导体封装件还可以包括：多个第一导电连接件，位于所述多个数据焊盘中的两个数据焊盘之间；第二导电连接件，位于最上面的第一半导体芯片和第二半导体芯片之间；第三导电连接件，位于第二半导体芯片和板之间。所述多个数据焊盘中的一个数据焊盘可以经由第二导电连接件、第二半导体芯片、再分布图案、再分布焊盘和第三导电连接件电连接到板。
在各种实施例中，再分布焊盘可以是多个再分布焊盘中的一个，所述多个再分布焊盘中的一个再分布焊盘可以直接接触最上面的第一半导体芯片中的第一数据焊盘。
根据各种实施例，第二半导体芯片的中心与所述多个数据焊盘中的一个数据焊盘之间的距离可以小于第二半导体芯片的中心与所述多个功率焊盘中的一个功率焊盘之间的距离。
在各种实施例中，所述多个第一半导体芯片之一与第二半导体芯片之间的第一数据路径可以比第二半导体芯片与板之间的第二数据路径短。
根据各种实施例，再分布图案可以包括位于最上面的第一半导体芯片与第二半导体芯片之间的第一再分布图案以及位于第二半导体芯片与板之间的第二再分布图案。第一再分布图案可以不与第二再分布图案叠置并且可以比第二再分布图案短，所述多个数据焊盘中的一个数据焊盘可以顺序地经由第一再分布图案、第二导电连接件、第二半导体芯片、第二再分布图案和第三导电连接件电连接到板。
在各种实施例中，再分布图案可以位于第二半导体芯片和板之间，再分布焊盘可以包括：第一再分布焊盘，位于最上面的第一半导体芯片中的第一数据焊盘和第二半导体芯片之间；第二再分布焊盘，电连接到再分布图案；第三再分布焊盘，电连接到再分布图案。第三再分布焊盘可以与第三导电连接件接触，第二半导体芯片与第一再分布焊盘之间的距离可以小于第二半导体芯片与第三再分布焊盘之间的距离，所述多个数据焊盘中的一个数据焊盘可以顺序地经由第一再分布焊盘、第二导电连接件、第二半导体芯片、第二再分布焊盘、再分布图案、第三再分布焊盘和第三导电连接件电连接到板。
根据各种实施例，再分布图案可以是多个再分布图案中的一个，再分布焊盘可以是多个再分布焊盘中的一个，所述半导体封装件还可以包括位于所述多个再分布焊盘中的两个再分布焊盘之间的第四导电连接件，第四导电连接件可以跨过所述多个再分布焊盘中的第一再分布焊盘同时与所述多个再分布焊盘中的所述第一再分布焊盘分隔开，并且第四导电连接件半导体封装件还可以包括包括键合线、梁式引线或导电带。
在各种实施例中，布线层可以比最上面的第一半导体芯片短，可以与最上面的第一半导体芯片叠置，并且可以不与第二半导体芯片叠置。
根据各种实施例，所述多个数据焊盘全部可以顺序地经由第二半导体芯片、再分布焊盘、再分布图案和第三导电连接件电连接到板。
在各种实施例中，板可以包括板内部布线，板内部布线可以连接到所述多个功率焊盘中的一个功率焊盘或第二半导体芯片。
根据各种实施例，板可以不具有将所述多个数据焊盘中的一个数据焊盘和第二半导体芯片连接的布线。
在各种实施例中，第二半导体芯片的长边与短边之比可以为大约1.2或小于1.2。
根据各种实施例，所述多个功率焊盘中的一个功率焊盘可以不经过第二半导体芯片而连接到板。
在各种实施例中，所述半导体封装件还可以包括电连接到第二半导体芯片的缓冲芯片。
根据各种实施例，缓冲芯片可以位于布线层上。
在各种实施例中，再分布图案可以包括：第一再分布图案，位于最上面的第一半导体芯片中的第一数据焊盘和第二半导体芯片之间；第二再分布图案，位于第二半导体芯片和板之间；第三再分布图案，位于第二半导体芯片和缓冲芯片之间。缓冲芯片可以经由第三再分布图案连接到第二半导体芯片。
在各种实施例中，所述多个第一半导体芯片可以包括：第一芯片堆叠件，包括所述多个第一半导体芯片的沿第一方向顺序地偏移式排列的第一部分；第二芯片堆叠件，包括所述多个第一半导体芯片的沿可不同于第一方向的第二方向顺序地偏移式排列的第二部分，第二芯片堆叠件位于第一芯片堆叠件和板之间。半导体封装件还可以包括位于第一芯片堆叠件和第二芯片堆叠件之间的中间布线层，第二芯片堆叠件中的多个第一半导体芯片之一可以经由中间布线层电连接到布线层。
一种半导体封装件可以包括：板，包括板电极；顶部芯片，位于板上，并且包括第一顶部芯片数据焊盘和第二顶部芯片数据焊盘。半导体封装件还可以包括位于板和顶部芯片之间的中间芯片，中间芯片可以包括可电连接到第一顶部芯片数据焊盘的中间芯片数据焊盘。半导体封装件还可以包括：布线层，位于中间芯片上；第一连接件，将第二顶部芯片数据焊盘连接到布线层的第一部分；第二连接件，将布线层的第二部分连接到板电极。中间芯片焊盘可以经由第一顶部芯片数据焊盘、顶部芯片、第二顶部芯片数据焊盘、第一连接件、布线层和第二连接件电连接到板电极，第二顶部芯片数据焊盘、布线层的第一部分、布线层的第二部分和板电极可以菊花式链在一起。
在各种实施例中，中间芯片可以包括第一中间芯片以及位于第一中间芯片和板之间的第二中间芯片，第一中间芯片包括可电连接到第一顶部芯片数据焊盘的第一中间芯片数据焊盘，第二中间芯片包括第二中间芯片数据焊盘，所述半导体封装件还包括将第一中间芯片数据焊盘连接到第二中间芯片数据焊盘的芯片连接件。第二中间芯片数据焊盘可以经由芯片连接件、第一顶部芯片数据焊盘、顶部芯片、第二顶部芯片数据焊盘、第一连接件、布线层和第二连接件电连接到板电极。
根据各种实施例，布线层可以包括：绝缘层；再分布图案，位于绝缘层中；第一再分布焊盘和第二再分布焊盘，位于绝缘层中，第一再分布焊盘和第二再分布焊盘电连接到再分布图案。第二顶部芯片数据焊盘、第一再分布焊盘、第二再分布焊盘和板电极可以菊花式链在一起。
在各种实施例中，布线层可以接触中间芯片的与顶部芯片接触的上表面并且不与顶部芯片叠置。
根据各种实施例，布线层的一部分可以位于顶部芯片和中间芯片之间并且与顶部芯片叠置。
在各种实施例中，半导体封装件还可以包括位于板和中间芯片之间的底部芯片，底部芯片可以比中间芯片小并且与中间芯片叠置。此外，半导体封装件可以包括位于板和中间芯片之间的支撑件，其中，支撑件可以与中间芯片叠置且不与底部芯片叠置，并且支撑件可以被构造为支撑中间芯片以减小中间芯片朝向板的偏斜。
根据各种实施例，底部芯片可以包括DRAM或SRAM。
在各种实施例中，半导体封装件还可以包括位于底部芯片和中间芯片之间的粘合层。
根据各种实施例，半导体封装件还可以包括将底部芯片连接到板的第三连接件，其中，第三连接件的一部分可以位于粘合层中。
在各种实施例中，半导体封装件还可以包括位于中间芯片的设置有顶部芯片的第一表面上的无源器件，无源器件可以电连接到顶部芯片并且不与顶部芯片叠置。
根据各种实施例，无源器件可以包括多层陶瓷电容器(MLCC)、集成无源器件(IPD)或它们的组合。
在各种实施例中，布线层可以包括再分布图案，无源器件可以经由再分布图案电连接到顶部芯片。
根据各种实施例，布线层可以包括可电连接到顶部芯片的去耦电容器。
附图说明
图1、图5、图7、图8、图10、图12、图15、图22A、图23、图25、图28、图29、图31、图33、图35、图36和图41是用来描述根据本发明构思的一些实施例的半导体封装件的布局图；
图2A、图3、图6、图9、图11、图13、图14、图16至图21、图24、图26、图27、图30、图32、图34、图38和图40是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图；
图2B是详细地示出图2A的一部分的剖视图；
图4是用来描述根据本发明构思的一些实施例的半导体封装件的示出板中的布线的布局图；
图22B是示出22A的一部分的剖视图；
图37是详细地示出图36的一部分的放大视图；
图39是详细地示出图36的一部分的透视图；以及
图42至图47是示出根据本发明构思的一些实施例的电子设备的透视图和***框图。
具体实施方式
下面参照附图描述示例实施例。在不背离本公开的精神和教导的情况下，可以有许多不同的形式和实施例，所以本公开不应被理解为局限于在此阐述的示例实施例。相反，提供这些示例实施例使得本公开将是彻底的和完全的，并且这些示例实施例将向本领域技术人员充分地传达本公开的范围。在附图中，为了清楚起见，可以夸大层和区域的尺寸和相对尺寸。同样的标号始终表示同样的元件。
在此参照作为示例实施例的理想实施例和中间结构的示意性图示的剖视图来描述本发明构思的示例实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状变化。因此，本发明构思的示例实施例不应该被解释为局限于在此图示的具体形状，而是包括例如由制造导致的形状上的偏差。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语例如在通用的字典中定义的术语应该被解释为具有与相关领域的上下文中它们的意思相一致的意思，而不是将以理想的或者过于正式的含义来解释它们的意思。
这里使用的术语仅为了描述特定示例实施例的目的，而不意图限制实施例。如这里所使用的，除非上下文另外明确地指明，否则单数形式的“一个(种)”和“该(所述)”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
将理解的是，当元件被称作“结合到”、“连接到”或“响应于”另一元件或者“在”另一元件“上”时，该元件可以直接结合到、直接连接到或直接响应于所述另一元件或者直接在所述另一元件上，或者，也可以存在中间元件。相反，当元件被称作“直接结合到”、“直接连接到”或“直接响应于”另一元件或者“直接在”另一元件“上”时，不存在中间元件。如这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。
将理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件并不受这些术语的限制。这些术语仅是用来将一个元件与另一元件区分开来。因此，在不脱离本实施例的教导的情况下，第一元件可被命名为第二元件。
为了易于描述，在这里可使用空间相对术语，如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等来描述如图中所示的一个元件或特征与其它元件或特征的关系。将理解的是，空间相对术语意在包含除了在附图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因此，示例性术语“在……下方”可包括“在……上方”和“在……下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，并且可以相应地解释这里使用的空间相对描述符。
根据本发明构思的一些实施例，半导体封装件可以包括板、位于板上的逻辑芯片以及位于板和逻辑芯片之间的存储器芯片。半导体封装件还可以包括位于存储器芯片上的布线层，布线层可以包括再分布图案和再分布焊盘。每个存储器芯片可以包括数据焊盘。存储器芯片的数据焊盘可以经由逻辑芯片、一些再分布图案和一些再分布焊盘电连接到板。具体地讲，逻辑芯片、再分布图案之一以及板可以全部菊花式链(daisy-chained)在一起。板可以不具有将存储器芯片的数据焊盘连接到板的任何布线。
布线层可以覆盖存储器芯片的顶部芯片，同时与逻辑芯片叠置。在一些实施例中，布线层可以部分地覆盖存储器芯片的顶部芯片，而不与逻辑芯片叠置。
布线层可以另外包括电连接到逻辑芯片的去耦电容器，去耦电容器可以经由再分布图案之一和再分布焊盘之一电连接到逻辑芯片。
半导体封装件可以另外包括位于存储器芯片上的缓冲芯片，例如，DRAM或SRAM，缓冲芯片可以经由再分布图案之一和再分布焊盘之一电连接到逻辑芯片。在一些实施例中，缓冲芯片可以位于板与存储器芯片之间，半导体封装件还可以包括在板上与缓冲芯片相邻的支撑件，以支撑包括存储器芯片和逻辑芯片的上部结构。支撑件可以被构造为使上部结构和板平行并且减小偏斜。
半导体封装件可以另外包括位于存储器芯片上的无源器件，例如，多层陶瓷电容器(MLCC)、集成无源器件(IPD)或它们的组合，无源器件可以经由再分布图案之一和再分布焊盘之一电连接到逻辑芯片。
图1是用来描述根据本发明构思的一些实施例的半导体封装件的布局图，图2A和图3是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图，图2B是详细地示出图2A的一部分的局部剖视图，图4是用来描述根据本发明构思的一些实施例的半导体封装件的示出板中的布线的布局图。
参照图1和图2A，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294和多个第五再分布焊盘297可以形成在再分布层274中。逻辑芯片7可以安装在再分布层274上。覆盖第一芯片堆叠件10和逻辑芯片7的包封剂59可以形成在板3上。第一导电连接件至第五导电连接件241、243、246、248和249可以设置在包封剂59中。多个存储器芯片11、12、13和14以及逻辑芯片7可以包括多个数据焊盘91和多个功率焊盘92。
在一些实施例中，再分布层274可以称作上布线层。
多个数据焊盘91可以不经由板3连接到逻辑芯片7。如本申请的发明人所理解的，如果多个数据焊盘91经由板3连接到逻辑芯片7，则多个存储器芯片11、12、13和14与逻辑芯片7之间的电连接路径会比较长，这会导致更加难以实现更高速度的操作。另外，当多个数据焊盘91经由板连接到逻辑芯片7时，会需要板3在板3中具有内部布线以在多个存储器芯片11、12、13和14与逻辑芯片7之间传输数据，从而使得板3的线路更为复杂，并且会导致半导体封装件比要求的要大。
第一导电连接件至第五导电连接件241、243、246、248和249均可以包括键合线、梁式引线(beam lead)、导电带、导电间隔件、通孔电极、焊球、焊料凸起或它们的组合。例如，第一导电连接件至第五导电连接件241、243、246、248和249可以为键合线。
板3可以包括刚性印刷电路板、柔性印刷电路板或刚性-柔性印刷电路板。板3的底表面可以被下阻焊剂2覆盖，板3的顶表面可以被上阻焊剂4覆盖。第一电极指231和第二电极指233可以形成在板3上。穿过下阻焊剂2的外部端子5可以形成在板3的底表面上。第一电极指231可以穿过板3电连接到从外部端子5中选择的一个外部端子5。外部端子5可以包括焊球、焊料凸起、针脚格栅阵列、引线格栅阵列、导电带或它们的组合。
多个存储器芯片11、12、13和14均可包括非易失性存储器装置，例如，NAND闪速存储器。多个存储器芯片11、12、13和14可以包括数据焊盘91。多个存储器芯片11、12、13和14的数据焊盘91可以是数据输入/输出焊盘，并且可以菊花式链在一起。多个存储器芯片11、12、13和14可以按级联结构堆叠。多个存储器芯片11、12、13和14可以逐级地偏移式排列。例如，多个存储器芯片11、12、13和14可以沿板3的方向逐级地偏移式排列。多个存储器芯片11、12、13和14中的每个可以具有比逻辑芯片7的宽度大的宽度。
每个第一再分布图案275的长度可以比每个第二再分布图案276的长度小。第一再分布图案275和第二再分布图案276可以彼此分隔开。可以形成与第一再分布图案275的两端接触的第一再分布焊盘291和第二再分布焊盘292。可以形成与第二再分布图案276的两端接触的第三再分布焊盘293和第四再分布焊盘294。第一再分布焊盘291可以与最上面的存储器芯片14的数据焊盘91接触或者电连接到最上面的存储器芯片14的数据焊盘91。此外，第一再分布焊盘291可以经由第二导电连接件243电连接到多个存储器芯片11、12、13。第二导电连接件243可以与存储器芯片11、12和13的数据焊盘91以及第一再分布焊盘291接触。
在一些实施例中，存储器芯片11、12、13和14均可以包括易失性存储器装置，例如，动态随机存取存储器(DRAM)。
逻辑芯片7可以是包括逻辑器件的微处理器或控制器。逻辑芯片7的宽度可以比多个存储器芯片11、12、13和14的宽度小。逻辑芯片7可以安装在再分布层274上。再分布层274可以覆盖最上面的存储器芯片14。再分布层274可以置于逻辑芯片7和最上面的存储器芯片14之间，并且可以与逻辑芯片7叠置。从逻辑芯片7的数据焊盘91中选择的一个数据焊盘91可以经由第五导电连接件249连接到第二再分布焊盘292。从逻辑芯片7的数据焊盘91中选择的另一数据焊盘92可以经由第四导电连接件248连接到第三再分布焊盘293。第一导电连接件241可以形成在第四再分布焊盘294和第一电极指231之间。
多个存储器芯片11、12、13和14可以顺序地经由第一再分布焊盘291、第一再分布图案275、第二再分布焊盘292、第五导电连接件249、逻辑芯片7、第四导电连接件248、第三再分布焊盘293、第二再分布图案276、第四再分布焊盘294和第一导电连接件241电连接到板3。逻辑芯片7、第三再分布焊盘293、第四再分布焊盘294和第一电极指231可以全部菊花式链在一起。
第三导电连接件246可以与第二电极指233、存储器芯片11、12和13的功率焊盘92以及第五再分布焊盘297接触。第五再分布焊盘297可以与存储器芯片11、12、13和14中的最上面的存储器芯片14的功率焊盘92接触或者电连接到该功率焊盘92。存储器芯片11、12、13和14的功率焊盘92可以经由第三导电连接件246直接连接到第二电极指233而无需经过逻辑芯片7。
参照图2B，最上面的存储器芯片14可以包括数据焊盘91和钝化绝缘层14P。钝化绝缘层14P可以覆盖最上面的存储器芯片14并且可以暴露数据焊盘91。再分布层274可以包括第一绝缘层274A、第一再分布焊盘291、第一再分布图案275、第二再分布焊盘292和第二绝缘层274B。第一绝缘层274A可以覆盖最上面的存储器芯片14。第一再分布焊盘291、第一再分布图案275和第二再分布焊盘292可以形成在第一绝缘层274A上。例如，第一再分布焊盘291、第一再分布图案275、第二再分布焊盘292可以形成在同一水平面。第一再分布焊盘291、第一再分布图案275、第二再分布焊盘292可以形成为互不叠置。第一再分布焊盘291可以穿过第一绝缘层274A以与最上面的芯片14的数据焊盘91直接接触。第二绝缘层274B可以覆盖第一绝缘层274A和第一再分布图案275，并且可以暴露第一再分布焊盘291和第二再分布焊盘292。第二导电连接件243可以形成在第一再分布焊盘291上。第五导电连接件249可以形成在第二再分布焊盘292上。
在一些实施例中，第一再分布焊盘291、第一再分布图案275、第二再分布焊盘292、第三再分布焊盘293、第二再分布图案276、第四再分布焊盘294和第五再分布焊盘297可以形成在同一水平面而互不叠置。
在一些实施例中，可以选择性地省略第一绝缘层274A或第二绝缘层274B。例如，可以省略第一绝缘层274A。
在一些实施例中，再分布层274可以部分地形成在最上面的存储器芯片14上。
参照图3，板3、第一芯片堆叠件10、逻辑芯片7和包封剂59可以构造成卡式封装件或主板安装式封装件。例如，还可以省略外部端子(图2A中的标号5)。
参照图4，板3可以包括板内部布线321、322和323。板内部布线321、322和323中的一些布线可以用来对存储器芯片11、12、13和14以及逻辑芯片7供电。例如，板内部布线321、322和323中的一些布线可以电连接到第二电极指233和第三导电连接件246。板内部布线321、322和323中的其它布线可以用来执行数据的输入/输出和用来与外部设备传输信号。例如，板内部布线321、322和323中的其它布线可以电连接到第一电极指231和第一导电连接件241。
如图1至图4所示，逻辑芯片7可以相对靠近于存储器芯片11、12、13和14的数据焊盘91，而相对远离存储器芯片11、12、13和14的功率焊盘92。第一再分布图案275、第一再分布焊盘291、第二再分布焊盘292、第二导电连接件243和第五导电连接件249可以被解释为起着在逻辑芯片7与存储器芯片11、12、13和14之间传输数据信号的作用的第一电连接路径。第二再分布图案276、第三再分布焊盘293、第四再分布焊盘294、第四导电连接件248、第一导电连接件241和第一电极指231可以被解释为起着在逻辑芯片7与板3之间传输数据信号的作用的第二电连接路径。第一电连接路径可以比第二电连接路径短。第五再分布焊盘297、第三导电连接件246和第二电极指233可以被解释为起着将功率从板3传输到存储器芯片11、12、13和14的作用的第三电连接路径。板内部布线321、322和323可以连接到第一电极指231和第二电极指233。
如上所述，根据本发明构思的实施例，在板3中可以不需要起着在逻辑芯片7与存储器芯片11、12、13和14之间传输数据信号的作用的布线。起着在逻辑芯片7与存储器芯片11、12、13和14之间传输数据信号的作用的所有布线可以形成在比存储器芯片11、12、13和14中的最下面的存储器芯片11的水平面高的水平面处。
逻辑芯片7可以形成为靠近存储器芯片11、12、13和14的数据焊盘91。第一再分布图案275的长度可以小于第二再分布图案276的长度。可以将存储器芯片11、12、13和14的数据焊盘91与逻辑芯片7之间的电连接路径缩短成比逻辑芯片7与板3之间的电连接路径短。与逻辑芯片7与外部设备之间的信号传输速度相比，存储器芯片11、12、13和14的操作速度会相对慢。根据本发明实施例的半导体封装件的操作速度可以由存储器芯片11、12、13和14决定。逻辑芯片7与存储器芯片11、12、13和14之间的电连接路径的缩短对提高半导体封装件的操作速度会非常有效。
可以根据逻辑芯片7的位置来自由地调节第一再分布图案275和第二再分布图案276的长度。可以相对于第一再分布图案275和第二再分布图案276有效地布置逻辑芯片7的数据焊盘91的位置。本发明构思的实施例对于逻辑芯片7的高度集成会相对具有优势。
图5是用来描述根据本发明构思的一些实施例的半导体封装件的布局图，图6是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图。
参照图5和图6，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第二再分布图案276、多个第一再分布焊盘291、多个第三再分布焊盘293、多个第四再分布焊盘294和多个第五再分布焊盘297可以形成在再分布层274中。逻辑芯片7可以安装在再分布层274上。覆盖第一芯片堆叠件10和逻辑芯片7的包封剂59可以形成在板3上。第一导电连接件至第五导电连接件241、243、246、248和249可以形成在包封剂59中。多个存储器芯片11、12、13和14以及逻辑芯片7可以包括多个数据焊盘91和多个功率焊盘92。
可以省略第一再分布图案(图1中的标号275)和第二再分布焊盘(图1中的标号292)。第五导电连接件249可以与第一再分布焊盘291和逻辑芯片7的数据焊盘91接触。
图7是用来描述根据本发明构思的一些实施例的半导体封装件的布局图。
参照图7，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294和多个第五再分布焊盘297可以形成在再分布层274中。逻辑芯片7可以安装在再分布层274上。第一导电连接件至第五导电连接件241、243、246、248和249可以设置在板3上。多个存储器芯片11、12、13和14以及逻辑芯片7可以包括多个数据焊盘91和多个功率焊盘92。
第一再分布图案275、第二再分布图案276、第一再分布焊盘291、第二再分布焊盘292、第三再分布焊盘293、第四再分布焊盘294和第五再分布焊盘297可以形成为具有各种位置和长度。逻辑芯片7的长边与短边之比可以为1.2或更小。长边与短边之比是指用短边的长度除长边的长度时的结果数值。
图8是用来描述根据本发明构思的一些实施例的半导体封装件的布局图，图9是用来描述根据本发明构思的半导体封装件的剖视图。
参照图8和图9，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第三再分布图案277、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294、多个第五再分布焊盘297和多个第六再分布焊盘298可以形成在再分布层274中。逻辑芯片7和第一缓冲芯片261可以形成在再分布层274上。覆盖第一芯片堆叠件10、逻辑芯片7和第一缓冲芯片261的包封剂59可以设置在板3上。第一导电连接件241、第二导电连接件243、第三导电连接件246、第四导电连接件248、第五导电连接件249、第六导电连接件244和第七导电连接件247可以设置在包封剂59中。存储器芯片11、12、13和14、第一缓冲芯片261以及逻辑芯片7可以包括多个数据焊盘91和多个功率焊盘92。
第一缓冲芯片261可以利用第七导电连接件247连接到逻辑芯片7。第三再分布图案277可以形成在第五再分布焊盘297和第六再分布焊盘298之间。第六导电连接件244可以形成在第六再分布焊盘298和第一缓冲芯片261的功率焊盘92之间。第一缓冲芯片261可以包括易失性存储器装置，例如DRAM或静态随机存取存储器(SRAM)。
图10是用来描述根据本发明构思的一些实施例的半导体封装件的布局图，图11是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图。
参照图10和图11，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第二再分布图案276、多个第三再分布图案277、多个第一再分布焊盘291、多个第三再分布焊盘293、多个第四再分布焊盘294、多个第五再分布焊盘297和多个第六再分布焊盘298可以形成在再分布层274中。逻辑芯片7和第一缓冲芯片261可以安装在再分布层274上。覆盖第一芯片堆叠件10、逻辑芯片7和第一缓冲芯片261的包封剂59可以设置在板3上。第一导电连接件241、第二导电连接件243、第三导电连接件246、第四导电连接件248、第五导电连接件249、第六导电连接件244和第七导电连接件247可以设置在包封剂59中。存储器芯片11、12、13和14、第一缓冲芯片261以及逻辑芯片7可以包括多个数据焊盘91和多个功率焊盘92。
可以省略第一再分布图案(图8中的标号275)和第二再分布焊盘(图8中的标号292)。第五导电连接件249可以与第一再分布焊盘291和逻辑芯片7的数据焊盘91接触。
图12是用来描述根据本发明构思的一些实施例的半导体封装件的布局图，图13和图14是用来描述根据本发明构思的半导体封装件的剖视图。
参照图12和图13，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第三再分布图案277、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294、多个第五再分布焊盘297和多个第六再分布焊盘298可以形成在再分布层274中。逻辑芯片7、第一缓冲芯片261和第二缓冲芯片262可以安装在再分布层274上。第二缓冲芯片262可以偏移式地排列在第一缓冲芯片261上。覆盖第一芯片堆叠件10、逻辑芯片7、第一缓冲芯片261和第二缓冲芯片262的包封剂59可以形成在板3上。第一导电连接件241、第二导电连接件243、第三导电连接件246、第四导电连接件248、第五导电连接件249、第六导电连接件244和第七导电连接件247可以设置在包封剂59中。存储器芯片11、12、13和14、第一缓冲芯片261、第二缓冲芯片262以及逻辑芯片7可以包括多个数据焊盘91和多个功率焊盘92。
第一缓冲芯片261和第二缓冲芯片262可以利用第七导电连接件247连接到逻辑芯片7。第三再分布图案277可以形成在第五再分布焊盘297和第六再分布焊盘298之间。第六导电连接件244可以形成在第一缓冲芯片261和第二缓冲芯片262的功率焊盘92与第六再分布焊盘298之间。第一缓冲芯片261和第二缓冲芯片262可以包括诸如DRAM或SRAM的易失性存储器装置。
参照图14，第二缓冲芯片262可以利用第一粘合层253安装在第一缓冲芯片261上。第一缓冲芯片261和第二缓冲芯片262可以利用第七导电连接件247连接到逻辑芯片7。第七导电连接件247可以穿过第一粘合层253的内部。
第一粘合层253可以称作直接粘合膜(direct adhesive film，DAF)或线上膜(film over wire，FOW)。例如，当第七导电连接件247为键合线时，键合线的一部分可以局部穿透或穿过第一粘合层253。当第七导电连接件247穿透或穿过第一粘合层253时，第二缓冲芯片262可以竖直地排列在第一缓冲芯片261上。
图15是用来描述根据本发明构思的一些实施例的半导体封装件的布局图。
参照图15，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第三再分布图案277、多个第四再分布图案313、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294、多个第五再分布焊盘297、多个第六再分布焊盘298、多个第七再分布焊盘311和多个第八再分布焊盘314可以形成在再分布层274中。逻辑芯片7、第一缓冲芯片261和第二缓冲芯片262可以安装在再分布层274上。第二缓冲芯片262可以偏移式地排列在第一缓冲芯片261上。覆盖第一芯片堆叠件10、逻辑芯片7、第一缓冲芯片261和第二缓冲芯片262的包封剂59可以形成在板3上。第一导电连接件241、第二导电连接件243、第三导电连接件246、第四导电连接件248、第五导电连接件249、第六导电连接件244、第七导电连接件247和第八导电连接件312可以设置在包封剂59中。
第七再分布焊盘311和第八再分布焊盘314可以形成在第四再分布图案313的两端。第四再分布图案313、第七再分布焊盘311和第八再分布焊盘314可以形成在第一缓冲芯片261和逻辑芯片7之间。第一缓冲芯片261和第二缓冲芯片262可以利用第七导电连接件247连接到第八再分布焊盘314。逻辑芯片7可以利用第八导电连接件312连接到第七再分布焊盘311。
图16至图21是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图。
参照图16和图17，缓冲芯片261和262以及支撑件50可以安装在板3上。第一芯片堆叠件10可以安装在缓冲芯片261和262以及支撑件50上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。第一再分布图案275、第二再分布图案276以第一再分布焊盘至第四再分布焊盘291、292、293和294可以形成在再分布层274中。逻辑芯片7可以安装在再分布层274上。覆盖缓冲芯片261和262、支撑件50、第一芯片堆叠件10以及逻辑芯片7的包封剂59可以形成在板3上。此外，第一导电连接件241、第二导电连接件243、第四导电连接件248、第五导电连接件249和第九导电连接件242可以形成在包封剂59中。缓冲芯片261和262、存储器芯片11、12、13和14以及逻辑芯片7可以包括数据焊盘91。导电连接件241、242、243、248和249均可以包括键合线、梁式引线、导电带、导电间隔件、通孔电极、焊球、焊料凸起或它们的组合。
板3可以包括刚性印刷电路板、柔性印刷电路板或刚性-柔性印刷电路板。板3的底表面可以覆盖有下阻焊剂2，板3的顶表面可以覆盖有上阻焊剂4。第一电极指231和第三电极指232可以形成在板3上。穿过下阻焊剂2的外部端子5可以形成在板3上。第一电极指231可以通过板3电连接到从外部端子5中选择的一个外部端子5。外部端子5可以包括焊球、焊料凸起、针脚格栅阵列、引线格栅阵列、导电带或它们的组合。
在一些实施例中，板3、缓冲芯片261和262、支撑件50、第一芯片堆叠件10、逻辑芯片7以及包封剂59可以构成卡式封装件。可以省略外部端子5。
缓冲芯片261和262中的每个可以包括诸如DRAM或SRAM的易失性存储器装置。缓冲芯片261和262的数据焊盘91可以是数据输入/输出焊盘。第九导电连接件242可以形成在缓冲芯片261和262的数据焊盘92与第三电极指232之间。
缓冲芯片261和262可以经由第九导电连接件242和板3电连接到逻辑芯片7。缓冲芯片261和262可以包括第一缓冲芯片261和第二缓冲芯片262。第二缓冲芯片262可以利用第一粘合层253安装在第一缓冲芯片261上。第一粘合层253可以称作DAF或FOW。第九导电连接件242可以穿过第一粘合层253的内部。例如，当第九导电连接件242为键合线时，该键合线的一部分可以部分地穿透或穿过第一粘合层253。当第九导电连接件242穿透或穿过第一粘合层253时，第二缓冲芯片262可以竖直地排列在第一缓冲芯片261上。支撑件50的顶表面和第二缓冲芯片262的顶表面可以处于同一水平面。
存储器芯片11、12、13和14中的每个可以包括诸如NAND闪速存储器的非易失性存储器装置。存储器芯片11、12、13和14的数据焊盘91可以是数据输入/输出焊盘。存储器芯片11、12、13和14可以按级联结构堆叠。存储器芯片11、12、13和14可以逐级地偏移式排列。存储器芯片11、12、13和14中的每个的宽度可以比第二缓冲芯片262的宽度大。存储器芯片11、12、13和14中的最下面的存储器芯片11可以利用第二粘合层254附于支撑件50和第二缓冲芯片262。最下面的存储器芯片11的一个侧面可以与支撑件50的侧面竖直地排列。最下面的存储器芯片11的另一侧面可以在第二缓冲芯片262上排列。第三粘合层255可以形成在存储器芯片11、12、13和14之间。存储器芯片11、12、13和14可以与板3的方向逐级地偏移式排列。
第二粘合层254的厚度可以比第三粘合层255的厚度大。第九导电连接件242可以穿过第二粘合层254的内部。例如，当第九导电连接件242为键合线时，该键合线的一部分可以部分地穿透或穿过第二粘合层254。当第九导电连接件242穿透或穿过第二粘合层254时，第二缓冲芯片262和支撑件50可以安装在最下面的存储器芯片11所占据的区域内。
第二粘合层254可以具有与最下面的存储器芯片11的宽度相同的宽度。第二粘合层254可以附于最下面的存储器芯片11的底表面。第二粘合层254可以与最下面的存储器芯片11、第二缓冲芯片262和支撑件50直接接触。第二粘合层254可以是DAF或FOW。第三粘合层255可以是与第二粘合层254为同一种类的材料层。在一些实施例中，粘合层255可以是与第二粘合层254为不同种类的材料层。
第一再分布图案275和第二再分布图案276可以彼此分隔开。可以形成与第一再分布图案275的两端接触的第一再分布焊盘291和第二再分布焊盘292。可以形成与第二再分布图案276的两端接触的第三再分布焊盘293和第四再分布焊盘294。第一再分布焊盘291可以与最上面的存储器芯片14的数据焊盘91接触或者电连接到最上面的存储器芯片14的数据焊盘91。此外，第一再分布焊盘291可以经由第二半导体连接件243电连接到多个存储器芯片11、12和13。第二导电连接件243可以与存储器芯片11、12和13的数据焊盘91以及第一再分布焊盘291接触。
逻辑芯片7可以是控制器或微处理器。逻辑芯片7的宽度可以比存储器芯片11、12和13的宽度小。逻辑芯片7可以安装在再分布层274上。从逻辑芯片7的数据焊盘91中选择的一个数据焊盘91可以经由第五导电连接件249连接到第二再分布焊盘292。从逻辑芯片7的数据焊盘91中选择的另一个数据焊盘91可以经由第四导电连接件248连接到第三再分布焊盘293。第一导电连接件241可以形成在第四再分布焊盘294和第一电极指231之间。
存储器芯片11、12和13可以顺序地经由数据焊盘91、第二导电连接件243、第一再分布焊盘291、第一再分布图案275、第二再分布焊盘292、第五导电连接件249、逻辑芯片7、第四导电连接件248、第三再分布焊盘293、第二再分布图案276、第四再分布焊盘294和第一导电连接件241电连接到板3。
如图16和图17所示，可以根据逻辑芯片7的位置自由地调节第一再分布图案275的长度和第二再分布图案276的长度。例如，当需要缩短逻辑芯片7与存储器芯片11、12和13之间的信号传输路径时，可以将第一再分布图案275的长度缩短成比第二再分布图案276的长度短，如与图16所相似。可以将存储器芯片11、12和13的数据焊盘91与逻辑芯片7之间的电连接路径缩短成比逻辑芯片7与板3之间的电连接路径短。
第二缓冲芯片262可以利用第九导电连接件242穿过第一粘合层253的构造竖直地排列在第一缓冲芯片261上。此外，第二缓冲芯片262和支撑件50可以利用第九导电连接件242穿过第二粘合层254的构造安装在最下面的存储器芯片11所占据的区域内。
第一缓冲芯片261和第二缓冲芯片262可以与最下面的存储器芯片11叠置，但可以不与支撑件50叠置。
参照图18，再分布层274可以形成在存储器芯片11、12、13和14中的最上面的存储器芯片14上。第一再分布焊盘291、第二再分布图案276以及位于第二再分布图案276的两端的第三再分布焊盘293和第四再分布焊盘294可以形成在再分布层274中。逻辑芯片7可以安装在再分布层274上。从逻辑芯片7的数据焊盘91中选择的一个数据焊盘91可以经由第五导电连接件249连接到第一再分布焊盘291。从逻辑芯片7的数据焊盘91中选择的另一个数据焊盘91可以经由第四导电连接件248连接到第三再分布焊盘293。可以省略第一再分布图案(图16中的标号275)和第二再分布焊盘(图16中的标号292)。
逻辑芯片7可以被安装为靠近第一再分布焊盘291以及存储器芯片11、12、13和14的数据焊盘91。
参照图19，可以省略第二缓冲芯片(图16中的标号262)。支撑件50的顶表面和第一缓冲芯片261的顶表面可以处于同一水平面。存储器芯片11、12、13和14中的最下面的存储器芯片11可以利用第二粘合层254附于支撑件50和第一缓冲芯片261。最下面的存储器芯片11的侧面可以在第一缓冲芯片261上排列。第九导电连接件242可以穿过第二粘合层254的内部。第一缓冲芯片261和支撑件50可以安装在最下面的存储器芯片11所占据的区域内。
参照图20，芯片堆叠件9可以安装在缓冲芯片261和262以及支撑件50上。芯片堆叠件9可以包括多个存储器芯片11、12、13、14、21、22、23和24。为了方便起见，多个存储器芯片11、12、13、14、21、22、23和24可以称作第一存储器芯片至第八存储器芯片11、12、13、14、21、22、23和24。第一存储器芯片至第四存储器芯片11、12、13和14可以构成第一芯片堆叠件10，第五存储器芯片至第八存储器芯片21、22、23和24可以构成第二芯片堆叠件20。再分布层274可以形成在第八存储器芯片24上。
中间再分布层284可以形成在第四存储器芯片14上。中间再分布层284可以包括第五再分布图案285以及形成在第五再分布图案285的两端的第九再分布焊盘295和第十再分布焊盘296。第一存储器芯片至第四存储器芯片11、12、13和14可以按第一级联结构堆叠。第二半导体连接件243可以与第十再分布焊盘296接触。
第五存储器芯片至第八存储器芯片21、22、23和24可以按第二级联结构堆叠。第五存储器芯片至第八存储器芯片21、22、23和24可以沿与第一存储器芯片至第四存储器芯片11、12、13和14的方向不同的方向排列。第五存储器芯片至第八存储器芯片21、22、23和24可以沿与第一存储器芯片至第四存储器芯片11、12、13和14的方向相反的方向顺序地偏移式排列。例如，第五存储器芯片21可以利用第四粘合层256附着在中间再分布层284上。第四粘合层256可以与第二粘合层254相同。第二导电连接件243可以穿过第四粘合层256的内部。
第六存储器芯片至第八存储器芯片22、23和24可以利用第五粘合层257顺序地附于第五存储器芯片21。第五存储器芯片至第七存储器芯片21、22和23可以利用第十导电连接件245连接到第四再分布焊盘294。第八存储器芯片24的数据焊盘91可以与第四再分布焊盘294接触或者电连接到第四再分布焊盘294。第十导电连接件245的端部可以与第九再分布焊盘295接触。
参照图21，再分布层274可以形成在存储器芯片11、12、13和14中的最上面的存储器芯片14上。第一再分布图案275以及形成在第一再分布图案275的两端的第一再分布焊盘291和第二再分布焊盘292可以形成在再分布层274中。逻辑芯片7可以安装在再分布层274上。从逻辑芯片7的数据焊盘91中选择的一个数据焊盘91可以经由第五导电连接件249连接到第二再分布焊盘292。从逻辑芯片7的数据焊盘91中选择的另一个数据焊盘91可以经由第一导电连接件241连接到第一电极指231。可以省略第二再分布图案(图17中的标号276)以及第三和第四再分布焊盘(图16中的标号293和294)。
图22A是用来描述根据本发明构思的一些实施例的半导体封装件的布局图，图22B是示出图22A的一部分的剖视图。
参照图22A，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294、多个第五再分布焊盘297、多个第六再分布焊盘298、多个第七再分布焊盘377、多个第十一再分布焊盘393、多个第十二再分布焊盘394、多个第十三再分布焊盘395和多个第十四再分布焊盘396可以形成在再分布层274中。逻辑芯片7可以安装在再分布层274上。第一导电连接件至第五导电连接件241、243、246、248和249以及第十一导电连接件至第十三导电连接件341、347和348可以设置在板3上。多个存储器芯片11、12、13和14以及逻辑芯片7可以包括多个数据焊盘91和多个功率焊盘92。
第十三导电连接件348可以连接在逻辑芯片7和第十一再分布焊盘293之间。第七再分布图案377可以形成在第十一再分布焊盘393和第十四再分布焊盘396之间。第十二导电连接件347可以连接到第十四再分布焊盘396和第十三再分布焊盘395。第六再分布图案376可以形成在第十三再分布焊盘395和第十二再分布焊盘394之间。第十一导电连接件341可以连接到第十二再分布焊盘394和第四电极指331。
第十二导电连接件347可以包括键合线、梁式引线或导电带。例如，第十二导电连接件347可以是诸如金线或铝线的键合线。第二再分布图案276可以布置在第十四再分布焊盘396和第十三再分布焊盘395之间。第十二导电连接件347可以跨过第二再分布图案276。第十二导电连接件347可以与第二再分布图案246分隔开。
在一些实施例中，第一再分布图案275和第二再分布图案276中的至少一个可以形成在第十四再分布焊盘396和第十三再分布焊盘395之间。
参照图22B，最上面的存储器芯片14可以包括钝化绝缘层14P。钝化绝缘层14P可以覆盖最上面的存储器芯片14。再分布层274可以包括第一绝缘层274A、第十三再分布焊盘395、第二再分布图案276、第十四再分布焊盘396和第二绝缘层274B。第一绝缘层274A可以覆盖最上面的存储器芯片14。第十三再分布焊盘395、第二再分布图案276和第十四再分布焊盘396可以形成在第一绝缘层274A上。例如，第十三再分布焊盘395、第二再分布图案276和第十四再分布焊盘396可以形成在同一水平面。第十三再分布焊盘395、第二再分布图案276和第十四再分布焊盘396可以形成为互不叠置。
第二绝缘层274B可以覆盖第一绝缘层274A和第二再分布图案276，并且可以暴露第十三再分布焊盘395并暴露第十四再分布焊盘396。第十二导电连接件347可以形成在第十三再分布焊盘395和第十四再分布焊盘396之间。第十二导电连接件347可以与第二再分布图案276分隔开。第十二导电连接件347可以与第十三再分布焊盘395和第十四再分布焊盘396直接接触。
图23是用来描述根据本发明构思的一些实施例的半导体封装件的布局图，图24是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图。
参照图23和图24，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274P可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。再分布层274P可以局部覆盖最上面的存储器芯片14并且可以不与逻辑芯片7叠置。
多个第二再分布图案276、多个第三再分布焊盘293、多个第四再分布焊盘294和多个第五再分布焊盘297可以形成在再分布层274P中。逻辑芯片7可以安装在最上面的存储器芯片14上。覆盖第一芯片堆叠件10和逻辑芯片7的包封剂59可以设置在板3上。第一导电连接件至第五导电连接件241、243、246、248和249可以形成在包封剂59中。多个存储器芯片11、12、13和14以及逻辑芯片7可以包括多个数据焊盘91和多个功率焊盘92。
再分布层274P可以不设置在逻辑芯片7与最上面的存储器芯片14之间。例如，再分布层274P可以局部形成在最上面的存储器芯片14上，以不与逻辑芯片7叠置。可以省略第一再分布焊盘(图5中的标号291)。第五导电连接件249可以与最上面的存储器芯片14的数据焊盘91和逻辑芯片7的数据焊盘91接触。
图25是用来描述根据本发明构思的一些实施例的半导体封装件的布局图，图26是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图。
参照图25和图26，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第八再分布图案475、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294、多个第五再分布焊盘297、多个第十五再分布焊盘491和多个第十六再分布焊盘492可以形成在再分布层274中。逻辑芯片7和第一去耦电容器405可以安装在再分布层274上。覆盖第一芯片堆叠件10和逻辑芯片7的包封剂59可以设置在板3上。第一导电连接件至第五导电连接件241、243、246、248和249、第十四导电连接件449以及第十五导电连接件450可以设置在包封剂59中。多个存储器芯片11、12、13和14以及逻辑芯片7可以包括多个第一数据焊盘91、多个第二数据焊盘93和多个功率焊盘92。
第十四导电连接件449可以是键合线。第十五导电连接件450可以是导电膏、焊球或焊料凸起。多个存储器芯片11、12、13和14中的每个可以包括诸如NAND闪速存储器的非易失性存储器装置。多个存储器芯片11、12、13和14的每个的宽度可以比逻辑芯片7和第一去耦电容器405的宽度大。例如，第一去耦电容器405可以是多层陶瓷电容器(MLCC)。逻辑芯片7可以是包括逻辑器件的微处理器或控制器。
再分布层274可以置于第一去耦电容器405和最上面的存储器芯片14之间。第一去耦电容器405可以经由第十五导电连接件450、多个第十五再分布焊盘491、多个第八再分布图案475、多个第十六再分布焊盘492、第十四导电连接件449和第二数据焊盘93连接到逻辑芯片7。第一去耦电容器405可以靠近于逻辑芯片7安装。
在一些实施例中，第一去耦电容器405可以直接连接到最上面的存储器芯片14的第一数据焊盘91。在一些实施例中，第一去耦电容器405可以连接到从多个第一数据焊盘91、多个第二数据焊盘93和多个功率焊盘92选择的两种焊盘。在一些实施例中，第一去耦电容器405可以连接到多个功率焊盘92。在一些实施例中，第一去耦电容器405可以连接到最上面的存储器芯片14与逻辑芯片7之间的数据传输路径。在一些实施例中，存储器芯片11、12、13和14均可以包括诸如DRAM的易失性存储器装置。在一些实施例中，再分布层274可以被称作上布线层。
图27是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图。
参照图27，再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。逻辑芯片7和第一去耦电容器405可以安装在再分布层274上。第一去耦电容器405可以包括第三数据焊盘94。第十四导电连接件449可以形成在第三数据焊盘94和第二数据焊盘93之间。第十四导电连接件449可以是键合线。第一去耦电容器405可以经由第十四导电连接件449连接到逻辑芯片7。
图28是用来描述根据本发明构思的一些实施例的半导体封装件的布局图。
参照图28，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第八再分布图案475、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294、多个第五再分布焊盘297、多个第十五再分布焊盘491和多个第十六再分布焊盘492可以形成在再分布层274中。逻辑芯片7和第一去耦电容器405可以安装在再分布层274上。第一导电连接件至第五导电连接件241、243、246、248和249、第十四导电连接件449以及第十五导电连接件450可以形成在板3上。多个存储器芯片11、12、13和14以及逻辑芯片7可以包括多个第一数据焊盘91、第二数据焊盘93以及多个功率焊盘92。
第二去耦电容器406可以安装在板3上。第二去耦电容器406可以是MLCC。第一电极指231、第二电极指233和第五电极指431可以形成在板3上。第二去耦电容器406可以经由第五电极指431连接到逻辑芯片7或多个存储器芯片11、12、13和14。
图29是用来描述根据本发明构思的一些实施例的半导体封装件的布局图，图30是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图。
参照图29和图30，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第九再分布图案476、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294、多个第五再分布焊盘297、多个第十七再分布焊盘493和多个第十八再分布焊盘494可以形成在再分布层274中。逻辑芯片7和IPD 407可以安装在再分布层274上。覆盖第一芯片堆叠件10、逻辑芯片7和IPD 407的包封剂59可以设置在板3上。第一导电连接件至第五导电连接件241、243、246、248和249、第十六导电连接件451以及第十七导电连接件452可以设置在包封剂59中。多个存储器芯片11、12、13和14以及逻辑芯片7可以包括多个第一数据焊盘91、第四数据焊盘95和多个功率焊盘92。
第十六导电连接件451可以是键合线。第十七导电连接件452可以是焊球或焊料凸起。多个存储器芯片11、12、13和14中的每个可以包括诸如NAND闪速存储器的非易失性存储器装置。多个存储器芯片11、12、13和14的每个的宽度可以比逻辑芯片7和IPD 407的宽度大。IPD 407可以包括电阻器、电感器、电容器或它们的组合。逻辑芯片7可以是包括逻辑器件的微处理器或控制器。
再分布层274可以置于IPD 407和最上面的存储器芯片14之间。IPD 407可以经由第十七导电连接件452、多个第十八再分布焊盘494、多个第九再分布图案476、多个第十七再分布焊盘493、第十六导电连接件451和第四数据焊盘95连接到逻辑芯片7。IPD 407可以靠近于逻辑芯片7安装。
在一些实施例中，IPD 407可以直接连接到最上面的存储器芯片14的第一数据焊盘91。在一些实施例中，IPD 407可以连接到最上面的存储器芯片14与逻辑芯片7之间的数据传输路径。在一些实施例中，存储器芯片11、12、13和14中的每个可以包括诸如DRAM的易失性存储器装置。
图31是用来描述根据本发明构思的一些实施例的半导体封装件的布局图，图32是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图。
参照图31和图32，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第九再分布图案476、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294、多个第五再分布焊盘297、多个第十七再分布焊盘493和多个第十八再分布焊盘494可以形成在再分布层274中。逻辑芯片7和IPD 407可以安装在再分布层274上。覆盖第一芯片堆叠件10、逻辑芯片7和IPD 407的包封剂59可以形成在板3上。第一导电连接件至第五导电连接件241、243、246、248和249、第十六导电连接件451以及第十八导电连接件453可以设置在包封剂59中。多个存储器芯片11、12、13和14以及逻辑芯片7可以包括多个第一数据焊盘91、第四数据焊盘95以及多个功率焊盘92。
第十六导电连接件451和第十八导电连接件453可以是键合线。多个存储器芯片11、12、13和14中的每个可以包括诸如NAND闪速存储器的非易失性存储器装置。多个存储器芯片11、12、13和14的每个的宽度可以比逻辑芯片7和IPD 407的宽度大。IPD 407可以包括电阻器、电感器、电容器或它们的组合。逻辑芯片7可以是包括逻辑器件的微处理器或控制器。
再分布层274可以置于IPD 407和最上面的存储器芯片14之间。IPD 407可以包括第五数据焊盘96。第十八导电连接件453可以形成在第五数据焊盘96和多个第十八再分布焊盘494之间。IPD 407可以经由第十八导电连接件453、多个第十八再分布焊盘494、多个第九再分布图案476、多个第十七再分布焊盘493、第十六导电连接件451和第四数据焊盘95连接到逻辑芯片7。IPD 407可以靠近于逻辑芯片7安装。
图33是用来描述根据本发明构思的一些实施例的半导体封装件的布局图，图34是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图。
参照图33和图34，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。逻辑芯片7和IPD 407可以安装在再分布层274上。覆盖第一芯片堆叠件10、逻辑芯片7和IPD 407的包封剂59可以安装在板3上。第一导电连接件至第五导电连接件241、243、246、248和249以及第十六导电连接件451可以设置在包封剂59中。
第十六导电连接件451可以是键合线。IPD 407可以包括第五数据焊盘96。第十六导电连接件451可以形成在第五数据焊盘96和第四数据焊盘95之间。IPD 407可以经由第十六导电连接件451连接到逻辑芯片7。IPD 407可以靠近于逻辑芯片7安装。
图35是用来描述根据本发明构思的一些实施例的半导体封装件的布局图。
参照图35，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第三再分布图案277、多个第八再分布图案475、多个第九再分布图案476、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294、多个第五再分布焊盘297、多个第六再分布焊盘298、多个第十五再分布焊盘491、多个第十六再分布焊盘492、多个第十七再分布焊盘493和多个第十八再分布焊盘494可以形成在再分布层274中。逻辑芯片7、第一缓冲芯片261、第二缓冲芯片262、第一去耦电容器405和IPD 407可以安装在再分布层274上。
第一导电连接件241、第二导电连接件243、第三导电连接件246、第四导电连接件248、第五导电连接件249、第六导电连接件244、第七导电连接件247、第十四导电连接件449、第十六导电连接件451和第十八导电连接件453可以设置在板3上。存储器芯片11、12、13和14、第一缓冲芯片261、第二缓冲芯片262以及逻辑芯片7可以包括多个第一数据焊盘91、第二数据焊盘93、第四数据焊盘95以及多个功率焊盘92。
第一缓冲芯片261和第二缓冲芯片262可以包括诸如DRAM或SRAM的易失性存储器装置。第二去耦电容器406可以安装在板3上。第一去耦电容器405和第二去耦电容器406可以是MLCC。第一电极指231、第二电极指233和第五电极指431可以形成在板3上。IPD 407可以包括第五数据焊盘96。第一去耦电容器405、第二去耦电容器406和IPD 407可以被称作无源器件。
图36是用来描述根据本发明构思的一些实施例的半导体封装件的布局图，图37是详细地示出图36的一部分的放大视图，图38是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图。
参照图36和图37，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294、多个第五再分布焊盘297和去耦电容器511可以形成在再分布层274中。逻辑芯片7可以安装在再分布层274上。第一导电连接件至第五导电连接件241、243、246、248和249以及第十九导电连接件451可以设置在板3上。多个存储器芯片11、12、13和14以及逻辑芯片7可以包括多个第一数据焊盘91、第六数据焊盘97以及多个电源焊盘92。
去耦电容器511可以包括第一电容器电极501、面向第一电容器电极501的第二电容器电极505以及形成在第一电容器电极501和第二电容器电极505之间的电容器介电层503。第一电容器焊盘521可以形成在第一电容器电极501的一端，第二电容器焊盘525可以形成在第二电容器电极505的一端。第一电容器焊盘521和第二电容器焊盘525可以经由第十九导电连接件541连接到第六数据焊盘97。去耦电容器511可以经由第十九导电连接件541连接到逻辑芯片7。
第一电容器电极501和第二电容器电极505可以彼此平行。第一电容器电极501和第二电容器电极505中的每个可以以之字形形状弯曲。第一电容器电极501和第二电容器电极505中的每个可以包括诸如金属层的导电层。电容器介电层503可以包括氧化硅、氮化硅、氧氮化硅、高k介电层或它们的组合。第十九导电连接件541可以是键合线。去耦电容器511可以靠近于逻辑芯片7形成。
在其它实施例中，去耦电容器511可以直接连接到最上面的存储器芯片14的第一数据焊盘91。在一些实施例中，去耦电容器511可以连接到最上面的存储器芯片14与逻辑芯片7之间的数据传输路径。
参照图38，最上面的存储器芯片14可以包括钝化绝缘层14P。钝化绝缘层14P可以包括氧化硅、氮化硅、氧氮化硅或它们的组合。再分布层274可以形成在钝化绝缘层14P上。去耦电容器511可以形成在再分布层274中。
例如，第一绝缘层274A可以形成在钝化绝缘层14P上。第一绝缘层274A可以与钝化绝缘层14P直接接触。第一电容器电极501、第二电容器电极505、电容器介电层503、第一电容器焊盘521和第二电容器焊盘525可以形成在第一绝缘层274A上。覆盖去耦电容器511的第二绝缘层274B可以形成在第一绝缘层274A上。第二绝缘层274B可以覆盖第一电容器电极501和第二电容器电极505，并且可以暴露第一电容器焊盘521和第二电容器焊盘525。第十九导电连接件541可以形成在第一电容器焊盘521和第二电容器焊盘525上。第一电容器电极501、第二电容器电极505、电容器介电层503、第一电容器焊盘521和第二电容器焊盘525可以形成为处于同一水平面。
在一些实施例中，再分布层274可以部分地形成在最上面的存储器芯片14上。
图39是示出根据本发明构思的一些实施例的半导体封装件的一部分的透视图，图40是用来描述根据本发明构思的一些实施例的半导体封装件的剖视图。
参照图39和图40，最上面的存储器芯片14可以包括钝化绝缘层14P。再分布层274可以形成在钝化绝缘层14P上。去耦电容器511A可以形成在再分布层274中。去耦电容器511A可以包括第一电容器电极501A、设置在第一电容器电极501A上的电容器介电层和设置在电容器介电层503A上的第二电容器电极。第一电容器焊盘521A可以形成在第一电容器电极501A的一端，第二电容器焊盘525A可以形成在第二电容器电极501A的一端。第十九导电连接件541可以形成在第一电容器焊盘521A和第二电容器焊盘525A上。
电容器介电层503A可以覆盖第一电容器电极501A。电容器介电层503A可以置于第一电容器电极501A和第二电容器电极505A之间。电容器介电层503A可以与第一电容器电极501A和第二电容器电极505A接触。
图41是用来描述根据本发明构思的一些实施例的半导体封装件的布局图。
参照图41，第一芯片堆叠件10可以安装在板3上。第一芯片堆叠件10可以包括多个存储器芯片11、12、13和14。再分布层274可以形成在多个存储器芯片11、12、13和14中的最上面的存储器芯片14上。多个第一再分布图案275、多个第二再分布图案276、多个第三再分布图案277、多个第九再分布图案476、多个第一再分布焊盘291、多个第二再分布焊盘292、多个第三再分布焊盘293、多个第四再分布焊盘294、多个第五再分布焊盘297、多个第六再分布焊盘298、多个第十七再分布焊盘493和第一去耦电容器511可以形成在再分布层274中。逻辑芯片7、第一缓冲芯片261、第二缓冲芯片262和IPD 407可以安装在再分布层274上。
第一导电连接件241、第二导电连接件243、第三导电连接件246、第四导电连接件248、第五导电连接件249、第六导电连接件244、第七导电连接件247、第十六导电连接件451和第十九导电连接件541可以形成在板3上。存储器芯片11、12、13和14、第一缓冲芯片261、第二缓冲芯片262以及逻辑芯片7可以包括多个第一数据焊盘91、第四数据焊盘95、第六数据焊盘97以及多个功率焊盘92。
第一去耦电容器511可以包括第一电容器焊盘521和第二电容器焊盘525。第一电容器焊盘521和第二电容器焊盘525可以通过第十九导电连接件541连接到第六数据焊盘97。第二去耦电容器406可以安装在板3上。第二去耦电容器406可以是MLCC。第一电极指231、第二电极指233和第五电极指431可以形成在板3上。
如参照图1至图41所描述的，再分布层274、存储器芯片11、12、13和14、IPD 407以及去耦电容器405、406和511可以缩短信号传输路径，可以提高操作速度，并且可以有效地减小尺寸。例如，存储器芯片11、12、13和14可以经由逻辑芯片7和再分布层274电连接到板3。由于缩短了存储器芯片11、12、13和14与逻辑芯片7之间的信号传输路径，所以可以提高半导体封装件的操作速度。在板3中不需要起着在逻辑芯片与存储器芯片11、12、13和14之间传输数据信号的布线。
形成在板3中的板内部布线321、322和323可以是简单的。可以改善板3的供电和传输信号的能力。由于再分布层274的构造，使得可以改善定位安装逻辑芯片7、缓冲芯片261和262、IPD 407以及去耦电容器405、406和511的位置的自由度。由于再分布层274的构造，使得可以提高用来减小半导体封装件的尺寸的非常有效的装置。
在一些实施例中，可以以各种方式构造存储器芯片11、12、13和14、逻辑芯片7、缓冲芯片261和262、IPD 407以及去耦电容器405、406和511之间的信号传输路径。例如，存储器芯片11、12、13和14中的一些存储器芯片或者缓冲芯片261和262可以经由板3电连接到逻辑芯片。
图42是示出根据本发明构思的一些实施例的电子设备的透视图，图43是示出根据本发明构思的一些实施例的电子设备的***框图。电子设备可以是诸如固态驱动器(SSD)1100的数据存储设备。
参照图42和图43，SSD 1100可以包括接口1113、控制器1115、非易失性存储器1118和缓冲存储器1119。固态驱动器1100是利用半导体装置存储信息的设备。与硬盘驱动器(HDD)相比，SSD 1100的速度较快，机械延迟或故障率较小，并且产生的热较少且产生的噪声较小。另外，SSD 1100可以比HDD小且轻。SSD 1100可以广泛地用在膝上型计算机、笔记本PC、台式PC、MP3播放器或便携式存储装置中。
控制器1115可以与接口1113相邻地形成并且电连接到接口1113。控制器1115可以是包括存储控制器和缓冲控制器的微处理器。非易失性存储器1118可以与控制器1115相邻地形成并且电连接到控制器1115。SSD 1100的数据存储容量可以对应于非易失性存储器1118的容量。缓冲存储器1119可以靠近于控制器1115形成并且电连接到控制器1115。
接口1113可以连接到主机1002，并且可以发送和接收诸如数据的电信号。例如，接口1113可以是利用诸如串行高级技术附件(SATA)、电子集成驱动器(IDE)、小型计算机***接口(SCSI)和/或它们的组合的标准的器件。非易失性存储器1118可以经由控制器1115连接到接口1113。非易失性存储器1118可以起着存储通过接口1113接收的数据的作用。即使当对SSD 1100的供电中断时，也可以保留存储在非易失性存储器1118中的数据。
缓冲存储器1119可以包括易失性存储器。易失性存储器可以是DRAM和或SRAM。与非易失性存储器1118相比，缓冲存储器1119具有相对较快的操作速度。
接口1113的数据处理速度比非易失性存储器1118的操作速度相对较快。这里，缓冲存储器1119可以起着临时存储数据的作用。通过接口1113接收的数据可以经由控制器1115临时存储在缓冲存储器1119中，然后根据非易失性存储器1118的数据写入速度被永久性地存储在非易失性存储器1118中。另外，在存储于非易失性存储器1118中的数据之中被频繁使用的项目可以被预读取并临时存储在缓冲存储器1119中。即，缓冲存储器1119可以起着提高SSD 1100的有效操作速度和降低SSD 1100的出错率的作用。
非易失性存储器1118、缓冲存储器1119和控制器1115可以具有与参照图1至图41描述的这些部件相似的构造。例如，非易失性存储器1118、缓冲存储器1119和控制器1115可以安装在单个半导体封装件中。在一些实施例中，非易失性存储器1118和控制器1115可以安装在第一半导体封装件中，缓冲存储器1119可以安装在第二半导体封装件中。在一些实施例中，非易失性存储器1118可以安装在第一半导体封装件中，缓冲存储器1119可以安装在第二半导体封装件中，控制器1115可以安装在第三半导体封装件中。可以改善固态驱动器1110的电学性能。
图44至图46是示出根据本发明构思的一些实施例的电子设备的透视图，图47是示出根据本发明构思的一些实施例的电子设备的***框图。
参照图44至图46，参照图44至图46描述的半导体封装件可以有效地应用于诸如嵌入式多媒体芯片(eMMC)1200、微型SD 1300、移动电话1900、网络书、笔记本或平板PC的电子***。例如，参照图44至图46描述的半导体封装件可以安装在移动电话1900的主板上。参照图44至图46描述的半导体封装件可以设置在诸如微SD 1300的扩展设备以与移动电话1900结合。
参照图47，参照图44至图46描述的半导体封装件可以应用于电子***2100。电子***2100可以包括主体2110、微处理器单元2120、电源单元2130、功能单元2140和显示控制器单元2150。主体2110可以是具有印刷电路板(PCB)的母板。微处理器单元2120、电源单元2130、功能单元2140和显示控制器单元2150可以安装在主体2110上。显示器单元2160可以安装在主体2110的内部或外部。例如，显示器单元2160可以设置在主体2110的表面上，以显示通过显示控制器单元2150处理的图像。电源单元2130的作用可以是从外部电池等接收恒压，将该电压分压为要求的电平，并且将这些电压供应给微处理器单元2120、功能单元2140和显示控制器单元2150。微处理器单元2120可以接收来自电源单元2130的电压以控制功能单元2140和显示器单元2160。功能单元2140可以执行各种电子***2100的功能。例如，如果电子***2100为蜂窝电话，则功能单元2140可以具有能够执行蜂窝电话的诸如拨号、通过与外部设备2170的通信向显示器单元2160输出视频以及向扬声器输出声音的功能的若干组件，并且如果安装有相机，则功能单元2140可以用作相机图像处理器。
在应用本发明构思的实施例中，当为了扩大容量而将电子***2100连接到存储卡等时，功能单元2140可以是存储卡控制器。功能单元2140可以通过有线或无线通信单元2180与外部设备2170交换信号。另外，当为了扩展功能，电子***2100需要通用串行总线(USB)等时，功能单元2140可以用作接口控制器。功能单元2140可以包括大容量存储装置。
与参照图1至图41描述的半导体封装件相似的半导体封装件可以应用于微处理器单元2120或功能单元2140。例如，功能单元2140可以包括板3、缓冲芯片261和262、存储器芯片11、12、13和14、再分布层274以及逻辑芯片7。板3可以电连接到主体2110。电子***2100可以形成为轻、薄、短且小同时安装有多个半导体芯片，并且由于信号传输路径的缩短而表现出高速度操作特性。
根据本发明构思的实施例，安装有多个存储器芯片、无源器件和逻辑芯片的半导体封装件设置在板上。再分布层可以形成在存储器芯片中的最上面的存储器芯片上。存储器芯片利用诸如键合线的导电连接件经由再分布层连接到逻辑芯片。逻辑芯片被安装成靠近于存储器芯片的数据焊盘。可以缩短逻辑芯片与存储器芯片之间的数据传输路径。主板不需要用于在逻辑芯片和存储器芯片之间传输数据的布线。无源器件可以安装成靠近于逻辑芯片且连接到逻辑芯片。在一些实施例中，安装有缓冲芯片、支撑件、粘合层、多个存储器芯片和逻辑芯片的半导体封装件可以设置在板上。再分布层可以形成在存储器芯片中的最上面的存储器芯片上。可以实现在安装有多个半导体芯片的同时有效地缩短了信号传输路径、结构稳定且形成为轻、薄、短且小的半导体封装件。
上面公开的主题被认为是说明性的而非限制性的，权利要求意图覆盖落在真实精神和范围内的所有这样的修改、改进和一些实施例。因此，在法律许可的最大程度上，范围由权利要求及其等同物的允许的最宽解释来确定，而不应由前述详细的描述来限制或局限该范围。

Claims (30)

1.一种半导体封装件，所述半导体封装件包括：
多个第一半导体芯片，包括位于板上的最上面的第一半导体芯片，所述多个第一半导体芯片包括多个数据焊盘中的相应的数据焊盘和多个功率焊盘中的相应的功率焊盘，所述多个数据焊盘包括位于最上面的第一半导体芯片中的第一数据焊盘；
布线层，位于最上面的第一半导体芯片上，布线层包括再分布图案和电连接到再分布图案的再分布焊盘；
第二半导体芯片，位于最上面的第一半导体芯片上，第二半导体芯片电连接到再分布图案；
多个第一导电连接件，位于所述多个数据焊盘中的两个数据焊盘之间；
第二导电连接件，位于最上面的第一半导体芯片和第二半导体芯片之间；
第三导电连接件，位于第二半导体芯片和板之间，
其中，所述多个数据焊盘中的一个数据焊盘经由第二导电连接件、第二半导体芯片、再分布图案、再分布焊盘和第三导电连接件电连接到板。
2.如权利要求1所述的半导体封装件，其中，再分布焊盘是多个再分布焊盘中的一个，所述多个再分布焊盘中的一个再分布焊盘直接接触最上面的第一半导体芯片中的第一数据焊盘。
3.如权利要求1所述的半导体封装件，其中，第二半导体芯片的中心离所述多个数据焊盘中的一个数据焊盘的距离比第二半导体芯片的中心离所述多个功率焊盘中的一个功率焊盘的距离近。
4.如权利要求1所述的半导体封装件，其中，所述多个第一半导体芯片之一与第二半导体芯片之间的第一数据路径比第二半导体芯片与板之间的第二数据路径短。
5.如权利要求4所述的半导体封装件，其中，再分布图案包括位于最上面的第一半导体芯片与第二半导体芯片之间的第一再分布图案以及位于第二半导体芯片与板之间的第二再分布图案，其中，第一再分布图案不与第二再分布图案叠置并且第一再分布图案比第二再分布图案短，其中，所述多个数据焊盘中的一个数据焊盘顺序地经由第一再分布图案、第二导电连接件、第二半导体芯片、第二再分布图案和第三导电连接件电连接到板。
6.如权利要求4所述的半导体封装件，其中，再分布图案位于第二半导体芯片和板之间，再分布焊盘包括：
第一再分布焊盘，位于最上面的第一半导体芯片中的第一数据焊盘和第二半导体芯片之间；
第二再分布焊盘，电连接到再分布图案；
第三再分布焊盘，电连接到再分布图案，第三再分布焊盘与第三导电连接件接触，
其中，第二半导体芯片离第一再分布焊盘的距离比第二半导体芯片离第三再分布焊盘的距离近，所述多个数据焊盘中的一个数据焊盘顺序地经由第一再分布焊盘、第二导电连接件、第二半导体芯片、第二再分布焊盘、再分布图案、第三再分布焊盘和第三导电连接件电连接到板。
7.如权利要求1所述的半导体封装件，其中，再分布图案是多个再分布图案中的一个，再分布焊盘是多个再分布焊盘中的一个，所述半导体封装件还包括：
第四导电连接件，位于所述多个再分布焊盘中的两个再分布焊盘之间，其中，第四导电连接件跨过所述多个再分布焊盘中的第一再分布焊盘同时与所述多个再分布焊盘中的所述第一再分布焊盘分隔开，并且第四导电连接件包括键合线、梁式引线或导电带。
8.如权利要求1所述的半导体封装件，其中，布线层比最上面的第一半导体芯片小，与最上面的第一半导体芯片叠置并且不与第二半导体芯片叠置。
9.如权利要求1所述的半导体封装件，其中，所述多个数据焊盘全部顺序地经由第二半导体芯片、再分布焊盘、再分布图案和第三导电连接件电连接到板。
10.如权利要求9所述的半导体封装件，其中，板包括板内部布线，板内部布线连接到所述多个功率焊盘中的一个功率焊盘或第二半导体芯片。
11.如权利要求1所述的半导体封装件，其中，板不具有将所述多个数据焊盘中的一个数据焊盘和第二半导体芯片连接的布线。
12.如权利要求1所述的半导体封装件，其中，第二半导体芯片的长边与短边之比为1.2或小于1.2。
13.如权利要求1所述的半导体封装件，其中，所述多个功率焊盘中的一个功率焊盘不经过第二半导体芯片而连接到板。
14.如权利要求1所述的半导体封装件，所述半导体封装件还包括：
缓冲芯片，电连接到第二半导体芯片。
15.如权利要求14所述的半导体封装件，其中，缓冲芯片位于布线层上。
16.如权利要求15所述的半导体封装件，其中，再分布图案包括：
第一再分布图案，位于最上面的第一半导体芯片中的第一数据焊盘和第二半导体芯片之间；
第二再分布图案，位于第二半导体芯片和板之间；
第三再分布图案，位于第二半导体芯片和缓冲芯片之间，
其中，缓冲芯片经由第三再分布图案连接到第二半导体芯片。
17.如权利要求1所述的半导体封装件，其中，所述多个第一半导体芯片包括：第一芯片堆叠件，包括所述多个第一半导体芯片的沿第一方向顺序地偏移式排列的第一部分；第二芯片堆叠件，包括所述多个第一半导体芯片的沿不同于第一方向的第二方向顺序地偏移式排列的第二部分，第二芯片堆叠件位于第一芯片堆叠件和板之间，
半导体封装件还包括位于第一芯片堆叠件和第二芯片堆叠件之间的中间布线层，其中，第二芯片堆叠件中的多个第一半导体芯片之一经由中间布线层电连接到布线层。
18.一种半导体封装件，所述半导体封装件包括：
板，包括板电极；
顶部芯片，位于板上，并且包括第一顶部芯片数据焊盘和第二顶部芯片数据焊盘；
中间芯片，位于板和顶部芯片之间，中间芯片包括电连接到第一顶部芯片数据焊盘的中间芯片数据焊盘；
布线层，位于中间芯片上；
第一连接件，将第二顶部芯片数据焊盘连接到布线层的第一部分；
第二连接件，将布线层的第二部分连接到板电极，
其中，中间芯片数据焊盘经由第一顶部芯片数据焊盘、顶部芯片、第二顶部芯片数据焊盘、第一连接件、布线层和第二连接件电连接到板电极，其中，第二顶部芯片数据焊盘、布线层的第一部分、布线层的第二部分和板电极菊花式链在一起。
19.如权利要求18所述的半导体封装件，其中，中间芯片包括：第一中间芯片，包括电连接到第一顶部芯片数据焊盘的第一中间芯片数据焊盘；第二中间芯片，位于第一中间芯片和板之间，第二中间芯片包括第二中间芯片数据焊盘，
所述半导体封装件还包括：芯片连接件，将第一中间芯片数据焊盘连接到第二中间芯片数据焊盘，
其中，第二中间芯片数据焊盘经由芯片连接件、第一顶部芯片数据焊盘、顶部芯片、第二顶部芯片数据焊盘、第一连接件、布线层和第二连接件电连接到板电极。
20.如权利要求18所述的半导体封装件，其中，布线层包括：
绝缘层；
再分布图案，位于绝缘层中；
第一再分布焊盘和第二再分布焊盘，位于绝缘层中，第一再分布焊盘和第二再分布焊盘电连接到再分布图案，
其中，第二顶部芯片数据焊盘、第一再分布焊盘、第二再分布焊盘和板电极菊花式链在一起。
21.如权利要求18所述的半导体封装件，其中，布线层接触中间芯片的与顶部芯片接触的上表面并且不与顶部芯片叠置。
22.如权利要求18所述的半导体封装件，其中，布线层的一部分位于顶部芯片和中间芯片之间并且与顶部芯片叠置。
23.如权利要求18所述的半导体封装件，所述半导体封装件还包括：
底部芯片，位于板和中间芯片之间，其中，底部芯片比中间芯片小并且与中间芯片叠置；
支撑件，位于板和中间芯片之间，其中，支撑件与中间芯片叠置且不与底部芯片叠置，并且支撑件被构造为支撑中间芯片以减小中间芯片朝向板的偏斜。
24.如权利要求23所述的半导体封装件，其中，底部芯片包括动态随机存取存储器或静态随机存取存储器。
25.如权利要求23所述的半导体封装件，所述半导体封装件还包括位于底部芯片和中间芯片之间的粘合层。
26.如权利要求25所述的半导体封装件，所述半导体封装件还包括将底部芯片连接到板的第三连接件，其中，第三连接件的一部分位于粘合层中。
27.如权利要求18所述的半导体封装件，所述半导体封装件还包括位于中间芯片的设置有顶部芯片的第一表面上的无源器件，其中，无源器件电连接到顶部芯片并且不与顶部芯片叠置。
28.如权利要求27所述的半导体封装件，其中，无源器件包括多层陶瓷电容器、集成无源器件或它们的组合。
29.如权利要求27所述的半导体封装件，其中，布线层包括再分布图案，无源器件经由再分布图案电连接到顶部芯片。
30.如权利要求18所述的半导体封装件，其中，布线层包括电连接到顶部芯片的去耦电容器。
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